JP2004104125A - 不揮発性メモリ装置の製造方法 - Google Patents
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Abstract
【解決手段】この方法は、半導体基板上に下部導電膜を形成し、その結果物上に順次に積層された下部犠牲膜パターン及び上部犠牲膜パターンを形成した後に、上部及び下部犠牲膜パターンの側壁にマスクスペーサを形成する段階を含む。この時に、上部及び下部犠牲膜パターンは下部導電膜を露出させる開口部を有する。また、上部犠牲膜パターンは下部犠牲膜パターンに対してエッチング選択性を有する物質、望ましくは、シリコン酸化膜で形成する。この時に、上部犠牲膜パターンは低温化学気相蒸着の方法で形成することが望ましい。その結果、サーマルバジェットなしに、マスクスペーサの高さを増加させることができるので、ワードラインとソースラインとの間のショートを予防することができる。
【選択図】図7
Description
110 ゲート酸化膜
125 下部導電膜パターン
135 下部犠牲膜パターン
145 上部犠牲膜パターン
170 マスクスペーサ
Claims (20)
- 半導体基板上に下部導電膜を形成する段階と、
前記下部導電膜が形成された半導体基板上に、前記下部導電膜を露出させる開口部を有する下部犠牲膜パターン及び上部犠牲膜パターンを形成する段階と、
前記上部及び下部犠牲膜パターンの側壁にマスクスペーサを形成する段階と、
前記マスクスペーサ及び前記上部犠牲膜パターンをエッチングマスクとして使用して前記露出した下部導電膜をエッチングすることによって、前記半導体基板を露出させる下部導電膜パターンを形成する段階と、
前記下部導電膜パターンが形成された半導体基板の全面を覆うプラグ導電膜を形成する段階と、
前記下部犠牲膜パターンが露出するまで前記プラグ導電膜を平坦化エッチングして、前記マスクスペーサの間のギャップ領域を満たし、前記半導体基板に接続するソースプラグを形成する段階とを含むことを特徴とする不揮発性メモリ装置の製造方法。 - 前記下部導電膜を形成する前に、
前記半導体基板の所定の領域に活性領域を限定する素子分離膜を形成する段階と、
前記活性領域を覆うゲート酸化膜を形成する段階とをさらに含み、前記下部導電膜は前記活性領域に平行であり、前記ゲート酸化膜を覆うように形成することを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。 - 前記上部犠牲膜パターン及び下部犠牲膜パターンを形成する段階は、
前記下部導電膜が形成された半導体基板上に下部犠牲膜及び上部犠牲膜を順次に形成する段階と、
前記上部犠牲膜及び前記下部犠牲膜を順次にパターニングして、前記活性領域を横切り、前記下部導電膜を露出させる開口部を形成する段階とを含むことを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。 - 前記開口部を形成する段階は、前記開口部を通じて露出する前記下部導電膜の上部面がラウンドされるように、等方性エッチングの方法で実施する段階を含むことを特徴とする請求項3に記載の不揮発性メモリ装置の製造方法。
- 前記下部犠牲膜パターンはシリコン窒化膜で形成することを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。
- 前記上部犠牲膜パターン及び前記マスクスペーサは前記下部犠牲膜パターンに対してエッチング選択性を有する物質で形成することを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。
- 前記上部犠牲膜パターンはシリコン酸化膜で形成することを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。
- 前記下部導電膜パターンを形成した後、前記露出した半導体基板にソースで使用される不純物領域を形成する段階をさらに含むことを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。
- 前記プラグ導電膜を形成する前に、前記下部導電膜パターンの側壁を覆う酸化膜または窒化膜をさらに形成することを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。
- 前記ソースプラグを形成した後、
前記マスクスペーサの下に浮遊ゲートを形成する段階と、
前記浮遊ゲートの側面に制御ゲートを形成する段階とをさらに含むことを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。 - 前記浮遊ゲートを形成する前に、
前記ソースプラグの上部面にエッチング防止絶縁膜を形成する段階と、
前記露出した下部犠牲膜パターンを除去して前記下部導電膜パターンを露出させる段階とをさらに含むことを特徴とする請求項10に記載の不揮発性メモリ装置の製造方法。 - 前記浮遊ゲートを形成する段階は前記マスクスペーサをエッチングマスクとして使用して前記露出した下部導電膜パターンを異方性エッチングする段階を含むことを特徴とする請求項11に記載の不揮発性メモリ装置の製造方法。
- 前記制御ゲートを形成する前に、
前記浮遊ゲートと前記制御ゲートとの間に介在される側壁絶縁膜を形成する段階をさらに含むことを特徴とする請求項10に記載の不揮発性メモリ装置の製造方法。 - 前記側壁絶縁膜は前記浮遊ゲートの側壁を熱酸化させる方法で形成することを特徴とする請求項13に記載の不揮発性メモリ装置の製造方法。
- 前記制御ゲートを形成する段階は
前記浮遊ゲートが形成された半導体基板の全面に上部導電膜を積層する段階と、
前記上部導電膜を平坦化エッチングして、前記浮遊ゲートの側面に配置される上部導電膜パターンを形成する段階と、
前記活性領域を横切るように前記上部導電膜パターンをパターニングする段階とを含むことを特徴とする請求項10に記載の不揮発性メモリ装置の製造方法。 - 前記制御ゲートを形成した後、前記制御ゲートの側面の半導体基板にドレインで使用される不純物領域を形成する段階をさらに含むことを特徴とする請求項10に記載の不揮発性メモリ装置の製造方法。
- 前記プラグ導電膜を平坦化エッチングする段階は化学機械的研磨技術を使用して実施することを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。
- 前記プラグ導電膜を平坦化エッチングする段階は、前記上部犠牲膜パターンに対してエッチング選択性を有するエッチングレシピを使用する段階を含むことを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。
- 前記上部犠牲膜パターンは200乃至3000Åの厚さで形成することを特徴とする請求項1に記載の不揮発性メモリ装置の製造方法。
- 基板上に導電膜を形成する段階と、
前記基板上に第1及び第2犠牲膜を形成する段階と、
前記第1及び第2犠牲膜をエッチングして、前記導電膜の上部面を露出させるトレンチを定義する第1及び第2犠牲膜パターンを形成する段階と、
前記トレンチの側壁にマスクスペーサを形成する段階と、
前記マスクスペーサ及び前記第2犠牲膜パターンをエッチングマスクとして使用して前記露出した導電膜をエッチングすることによって、前記基板を露出させる下部導電膜パターンを形成する段階と、
前記マスクパターンが形成された前記トレンチを満たし、前記露出した基板に接続するプラグ導電膜を形成する段階と、
前記第1犠牲膜パターンが露出するまで前記プラグ導電膜を平坦化することによって、前記露出した基板に接続するソースプラグを形成する段階とを含むことを特徴とする不揮発性メモリ装置の製造方法。
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