KR20040023857A - 비휘발성 메모리 장치의 제조 방법 - Google Patents
비휘발성 메모리 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20040023857A KR20040023857A KR1020020055292A KR20020055292A KR20040023857A KR 20040023857 A KR20040023857 A KR 20040023857A KR 1020020055292 A KR1020020055292 A KR 1020020055292A KR 20020055292 A KR20020055292 A KR 20020055292A KR 20040023857 A KR20040023857 A KR 20040023857A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- sacrificial layer
- conductive layer
- layer pattern
- pattern
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 53
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000004065 semiconductor Substances 0.000 claims abstract description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims description 52
- 239000012535 impurity Substances 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000007521 mechanical polishing technique Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 2
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 2
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 하부 도전막을 형성하고, 그 결과물 상에 차례로 적층된 하부 희생막 패턴 및 상부 희생막 패턴을 형성한 후, 상부 및 하부 희생막 패턴의 측벽에 마스크 스페이서를 형성하는 단계를 포함한다. 이때, 상부 및 하부 희생막 패턴은 하부 도전막을 노출시키는 개구부를 갖는다. 또한, 상부 희생막 패턴은 하부 희생막 패턴에 대해 식각 선택성을 갖는 물질, 바람직하게는 실리콘 산화막으로 형성한다. 이때, 상부 희생막 패턴은 저온 화학 기상 증착의 방법으로 형성하는 것이 바람직하다. 그 결과, 열적 부담없이 마스크 스페이서의 높이를 증가시킬 수 있기 때문에, 워드 라인과 소오스 라인 사이의 쇼트를 예방할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 스플릿 게이트형 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
전자 장치의 소형화 및 휴대화에 따라, 전원이 공급되지 않아도 저장된 정보를 유지할 수 있는 반도체 장치인 비휘발성 메모리 장치에 대한 수요가 급증하고 있다. 상기 비휘발성 메모리 장치로는 전기적으로 프로그램(program) 및 이레이즈(erase)가 가능한 플래쉬 메모리 장치가 주목받고 있다. 이러한 플래쉬 메모리 장치는 스택(stack) 게이트형 및 스플릿(split) 게이트형으로 크게 구분된다.
상기 스택 게이트형 플래쉬 메모리 장치는 부유 게이트 및 제어 게이트가 차례로 적층된 구조로서, 프로그램 및 이레이즈 동작에 각각 CHEI(channel hot electron injection) 및 FN tunneling(Fowler-Nordheim tunneling)을 이용한다. 이러한 스택 게이트형 플래쉬 메모리 장치는 고집적화에는 유리하지만, 선택되지 않은 셀 트랜지스터를 턴온(turn-on)시키는 오버 이레이즈(over-erase)의 문제가 발생할 수 있다. 상기 스플릿 게이트형 플래쉬 메모리 장치는 채널의 턴온 및 턴오프 상태를 통제할 수 있도록, 상기 채널의 상부 영역(즉, 부유 게이트(floating gate)의 측면)에 제어 게이트(control gate)를 배치함으로써, 상술한 오버 이레이즈의 문제를 해결한다.
도 1 내지 도 4는 종래기술에 따른 스플릿 게이트형 플래쉬 메모리 장치의 형성 방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막이 형성된 반도체기판 상에, 상기 활성영역에 평행한 하부 도전막을 형성한다. 이에 따라, 인접한 두 하부 도전막 사이에는 상기 소자분리막의 상부면이 노출된다.
상기 하부 도전막 상에 실리콘 질화막으로 이루어지는 희생막 패턴(88)을 형성한다. 상기 희생막 패턴(88)은 상기 활성영역을 가로지르면서, 상기 하부도전막의 상부면을 노출시키는 개구부를 갖는다. 상기 개구부의 내벽에 마스크 스페이서(30)를 형성한 후, 이를 식각 마스크로 사용하여 상기 하부 도전막을 식각한다. 이에 따라, 상기 마스크 스페이서(30) 및 상기 희생막 패턴(88)의 아래에는 상기 반도체기판(10)을 노출시키는 하부 도전막 패턴(20)이 형성된다. 이때, 상기마스크 스페이서(30)는 통상적인 모양의 스페이서와 마찬가지로, 수직한 일 측벽 및 곡선형의 다른 측벽을 갖는다. 이에 따라, 상기 마스크 스페이서(30)는 상부에서의 폭이 하부에서의 폭보다 좁다.
상기 노출된 반도체기판(10)에 소오스(s)로 사용되는 불순물 영역을 형성한 후, 상기 하부 도전막 패턴(20)의 측벽에 절연막 스페이서를 형성한다. 상기 결과물 전면에, 상기 마스크 스페이서(30) 및 상기 절연막 스페이서에 의해 형성되는 갭영역을 채우면서 상기 소오스(s)에 접촉하는 플러그 도전막(40)을 형성한다.
도 2 및 도 3을 참조하면, 상기 희생막 패턴(88)의 상부면이 노출될 때까지 상기 플러그 도전막(40)을 평탄화 식각함으로써, 상기 갭영역을 채우는 소오스 플러그(45)를 형성한다. 상기 소오스 플러그(45)의 상부면에 실리콘 산화막을 형성한 후, 상기 노출된 희생막 패턴(88)을 제거한다. 이에 따라, 상기 마스크 스페이서(30)의 측면에는 상기 하부 도전막 패턴(20)이 노출된다. 이후, 상기 노출된 하부 도전막 패턴(20)을 식각하여 상기 마스크 스페이서(30) 아래에 잔존하는 부유 게이트(25)를 형성한다. 상기 부유 게이트(25)의 측벽에 산화막을 형성한 후, 그 결과물 전면을 덮는 상부 도전막(50)을 t0의 두께로 콘포말하게 형성한다.
상기 마스크 스페이서(30)가 노출되도록 상기 상부 도전막(50)을 평탄화 식각함으로써, 상기 마스크 스페이서(30) 측면에 상부 도전막 패턴을 형성한다. 이후, 상기 상부 도전막 패턴을 패터닝하여, 상기 마스크 스페이서(30)의 측벽에 배치되는 제어 게이트(55)를 형성한다. 이후, 상기 제어 게이트(55) 측면의 반도체기판에 드레인(d)으로 사용되는 불순물 영역을 형성한다.
한편, 상기 제어 게이트(55)는 셀 트랜지스터의 워드 라인(word line)으로 사용된다. 이에 따라, 상기 제어 게이트(55)의 두께가 낮아지면, 워드 라인의 저항은 증가하고 반도체 장치의 동작 속도는 감소한다. 따라서, 반도체 장치의 동작 속도를 유지하기 위해서는, 상기 제어 게이트(55)가 충분한 높이를 가질 수 있도록 상기 상부 도전막(50)을 평탄화 식각하는 것이 바람직하다. 하지만, 이를 위해서는 상기 상부 도전막(50)을 두껍게 형성하는 것이 필요한데, 이러한 필요는 상기 마스크 스페이서(30)를 높게 형성할 것을 요구한다. 상기 마스크 스페이서(30)의 높이는 상기 희생막 패턴(88)의 높이에 의해 결정되므로, 상기 마스크 스페이서(30)를 높게 형성하기 위해서는 상기 희생막 패턴(88)을 두껍게 형성하는 것이 필요하다. 하지만, 상기 희생막 패턴(88)을 과도하게 두껍게 형성하는 것은 바람직하지 않다. 왜냐하면, 상기 희생막 패턴(88)은 실리콘 질화막을 고온에서 형성하기 때문에, 이를 두껍게 형성하는 것은 상기 소오스(s)에 주입된 불순물들의 확산과 같은, 열적 부담(thermal budget)의 문제가 있다.
또한, 상기 마스크 스페이서(30)의 높이가 낮을 경우, 평탄화 식각된 상기 마스크 스페이서(30)의 상부 폭(도 2의 l1)이 좁아지는 문제가 있다. 이 문제는, 상술한 것처럼, 상기 마스크 스페이서(30)가 상부가 하부보다 좁은 모양을 갖는 것에 원인을 갖는다. 또한, 이 문제는 상기 소오스 플러그(45)에 접속하는 배선(70)이 상기 제어 게이트(55)와 연결되는 쇼트(99)의 문제를 유발할 수 있다. 도 4에 도시된 것처럼, 상기 마스크 스페이서(30)의 높이가 높아지면, 평탄화 식각된 상기 마스크 스페이서(30)의 상부 폭(l2)이 넓어짐으로써, 상기 쇼트의 문제는 최소화된다. 하지만, 종래 기술에 따를 경우, 상기 마스크 스페이서(30)는 상술한 열적 부담의 문제때문에 높게 형성하는 것은 제한된다.
한편, 상기 소오스 플러그(45) 형성을 위한 평탄화 식각 공정은 실리카(silica) 및 세리아(ceria)를 슬러리로 사용하는 화학 기계적 연마 기술을 사용하여 실시한다. 이때, 상기 평탄화 식각 공정은 식각 선택성이 취약한 다결정 실리콘의 플러그 도전막(40) 및 실리콘 질화막의 희생막 패턴(88)을 차례로 식각하기 때문에, 식각 공정의 균일성이 떨어지는 문제를 갖는다.
본 발명이 이루고자 하는 기술적 과제는 워드 라인과 소오스 플러그 사이의 간격을 충분히 확보할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공한다.
본 발명이 이루고자 하는 다른 기술적 과제는 열적 부담의 문제를 피하면서 마스크 스페이서의 높이를 증가시킬 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 평탄화 식각 공정의 균일도를 향상시킬 수 있는 비휘발성 메모리 장치의 제조 방법을 제공한다.
도 1 내지 도 4는 종래 기술에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 공정단면도들이다.
도 5 내지 도 13는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 공정단면도들이다.
상기 기술적 과제들을 달성하기 위하여, 본 발명은 하부 희생막 패턴에 대해식각 선택성을 갖는 물질로 상부 희생막 패턴을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에 하부 도전막을 형성하고, 상기 하부 도전막이 형성된 반도체기판 상에 차례로 적층된 하부 희생막 패턴 및 상부 희생막 패턴을 형성한 후, 상기 상부 및 하부 희생막 패턴의 측벽에 마스크 스페이서를 형성하는 단계를 포함한다. 이때, 상기 상부 및 하부 희생막 패턴은 상기 하부 도전막을 노출시키는 개구부를 갖는다. 상기 마스크 스페이서 및 상기 상부 희생막 패턴을 식각 마스크로 사용하여 상기 노출된 하부 도전막을 식각함으로써, 상기 반도체기판을 노출시키는 하부 도전막 패턴을 형성한다. 이후, 상기 하부 도전막 패턴이 형성된 반도체기판의 전면을 덮는 플러그 도전막을 형성한 후, 이를 평탄화 식각하여 소오스 플러그를 형성한다. 상기 소오스 플러그를 형성하는 단계는 상기 하부 희생막 패턴이 노출될 때까지 상기 플러그 도전막을 평탄화 식각하는 단계를 포함하며, 이렇게 형성되는 상기 소오스 플러그는 상기 마스크 스페이서 사이의 갭영역을 채우면서 상기 반도체기판에 접속한다.
바람직하게는, 상기 하부 희생막 패턴은 실리콘 질화막으로 형성하고, 상기 상부 희생막 패턴 및 상기 마스크 스페이서는 상기 하부 희생막 패턴에 대해 식각 선택성을 갖는 물질로 형성한다. 특히, 상기 상부 희생막 패턴은 실리콘 산화막을 저온 화학 기상 증착의 방법으로 형성하는 것이 바람직하다.
한편, 상기 하부 도전막을 형성하기 전에, 상기 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성한 후, 상기 활성영역을 덮는 게이트 산화막을 형성하는 단계를 포함할 수도 있다. 이때, 상기 하부 도전막은 상기 활성영역에평행하면서 상기 게이트 산화막을 덮도록 형성한다.
또한, 상기 상부 희생막 패턴 및 하부 희생막 패턴을 형성하는 단계는 상기 하부 도전막이 형성된 반도체기판 상에 하부 희생막 및 상부 희생막을 차례로 형성한 후, 이를 패터닝하여 상기 활성영역을 가로지르는 개구부를 형성하는 단계를 포함한다. 상기 개구부를 형성하는 단계는 상기 하부 도전막을 노출시키되, 노출되는 상부면이 라운드되도록 등방성 식각의 방법으로 실시하는 단계를 포함한다.
바람직하게는, 상기 하부 도전막 패턴을 형성한 후, 상기 노출된 반도체기판에 소오스로 사용되는 불순물 영역을 형성하는 단계를 더 실시한다. 이에 더하여, 상기 플러그 도전막을 형성하기 전에, 상기 하부 도전막 패턴의 측벽을 덮는 산화막 또는 질화막을 더 형성할 수도 있다.
상기 플러그 도전막을 평탄화 식각하는 단계는 화학 기계적 연마 기술을 사용하여 실시할 수 있는데, 바람직하게는 상기 상부 희생막 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 단계를 포함한다. 이때, 상기 상부 희생막 패턴은 200 내지 3000Å의 두께로 형성할 수 있다.
상기 소오스 플러그를 형성한 후, 상기 소오스 플러그의 상부면에 식각 방지 절연막을 형성하고, 상기 노출된 하부 희생막 패턴을 제거하여 상기 하부 도전막 패턴을 노출시킨 후, 상기 마스크 스페이서의 아래에 부유 게이트를 형성하고, 상기 부유 게이트의 측면에 제어 게이트를 형성하는 단계를 더 실시할 수 있다. 이때, 상기 부유 게이트를 형성하는 단계는 상기 마스크 스페이서를 식각 마스크로 사용하여 상기 노출된 하부 도전막 패턴을 이방성 식각하는 것이 바람직하다. 또한, 상기 제어 게이트를 형성하기 전에, 상기 부유 게이트와 상기 제어 게이트 사이에 개재되는 측벽 절연막을 더 형성하는 것이 바람직하다. 이때, 상기 측벽 절연막은 상기 부유 게이트의 측벽을 열산화시키는 방법으로 형성한다.
한편, 상기 제어 게이트를 형성하는 단계는 상기 부유 게이트가 형성된 반도체기판의 전면에 상부 도전막을 적층한 후, 이를 평탄화 식각하여 상기 부유 게이트의 측면에 배치되는 상부 도전막 패턴을 형성하는 단계를 포함한다. 이후, 상기 활성영역을 가로지르도록 상기 상부 도전막 패턴을 패터닝한다. 바람직하게는 상기 제어 게이트를 형성한 후, 상기 제어 게이트 측면의 반도체기판에 드레인으로 사용되는 불순물 영역을 더 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5 내지 도 13은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 나타내는 공정단면도들이다.
도 5를 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 활성영역 상에 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110)은 상기 활성영역을 열산화시키는 방법으로 형성한 실리콘 산화막인 것이 바람직하다.
상기 게이트 산화막(110)을 포함하는 반도체기판 전면에 하부 다결정 실리콘막을 형성한 후, 이를 패터닝하여 상기 활성영역에 평행하면서 상기 게이트 산화막(110)을 덮는 하부 도전막(120)을 형성한다. 이후, 상기 하부 도전막(120)을 포함하는 반도체기판 전면에 하부 희생막(130) 및 상부 희생막(140)을 차례로 형성한다. 상기 하부 희생막(130)은 실리콘 질화막으로 형성하고, 상기 상부 희생막(140)은 상기 하부 희생막(130)에 대해 식각 선택성을 갖는 물질막으로 형성한다. 바람직하게는 상기 상부 희생막(140)은 실리콘 산화막으로 형성한다. 상기 하부 희생막(130)은 종래 기술에서 설명한 열적 부담의 문제를 유발하지 않도록, 대략 4000Å 이하의 두께로 형성하는 것이 바람직하다. 상기 상부 희생막(140)은 상술한 열적 부담없이 상기 하부 희생막(130)의 유효 두께를 증가시키는 역할을 한다. 이에 더하여, 상기 상부 희생막(140)은 높은 식각 선택성을 가지고 후속 평탄화 식각 공정을 진행할 수 있게 하는 식각 정지막의 역할도 한다. 이를 위해, 상기 상부 희생막(140)은 700℃이하의 온도에서 실시되는 화학 기상 증착 공정을 사용하여, 200 내지 3000Å의 두께로 형성한 실리콘 산화막인 것이 바람직하다.
상기 상부 희생막(140) 상에는 반사방지막(150)을 더 형성할 수도 있다. 상기 반사 방지막(150)은 실리콘 산화질화막(SiON)을 대략 800Å의 두께로 형성하는 것이 바람직하다.
도 6을 참조하면, 상기 반사방지막(150) 상에 상기 활성영역을 가로지르는 개구부를 갖는 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 반사방지막(150), 상기 상부 희생막(140) 및 상기 하부 희생막(130)을 차례로 이방성 식각한다. 이에 따라, 상기 포토레지스트 패턴 아래에는 차례로 적층되어 상기 하부 도전막(120)의 상부면을 노출시키는 개구부(160)를 갖는 하부 희생막 패턴(135), 상부 희생막 패턴(145) 및 반사방지막 패턴(155)이 형성된다.
상기 개구부(160) 형성을 위한 식각 공정은 상기 개구부를 통해 노출되는 상기 하부 도전막(120)에 오목부를 형성하도록 실시하는 것이 바람직하다. 이를 위해 상기 식각 공정은 등방성 식각의 방법의 단계를 포함한다. 상기 오목부의 가장자리(즉, 상기 하부 희생막 패턴(135)의 측벽에 인접하는 영역)는 라운드된 모양을 갖는다. 이처럼 라운드된 모양의 오목부 가장자리는 후속 공정에서 부유 게이트의 첨단(sharp point)을 형성하게 된다.
도 7을 참조하면, 상기 포토레지스트 패턴을 제거하여 상기 반사방지막 패턴(155)을 노출시킨 후, 그 결과물 전면에 마스크막을 콘포말하게 형성한다. 상기 마스크막은 상기 하부 희생막 패턴(135)에 대해 식각 선택성을 갖는 절연막으로 형성하고, 바람직하게는 실리콘 산화막으로 형성한다. 이후, 상기 하부 도전막(120)이 노출될 때까지 상기 마스크막을 이방성 식각함으로써, 상기 개구부(160)의 측벽에 마스크 스페이서(170)를 형성한다. 이때, 상기 마스크 스페이서(170)의 높이는 종래 기술에 사용되지 않았던 상기 상부 희생막 패턴(145)의높이만큼 종래 기술에 비해 더 높게 형성될 수 있다.
상기 마스크 스페이서(170) 및 상기 반사방지막 패턴(155)을 식각 마스크로 사용하여, 상기 노출된 하부 도전막(120)을 이방성 식각한다. 이에 따라, 상기 하부 희생막 패턴(135) 및 상기 마스크 스페이서(170)에 의해 덮이되, 상기 마스크 스페이서들(170) 사이에서 상기 게이트 산화막(110)을 노출시키는 하부 도전막 패턴(125)이 형성된다. 이때, 식각 마스크로 사용되는 상기 반사방지막 패턴(155)이 제거되어 상기 상부 희생막 패턴(145)의 상부면이 노출될 수도 있다. 상기 하부 도전막 패턴(125)을 형성하기 위한 식각 공정은 실리콘 산화막에 대해 식각 선택성을 갖는 식각 레서피를 사용한다.
도 8을 참조하면, 상기 노출된 게이트 산화막(110)을 식각하여, 상기 마스크 스페이서(170) 사이에서 상기 반도체기판(100)을 노출시키는 게이트 산화막 패턴(115)을 형성한다. 상기 게이트 산화막 패턴(115) 형성을 위한 식각 공정은 상기 상부 희생막 패턴(145)이 잔존하도록 실시한다. 이를 위해서는 도 5에서 설명한 것처럼, 상기 상부 희생막(140)을 충분한 두께로 형성하는 것이 바람직하다.
이후, 상기 마스크 스페이서(170) 및 상기 상부 희생막 패턴(145)을 이온 주입 마스크로 사용하는 이온 주입 공정을 실시한다. 이에 따라, 상기 마스크 스페이서(170) 사이에서 노출되는 상기 반도체기판(100)에는 소오스(s)로 사용되는 불순물 영역이 형성된다.
이어서, 상기 하부 도전막 패턴(125)의 노출된 측벽을 덮는 산화막 스페이서(180)를 형성한다. 상기 산화막 스페이서(180)는, 통상적인 스페이서 형성방법과 마찬가지로, 상기 게이트 산화막 패턴(115)을 포함하는 반도체기판 전면에 산화막을 형성한 후, 이를 이방성 식각하는 단계를 통해 형성된다. 바람직하게는 상기 산화막 스페이서(180)는 화학 기상 증착 기술을 사용하여 형성한 MTO이다. 또한, 상기 산화막 스페이서(180)의 측벽에는 질화막 라이너(190)가 더 형성될 수도 있다. 한편, 상기 소오스(s) 형성을 위한 이온 주입 공정은 상기 게이트 산화막(110)을 식각하기 전 또는 상기 질화막 라이너(190)를 형성한 후에 실시할 수도 있다.
도 9를 참조하면, 상기 질화막 라이너(190)가 형성된 반도체기판의 전면에 플러그 도전막을 형성한다. 상기 플러그 도전막은 화학 기상 증착 공정을 통해 형성한 다결정 실리콘인 것이 바람직한데, 텅스텐 등의 금속이 사용될 수도 있다. 금속 물질이 사용될 경우, 통상적인 확산 방지막이 더 사용될 수 있다.
상기 하부 희생막 패턴(135)이 노출될 때까지 상기 플러그 도전막을 평탄화 식각함으로써, 상기 마스크 스페이서(170) 사이의 갭영역을 채우면서 상기 소오스(s)에 접속하는 소오스 플러그(200)를 형성한다. 상기 소오스 플러그(200) 형성을 위한 평탄화 식각 공정은 상기 상부 희생막 패턴(145)이 노출될 때까지 상기 플러그 도전막을 식각하는 제 1 단계 및 상기 하부 희생막 패턴(135)이 노출될 때까지 상기 노출된 상부 희생막 패턴(145)을 식각하는 제 2 단계로 구성될 수 있다. 상기 제 1 단계 및 제 2 단계는 각각 실리카(silica) 및 세리아(ceria)를 슬러리로 사용하는 화학 기계적 연마 공정인 것이 바람직하다. 이때, 실리콘 산화막으로 이루어진 상기 상부 희생막 패턴(145)에 의해, 상기 화학 기계적 연마 공정은우수한 식각 선택성을 갖게 실시할 수 있다. 이에 따라, 종래 기술에서의 식각 불균일의 문제는 최소화될 수 있다.
이후 상기 소오스 플러그(200) 상에 식각 방지 절연막(205)을 형성한다. 상기 식각 방지 절연막(205)은 상기 소오스 플러그(200)의 노출된 상부면을 열산화시킴으로써 형성되는 실리콘 산화막인 것이 바람직하다. 이에 따라 노출되는 표면은 상기 하부 희생막 패턴(135), 상기 마스크 스페이서(170) 및 상기 식각 방지 절연막(205)들의 상부면이다. 이때, 상기 하부 희생막 패턴(135)은 실리콘 질화막이고, 상기 마스크 스페이서(170) 및 상기 식각방지 절연막(205)들은 실리콘 산화막이다.
도 10을 참조하면, 상기 노출된 하부 희생막 패턴(135)을 제거한다. 이에 따라, 상기 마스크 스페이서(170) 아래의 영역을 제외한 영역에서는 상기 하부 도전막 패턴(125)의 상부면은 노출된다. 이후, 노출된 상기 하부 도전막 패턴(125)을 식각하여, 상기 마스크 스페이서(170) 아래에 배치되는 부유 게이트(127)를 형성한다. 상기 부유 게이트(127) 측면의 반도체기판 상에는 상기 게이트 산화막 패턴(115)의 상부면이 노출된다.
상기 부유 게이트(127) 형성을 위한 식각 공정은 상기 게이트 산화막 패턴(115)에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 것이 바람직하다. 또한, 이 식각 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 부유 게이트(127)의 측벽에 측벽 절연막(129)을 형성한다. 상기 측벽 절연막(129)은 상기 부유 게이트(127)의 노출된 측벽을 열산화시킴으로써 형성하는 실리콘 산화막인 것이 바람직하다. 상기 측벽 절연막(129)은 산화막-질화막-산화막으로 이루어질 수도 있다. 한편, 상기 노출된 게이트 산화막 패턴(115)을 제거하여, 상기 부유 게이트(127) 옆쪽의 상기 활성영역을 노출시킬 수도 있다. 이때, 상기 열산화 공정에 의해, 상기 노출된 활성영역의 상부에도 실리콘 산화막이 형성될 수도 있다.
도 11을 참조하면, 상기 측벽 절연막(129)이 형성된 반도체기판의 전면에, 차례로 적층된 상부 도전막(210) 및 식각 정지막(220)을 콘포말하게 형성한다. 이에 따른 결과물은 계단형의 단면 프로파일을 갖는다. 즉, 상기 상부 도전막(210) 및 상기 식각 정지막(220)은 상기 마스크 스페이서(170) 사이(I, 즉 아래부분)에 비해 상기 마스크 스페이서(170) 및 상기 식각 방지 절연막(205)의 상부(II, 즉 윗부분)에서 높은 높이를 갖는다.
종래 기술에서 설명한 것처럼, 워드라인의 두께는 반도체 장치의 동작 속도에 영향을 준다. 상기 상부 도전막(210)의 두께는 후속 공정을 통해, 상기 워드라인의 두께를 결정한다. 따라서, 상기 상부 도전막(210)은 소정 두께 이상으로 형성하는 요구된다. 아울러, 상기 상부 도전막(210)이 후속 평탄화 식각 공정에서 과도하게 식각되는 문제를 최소화되어야 한다. 상기 식각 정지막(220)은 상기 상부 도전막(210)이 과도하게 식각되는 문제를 최소화하기 위한 물질막이다.
도 12를 참조하면, 상기 윗부분(II)에서 상기 상부 도전막(210)이 노출되도록, 거기에서의 상기 식각 정지막(220)을 제거한다. 이에 따라 잔존하게되는 상기 식각 정지막(220)은 상기 아래부분(I)에서 상기 상부 도전막(210)을 덮는다. 이후, 상기 아래부분(I)에 잔존하는 상기 식각 정지막(220)에 대해 식각 선택성을 갖는식각 레서피를 사용하여, 상기 노출된 상부 도전막(210)을 평탄화 식각함으로써 상부 도전막 패턴(215)을 형성한다. 이에 따라, 상기 식각된 결과물은 대략 상기 잔존하는 식각 정지막(220)의 상부면 높이가 된다. 또한, 상기 상부 도전막 패턴(215)은 상기 마스크 스페이서(170) 및 상기 부유 게이트(127)의 측면에 배치된다. 이후, 상기 잔존하는 식각 정지막(220)은 제거된다.
상기 상부 도전막 패턴(215) 형성을 위한 평탄화 식각 공정은 상기 마스크 스페이서(170)를 함께 식각한다. 이에 따라, 상기 마스크 스페이서(170)는 식각되어 상기 부유 게이트(127)를 덮는 캐핑 패턴(175)을 형성한다. 상기 캐핑 패턴(175)의 상부면의 높이는 상기 상부 도전막 패턴(215)의 상부면과 같게 된다. 이렇게 형성된 상기 캐핑 패턴(175)은 통상적인 스페이서의 모양과 달리, 양측벽이 모두 대략 수직한 모양을 갖는다. 이와 함께, 상기 식각 방지 절연막(205)은 제거되고, 상기 소오스 플러그(200) 및 상기 산화막 스페이서(180)는 식각되어 상기 캐핑 패턴(175)과 같은 높이를 갖는다.
도 13을 참조하면, 상기 상부 도전막 패턴(215)을 패터닝하여 상기 부유 게이트(127)의 측면에 배치되는 제어 게이트(217)를 형성한다. 상기 제어 게이트(217)의 두께는 상기 부유 게이트(127) 및 상기 캐핑 패턴(175)의 두께 합과 같다.
상기 제어 게이트(217) 측면의 반도체기판(100)에 드레인(d)으로 사용되는 불순물 영역을 형성한다. 상기 제어 게이트(217)의 측벽에는 또다른 스페이서가 배치되어 상기 드레인(d)을 LDD 구조로 형성할 수도 있다.
도 12에서 설명한 것처럼, 상기 캐핑 패턴(175)의 양쪽 측벽들은 수직하기 때문에, 상기 제어 게이트(217)와 상기 소오스 플러그(200) 사이의 거리는 충분하게 이격된다. 이에 따라, 종래 기술에서 워드 라인과 소오스 라인 사이에 발생하는 쇼트의 문제는 최소화될 수 있다. 이는 상기 하부 희생막(130)에 대해 식각 선택성을 갖는 물질을 사용하여 상기 상부 희생막(140)을 형성하는 본 발명의 방법에 따른 결과이다.
본 발명에 따르면, 하부 희생막에 대해 식각 선택성을 갖는 실리콘 산화막 등과 같은 물질로 상부 희생막을 형성한다. 이에 따라, 하부 희생막을 두껍게 형성할 경우 발생하는 열적 부담의 문제를 최소화할 수 있다. 또한, 두 희생막들 사이의 식각 선택성을 이용함으로써, 워드 라인과 소오스 라인 사이의 쇼트를 예방할 수 있다. 이에 더하여 제어 게이트를 높게 형성할 수 있어 비휘발성 메모리의 동작 속도의 감소를 예방할 수 있다. 그 결과, 안정적이며 우수한 특성을 갖는 비휘발성 메모리 장치를 제조할 수 있다.
Claims (19)
- 반도체기판 상에 하부 도전막을 형성하는 단계;상기 하부 도전막이 형성된 반도체기판 상에, 상기 하부 도전막을 노출시키는 개구부를 갖는 하부 희생막 패턴 및 상부 희생막 패턴을 형성하는 단계;상기 상부 및 하부 희생막 패턴의 측벽에 마스크 스페이서를 형성하는 단계;상기 마스크 스페이서 및 상기 상부 희생막 패턴을 식각 마스크로 사용하여 상기 노출된 하부 도전막을 식각함으로써, 상기 반도체기판을 노출시키는 하부 도전막 패턴을 형성하는 단계;상기 하부 도전막 패턴이 형성된 반도체기판의 전면을 덮는 플러그 도전막을 형성하는 단계; 및상기 하부 희생막 패턴이 노출될 때까지 상기 플러그 도전막을 평탄화 식각하여, 상기 마스크 스페이서 사이의 갭영역을 채우면서 상기 반도체기판에 접속하는 소오스 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 하부 도전막을 형성하기 전에,상기 반도체기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계; 및상기 활성영역을 덮는 게이트 산화막을 형성하는 단계를 더 포함하되, 상기 하부 도전막은 상기 활성영역에 평행하면서 상기 게이트 산화막을 덮도록 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 상부 희생막 패턴 및 하부 희생막 패턴을 형성하는 단계는상기 하부 도전막이 형성된 반도체기판 상에 하부 희생막 및 상부 희생막을 차례로 형성하는 단계; 및상기 상부 희생막 및 상기 하부 희생막을 차례로 패터닝하여, 상기 활성영역을 가로지르면서 상기 하부 도전막을 노출시키는 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 3 항에 있어서,상기 개구부를 형성하는 단계는 상기 개구부를 통해 노출되는 상기 하부 도전막의 상부면이 라운드되도록, 등방성 식각의 방법으로 실시하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 하부 희생막 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 상부 희생막 패턴 및 상기 마스크 스페이서는 상기 하부 희생막 패턴에 대해 식각 선택성을 갖는 물질로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 상부 희생막 패턴은 실리콘 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 하부 도전막 패턴을 형성한 후, 상기 노출된 반도체기판에 소오스로 사용되는 불순물 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 플러그 도전막을 형성하기 전에, 상기 하부 도전막 패턴의 측벽을 덮는 산화막 또는 질화막을 더 형성하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 소오스 플러그를 형성한 후,상기 마스크 스페이서의 아래에 부유 게이트를 형성하는 단계; 및상기 부유 게이트의 측면에 제어 게이트를 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 부유 게이트를 형성하기 전에,상기 소오스 플러그의 상부면에 식각 방지 절연막을 형성하는 단계; 및상기 노출된 하부 희생막 패턴을 제거하여 상기 하부 도전막 패턴을 노출시키는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 11 항에 있어서,상기 부유 게이트를 형성하는 단계는 상기 마스크 스페이서를 식각 마스크로 사용하여 상기 노출된 하부 도전막 패턴을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 제어 게이트를 형성하기 전에,상기 부유 게이트와 상기 제어 게이트 사이에 개재되는 측벽 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 13 항에 있어서,상기 측벽 절연막은 상기 부유 게이트의 측벽을 열산화시키는 방법으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 제어 게이트를 형성하는 단계는상기 부유 게이트가 형성된 반도체기판의 전면에 상부 도전막을 적층하는 단계;상기 상부 도전막을 평탄화 식각하여, 상기 부유 게이트의 측면에 배치되는 상부 도전막 패턴을 형성하는 단계; 및상기 활성영역을 가로지르도록 상기 상부 도전막 패턴을 패터닝하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 제어 게이트를 형성한 후, 상기 제어 게이트 측면의 반도체기판에 드레인으로 사용되는 불순물 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 플러그 도전막을 평탄화 식각하는 단계는 화학 기계적 연마 기술을 사용하여 실시하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 플러그 도전막을 평탄화 식각하는 단계는 상기 상부 희생막 패턴에 대해 식각 선택성을 갖는 식각 레서피를 사용하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 상부 희생막 패턴은 200 내지 3000Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0055292A KR100487547B1 (ko) | 2002-09-12 | 2002-09-12 | 비휘발성 메모리 장치의 제조 방법 |
| US10/643,538 US6897115B2 (en) | 2002-09-12 | 2003-08-19 | Method of fabricating non-volatile memory device |
| JP2003309291A JP2004104125A (ja) | 2002-09-12 | 2003-09-01 | 不揮発性メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0055292A KR100487547B1 (ko) | 2002-09-12 | 2002-09-12 | 비휘발성 메모리 장치의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040023857A true KR20040023857A (ko) | 2004-03-20 |
| KR100487547B1 KR100487547B1 (ko) | 2005-05-03 |
Family
ID=32291661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0055292A KR100487547B1 (ko) | 2002-09-12 | 2002-09-12 | 비휘발성 메모리 장치의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6897115B2 (ko) |
| JP (1) | JP2004104125A (ko) |
| KR (1) | KR100487547B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100742284B1 (ko) * | 2006-02-09 | 2007-07-24 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| CN111834245A (zh) * | 2020-08-26 | 2020-10-27 | 上海华虹宏力半导体制造有限公司 | 半导体pcm结构及其检测方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050082601A1 (en) * | 2003-10-20 | 2005-04-21 | Wen-Ting Chu | Split gate field effect transistor with a self-aligned control gate |
| US7906418B2 (en) * | 2003-12-03 | 2011-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having substantially planar contacts and body |
| KR100672763B1 (ko) * | 2003-12-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 형성방법 |
| JP4748705B2 (ja) * | 2004-07-06 | 2011-08-17 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP2006179736A (ja) * | 2004-12-24 | 2006-07-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| KR100729923B1 (ko) * | 2005-03-31 | 2007-06-18 | 주식회사 하이닉스반도체 | 스텝 ｓｔｉ 프로파일을 이용한 낸드 플래쉬 메모리 소자의트랜지스터 형성방법 |
| JP4982979B2 (ja) * | 2005-07-19 | 2012-07-25 | 日産自動車株式会社 | 半導体装置の製造方法 |
| KR100812237B1 (ko) * | 2006-08-25 | 2008-03-10 | 삼성전자주식회사 | 임베디드 플래시 메모리 장치의 제조 방법 |
| US8076229B2 (en) * | 2008-05-30 | 2011-12-13 | Micron Technology, Inc. | Methods of forming data cells and connections to data cells |
| JP6416595B2 (ja) * | 2014-11-14 | 2018-10-31 | ラピスセミコンダクタ株式会社 | 半導体装置および半導体装置の製造方法 |
| CN106206598B (zh) * | 2016-07-27 | 2019-06-28 | 上海华虹宏力半导体制造有限公司 | 分栅式闪存器件制造方法 |
| US11967526B2 (en) * | 2020-09-29 | 2024-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit structure and manufacturing method thereof |
| CN115440737B (zh) * | 2022-11-09 | 2023-03-10 | 杭州领开半导体技术有限公司 | 组对结构非易失性存储器件及其制作方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185737A (ja) * | 1989-12-14 | 1991-08-13 | Toshiba Corp | 半導体装置の製造方法 |
| KR20000044872A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 플래쉬 메모리 셀의 제조 방법 |
| US6165882A (en) * | 1999-04-02 | 2000-12-26 | Advanced Micro Devices, Inc. | Polysilicon gate having a metal plug, for reduced gate resistance, within a trench extending into the polysilicon layer of the gate |
| US6352895B1 (en) * | 2000-03-15 | 2002-03-05 | International Business Machines Corporation | Method of forming merged self-aligned source and ONO capacitor for split gate non-volatile memory |
| US6593187B1 (en) * | 2001-08-27 | 2003-07-15 | Taiwan Semiconductor Manufacturing Company | Method to fabricate a square poly spacer in flash |
| KR20040017125A (ko) * | 2002-08-20 | 2004-02-26 | 삼성전자주식회사 | 불휘발성 메모리 장치의 플로팅-게이트 제조 방법 |
-
2002
- 2002-09-12 KR KR10-2002-0055292A patent/KR100487547B1/ko active IP Right Grant
-
2003
- 2003-08-19 US US10/643,538 patent/US6897115B2/en not_active Expired - Lifetime
- 2003-09-01 JP JP2003309291A patent/JP2004104125A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100742284B1 (ko) * | 2006-02-09 | 2007-07-24 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 형성방법 |
| US7557404B2 (en) | 2006-02-09 | 2009-07-07 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices and methods of forming the same |
| US7799635B2 (en) | 2006-02-09 | 2010-09-21 | Samsung Electronics Co., Ltd. | Methods of forming nonvolatile memory devices |
| CN111834245A (zh) * | 2020-08-26 | 2020-10-27 | 上海华虹宏力半导体制造有限公司 | 半导体pcm结构及其检测方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100487547B1 (ko) | 2005-05-03 |
| US20040156247A1 (en) | 2004-08-12 |
| US6897115B2 (en) | 2005-05-24 |
| JP2004104125A (ja) | 2004-04-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7338859B2 (en) | Non-volatile memory cells having floating gate and method of forming the same | |
| US6326263B1 (en) | Method of fabricating a flash memory cell | |
| US7652318B2 (en) | Split-gate memory cells and fabrication methods thereof | |
| KR100375235B1 (ko) | 에스.오.엔.오.에스 플래시 기억소자 및 그 형성 방법 | |
| KR100669864B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| JP4086790B2 (ja) | 非揮発性メモリーとその製造方法 | |
| KR100554516B1 (ko) | 반도체 장치의 제조 방법 | |
| US6746920B1 (en) | Fabrication method of flash memory device with L-shaped floating gate | |
| JP2008503080A (ja) | 分離領域上に消去ゲートを有する不揮発性メモリ | |
| KR100487547B1 (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| KR100368594B1 (ko) | 스플릿 게이트형 플래쉬 메모리소자 | |
| US6495467B2 (en) | Method of fabricating a non-volatile memory device | |
| TWI700819B (zh) | 非揮發性記憶體及其製造方法 | |
| JP2005530357A (ja) | 導電スペーサで拡張されたフローティングゲート | |
| US20070254433A1 (en) | Method of fabricating flash memory device | |
| US6977200B2 (en) | Method of manufacturing split-gate memory | |
| US6306708B1 (en) | Fabrication method for an electrically erasable programmable read only memory | |
| US6870212B2 (en) | Trench flash memory device and method of fabricating thereof | |
| US11257830B2 (en) | Memory structure | |
| US6962852B2 (en) | Nonvolatile memories and methods of fabrication | |
| US20080149985A1 (en) | Method for fabricating floating gates structures with reduced and more uniform forward tunneling voltages | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| US6995060B2 (en) | Fabrication of integrated circuit elements in structures with protruding features | |
| US6242309B1 (en) | Method of forming a split gate flash memory cell | |
| KR100620222B1 (ko) | 플래시 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment | ||
| FPAY | Annual fee payment |
Payment date: 20190329 Year of fee payment: 15 |