KR100812237B1 - 임베디드 플래시 메모리 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 임베디드 플래시 메모리 장치의 제조 방법을 제공한다. 이 방법은 플래시 메모리 셀 영역 및 로직 영역을 갖는 반도체 기판을 제공하는 것, 플래시 메모리 셀 영역 상에 제 1 게이트 절연막 패턴을 개재하는 부유 게이트 구조물을 형성하는 것, 부유 게이트 구조물을 포함하는 플래시 메모리 셀 영역 및 로직 영역의 반도체 기판 상에 제 2 게이트 절연막을 형성하는 것, 그리고 제 2 게이트 절연막이 형성된 로직 영역의 반도체 기판 내에 웰을 형성하는 것을 포함한다.
로직, 웰, 임베디드, 플래시, 확산
Description
도 1 내지 도 8은 본 발명의 실시예에 따른 임베디드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들.
*도면의 주요 부분에 대한 부호의 설명*
110 : 반도체 기판 112 : 소자 분리막
114 : 제 1 게이트 절연막 114a : 제 1 게이트 절연막 패턴
116 : 제 1 도전막 116a : 부유 게이트 전극
118 : 마스크 패턴 120 : 인터 폴리 산화막
122 : 열 산화막 122c, 122l : 열 산화막 패턴
124 : 중온 산화막 124c, 124l : 중온 산화막 패턴
125 : 제 2 게이트 절연막 125c : 게이트 층간 절연막
125l : 로직 게이트 절연막 126 : 포토레지스트 패턴
128 : 이온 주입 공정 130 : 웰
132 : 제 2 도전막 132c : 제어 게이트 전극
132l : 로직 게이트 전극
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더 구체적으로 임베디드 플래시 메모리 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도가 향상됨에 따라, 소비자의 다양한 요구에 부응하기 위해 메모리(memory) 제품과 로직(logic) 제품이 하나의 칩(chip)에 병합(merge)된 복합 칩(compound chip)이 개발되고 있다. 이러한 복합 칩에 사용되는 메모리는 디램(Dynamic Random Access Memory : DRAM), 에스램(Static RAM : SRAM) 등과 같은 휘발성(volatile) 메모리 소자 및 플래시(flash) 메모리 등과 같은 비휘발성(non-volatile) 메모리 소자를 포함한다. 복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 내에 구현하기 때문에, 소형화, 저전력화, 고속화 및 낮은 전자파 장애(ElectroMagnetic Interference : EMI) 노이즈(noise) 실현할 수 있다는 등의 장점을 지닌다. 이에 따라, 최근 많은 분야에서 복합 칩의 개발과 관련된 연구가 활발하게 진행되고 있다.
이러한 복합 칩의 대표적인 예로는, 디램 셀(cell)과 로직 소자가 병합되어 있는 디램-로직 병합(Merged DRAM & Logic : MDL) 소자나 플래시 메모리 셀과 로직 소자가 병합되어 있는 플래시-로직 병합(Merged Flash & Logic : MFL) 소자를 들 수 있다.
플래시-로직 병합 소자의 경우에는 메모리 셀의 게이트 전극을 자기 정렬(self-align)에 의한 스플릿 게이트(split gate) 형태로 형성하는 방법이 이용되 고 있다. 스플릿 게이트 형태로 제어 게이트 전극을 형성함으로써, 미세한 디자인 룰(degine rule)의 조건에서도 메모리 셀의 커플링 비(coupling ratio)가 증가하고, 소거 및 프로그램 효율이 높은 메모리 셀이 형성될 수 있다.
그러나 복합 칩을 형성하기 위해서는 반도체 장치를 제조할 때, 메모리 소자를 형성하기 위한 공정과 로직 회로를 형성하기 위한 공정을 동시에 고려해야 하는 어려움이 있다.
일반적인 플래시-로직 병합 소자를 형성하는 공정은 반도체 기판에 활성 영역을 정의하고, 플래시 메모리 셀 영역(flash memory cell region)에 부유 게이트 구조물을 형성하고, 로직 영역(logic region)에 n-웰 및 p-웰(n-well 및 p-well)을 형성하고, 플래시 메모리 셀 영역의 부유 게이트 전극에 터널(tunnel) 절연막을 형성하고, 플래시 메모리 셀 영역 및 로직 영역에서 각각 게이트 층간 절연막 및 게이트 절연막으로 사용되는 절연막을 형성하고, 그리고 플래시 메모리 셀 영역 및 로직 영역에서 각각 제어 게이트 전극 및 로직 게이트 전극으로 사용되는 도전막 패턴을 형성하는 것을 포함한다.
로직 영역의 다양한 로직 트랜지스터들은 의도된 일정한 특성 전류를 갖는 로직 정합성(logic conformity)을 가져야 한다. 하지만, 상기한 공정에서 절연막을 형성하는 공정은 고온의 조건에서 수행되기 때문에, 플래시-로직 병합 소자의 로직 영역에 n-웰 및 p-웰을 형성하기 위해 주입된 불순물 이온이 과도하게 확산할 수 있다. 이러한 과도한 불순물 이온의 확산은 로직 영역의 로직 트랜지스터의 채널(channel)에 흐르는 특성 전류를 변화시킨다. 특히, 좁은 폭(width)을 갖는 로직 게이트 전극이 형성된 영역의 로직 트랜지스터에서 특성 전류가 증가하는 현상이 발생하여 로직 영역의 로직 정합성이 저하되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 로직 영역의 로직 정합성이 저하되는 것을 방지할 수 있는 임베디드 플래시 메모리 장치의 제조 방법을 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 임베디드 플래시 메모리 장치의 제조 방법을 제공한다. 이 방법은 제 1 영역 및 제 2 영역을 갖는 반도체 기판을 제공하는 것, 제 1 영역 상에 제 1 게이트 절연막 패턴을 개재하는 부유 게이트 구조물을 형성하는 것, 부유 게이트 구조물을 포함하는 제 1 영역 및 제 2 영역의 반도체 기판 상에 제 2 게이트 절연막을 형성하는 것, 그리고 제 2 게이트 절연막이 형성된 제 2 영역의 반도체 기판 내에 웰을 형성하는 것을 포함할 수 있다.
제 1 영역 및 제 2 영역은 각각 플래시 메모리 셀 영역 및 로직 영역일 수 있다. 로직 영역은 저전압 영역 및 고전압 영역을 포함할 수 있다. 고전압 영역에 형성되는 제 2 게이트 절연막은 제 1 게이트 절연막 패턴보다 두껍게 형성될 수 있다.
부유 게이트 구조물을 형성하는 것은 제 1 영역의 반도체 기판 상에 제 1 게이트 절연막을 형성하는 것, 제 1 게이트 절연막 상에 제 1 도전막을 형성하는 것, 제 1 도전막 상에 제 1 도전막의 소정 영역을 노출하는 개구부를 갖는 마스크 패턴을 형성하는 것, 노출된 제 1 도전막을 열 산화시켜 인터 폴리 산화막을 형성하는 것, 마스크 패턴을 제거하는 것, 그리고 인터 폴리 산화막을 마스크로 제 1 도전막 및 제 1 게이트 절연막을 식각하여 부유 게이트 전극 및 제 1 게이트 절연막 패턴을 형성하는 것을 포함할 수 있다.
부유 게이트 구조물은 부유 게이트 전극 및 인터 폴리 산화막을 포함할 수 있다.
제 1 도전막은 폴리 실리콘을 포함할 수 있다.
제 2 게이트 절연막을 형성하는 것은 부유 게이트 구조물을 포함하는 반도체 기판에 열 산화 공정을 수행하여 반도체 기판의 표면 및 부유 게이트 구조물의 측벽에 열 산화막을 형성하는 것, 그리고 반도체 기판을 덮는 중온 산화막을 형성하는 것을 포함할 수 있다.
웰을 형성하는 것은 반도체 기판 상에 제 2 영역을 노출하는 포토레지스트 패턴을 형성하는 것, 포토레지스트 패턴을 마스크로 하는 이온 주입 공정으로 노출된 제 2 영역의 반도체 기판 내에 웰을 형성하는 것, 그리고 포토레지스트 패턴을 제거하는 것을 포함할 수 있다.
포토레지스트 패턴을 제거하는 것은 비등 황산 용액을 사용할 수 있다.
웰을 형성한 후, 제 1 영역 및 제 2 영역 상에 각각 플래시 메모리 셀 및 로직 트랜지스터를 형성하는 것을 더 포함할 수 있다.
플래시 메모리 셀 및 로직 트랜지스터를 형성하는 것은 제 2 게이트 절연막 상에 제 2 도전막을 형성하는 것, 그리고 제 2 도전막 및 제 2 게이트 절연막을 패터닝하여 제 1 영역 및 제 2 영역 상에 각각 제어 게이트 전극과 게이트 층간 절연 막, 및 로직 게이트 전극과 로직 게이트 절연막을 형성하는 것을 포함하되, 플래시 메모리 셀은 제 1 게이트 절연막 패턴, 부유 게이트 구조물, 게이트 층간 절연막 및 제어 게이트 전극을 포함하고, 로직 트랜지스터는 로직 게이트 절연막 및 로직 게이트 전극을 포함할 수 있다.
제 2 도전막은 폴리 실리콘을 포함할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.
도 1 내지 도 8은 본 발명의 실시예에 따른 임베디드 플래시 메모리 장치의 제조 방법을 설명하기 위한 공정 단면도들이다. 임베디드 스플릿 게이트형 플래시 메모리 장치를 예로 들어 설명하고자 한다.
도 1을 참조하면, 반도체 기판(110)의 활성 영역을 한정하는 소자 분리막(112)을 형성한다. 반도체 기판(110)은 플래시 메모리 셀 영역(A) 및 로직 영 역(B)을 가질 수 있다. 플래시 메모리 셀 영역(A) 및 로직 영역(B)은 각각 플래시 메모리 셀들 및 로직 트랜지스터들이 형성되는 영역일 수 있다. 로직 영역(B)은 저전압 영역 및 고전압 영역을 포함할 수 있다. 로직 영역(B)은 n모스 영역 및 p모스 영역을 포함할 수 있다.
플래시 메모리 셀 영역(A)의 반도체 기판(110)을 덮는 제 1 게이트 절연막(114)을 형성한다. 제 1 게이트 절연막(114)은 열 산화 공정으로 형성된 실리콘 산화막일 수 있다. 바람직하게는 제 1 게이트 절연막(114)은 800~900℃ 범위의 온도에서 산소(O2)를 산화 가스로 사용하여 반도체 기판(110)의 표면을 산화한 후, 산화 이질소(N2O) 어닐링(annealing)하는 열 산화 공정으로 60~100Å 범위의 두께를 갖게 형성될 수 있다.
도 2를 참조하면, 플래시 메모리 셀 영역(A)의 제 1 게이트 절연막(114) 상에 제 1 도전막(116)을 형성한다. 제 1 도전막(116)은 폴리 실리콘(polysilicon)을 포함할 수 있다. 바람직하게는 제 1 도전막(116)은 화학적 기상 증착(Chemical Vapor Deposition : CVD) 공정을 사용하여 600~1,200Å 범위의 두께를 갖게 형성될 수 있다.
제 1 도전막(116) 상에 마스크막(mask layer)을 형성한 후, 사진 식각 공정을 이용하여 제 1 도전막(116)의 소정 영역을 노출하는 개구부를 갖는 마스크 패턴(mask pattern, 118)을 형성한다. 마스크막은 실리콘 질화막(SixNy)을 포함할 수 있다. 바람직하게 마스크막은 화학적 기상 증착 공정을 사용하여 형성된 실리콘 질화막일 수 있다.
도 3을 참조하면, 마스크 패턴(118)에 의해 노출된 제 1 도전막(116)을 열 산화시켜 인터 폴리 산화막(Inter Poly Oxide : IPO, 120)을 형성한다. 인터 폴리 산화막(120)은 노출된 제 1 도전막(116)의 상부에 형성되고, 중앙부의 두께에 비해 양측 가장자리의 두께가 얇아지는 모양을 가질 수 있다. 바람직하게는 인터 폴리 산화막(120)은 800~900℃ 범위의 온도에서 열 산화 공정으로 1,000~1,400Å 범위의 두께를 갖게 형성될 수 있다.
도 4를 참조하면, 마스크 패턴(118)을 제거한 후, 인터 폴리 산화막(120)을 마스크로 제 1 도전막(116) 및 제 1 게이트 절연막(114)을 식각하여 플래시 메모리 셀 영역(A)의 반도체 기판(110)의 소정 영역에 부유 게이트 구조물(floating gate structure)을 형성한다. 부유 게이트 구조물은 게이트 절연막 패턴(114a)을 개재하는 부유 게이트 전극(116a), 및 부유 게이트 전극(116a) 상에 형성된 인터 폴리 산화막(120)을 포함할 수 있다. 부유 게이트 전극(116a)은 인터 폴리 산화막(120)을 마스크로 하는 식각 공정에 의해 양측 가장자리에 뾰족한 팁(tip) 형상을 가질 수 있다. 부유 게이트 전극(116a)이 뾰족한 팁 형상을 가짐으로써, 플래시 메모리 셀의 소거 효율이 향상될 수 있다.
도 1 내지 도 4의 공정에서 로직 영역(B)에 형성되는 제 1 게이트 절연막(114), 제 1 도전막(116) 및 마스크 패턴(118)은 각각의 형성 공정 후에 제거되거나, 도 4의 부유 게이트 구조물을 형성하는 공정에서 모두 제거될 수 있다.
도 5를 참조하면, 부유 게이트 구조물을 포함하는 플래시 메모리 셀 영 역(A), 및 로직 영역(B)의 반도체 기판(110) 상에 제 2 게이트 절연막(125)을 형성한다. 제 2 게이트 절연막(125)을 형성하는 것은 부유 게이트 구조물을 포함하는 반도체 기판(110)에 열 산화 공정을 수행하여, 반도체 기판(110)의 표면 및 부유 게이트 구조물의 측벽에 열 산화막(122)을 형성하는 것, 그리고 반도체 기판(110)을 덮는 중온 산화막(Medium Temperature Oxide : MTO, 124)을 형성하는 것을 포함할 수 있다.
열 산화막(122)은 부유 게이트 구조물의 측벽에 형성되어 플래시 메모리 셀의 소거 동작에 사용되는 터널 절연막 역할을 할 수 있다. 바람직하게는 열 산화막(122)은 800~900℃ 범위의 온도에서 열 산화 공정으로 50~150Å 범위의 두께를 갖게 형성될 수 있다. 중온 산화막(124)은 열 산화막(122)을 포함하는 부유 게이트 구조물을 덮게 형성되어 플래시 메모리 셀의 부유 게이트 전극(116a)과 제어 게이트 전극(도 8의 132c 참조) 사이를 절연하기 위한 게이트 층간 절연막 역할을 할 수 있다. 바람직하게는 중온 산화막(124)은 700~800℃ 범위의 온도에서 저압 화학적 기상 증착(Low Pressure CVD: LP-CVD) 공정으로 80~150Å 범위의 두께를 갖게 형성될 수 있다.
또한, 로직 영역(B)의 반도체 기판(110) 상에 열 산화막(122) 및 중온 산화막(124)으로 형성된 제 2 게이트 절연막(125)은 로직 트랜지스터의 로직 게이트 절연막 패턴(도 8의 125l) 역할을 할 수 있다. 이에 더하여, 로직 영역(B)의 제 2 게이트 절연막(125)은 로직 영역(B)에 포함되는 고전압 영역의 고전압 트랜지스터의 게이트 절연막으로 사용되기 위해, 제 1 게이트 절연막(114)보다 두껍게 형성될 수 있다.
도 6 및 도 7을 참조하면, 반도체 기판(110) 상에 플래시 메모리 셀 영역(A)을 덮으면서, 로직 영역(B)을 노출하는 포토레지스트 패턴(126)을 형성한다. 포토레지스트 패턴(126)을 형성하는 것은 사진 식각 공정을 사용할 수 있다. 노출된 로직 영역(B)의 반도체 기판(110) 내에 웰 영역(well region, 130)을 형성한다. 웰 영역(130)을 형성하는 것은 포토레지스트 패턴(126)을 마스크로 하는 이온 주입 공정(128)을 이용한다. 웰 영역(130)은 각각 독립적으로 형성된 n-웰 및 p-웰을 포함할 수 있다.
웰 영역(130)은 1×1012atoms/cm2의 선량(dose) 및 수백 keV의 에너지의 조건을 갖는 이온 주입 공정(128)으로 4,000Å 정도의 깊이를 갖게 형성될 수 있다. n-웰은 인(P)과 같은 5B족 원소를 불순물로 사용할 수 있다. p-웰은 붕소(B)와 같은 3B족 원소를 불순물로 사용할 수 있다. 또한, 1×1012atoms/cm2의 선량(dose) 및 수십 keV의 에너지의 조건을 갖는 이온 주입 공정(미도시)으로 웰 영역(130)의 반도체 기판(110)의 표면에 채널 영역이 형성되는 것을 더 포함할 수 있다.
본 발명은 고온을 사용하는 공정으로 제 2 게이트 절연막(125)을 형성한 후, 로직 영역(B)에 n-웰 및 p-웰을 형성함으로써, 로직 영역(B)에 n-웰 및 p-웰을 형성하기 위해 주입된 불순물 이온이 과도하게 확산하는 것을 방지할 수 있다. 이에 따라, 로직 영역(B)의 로직 트랜지스터의 채널에 흐르는 특성 전류가 변하는 것을 방지할 수 있다. 결과적으로, 로직 영역(B)의 다양한 로직 트랜지스터들은 의도된 일정한 특성 전류를 갖는 로직 정합성을 확보할 수 있다. 또한, 부유 게이트 구조물을 형성한 후, 곧바로 제 2 게이트 절연막(125)을 바로 형성함으로써, 후속 공정에서 발생할 수 있는 부유 게이트 구조물의 손상 또는 오염을 방지할 수 있다. 이에 따라, 플래시 메모리 셀의 신뢰성 향상이 도모될 수 있다.
웰 영역(130)을 형성하는 이온 주입 공정(128)에서 마스크로 사용된 포토레지스트 패턴(126)을 제거한다. 포토레지스트 패턴(126)을 제거하는 공정에서 제 2 게이트 절연막(125)이 손실되는 것을 방지하여야 한다. 이에 따라, 포토레지스트 패턴(126)을 제거하는 것은 비등 황산(boiling H2SO4) 용액을 사용할 수 있다. 포토레지스트 패턴(126)을 비등 황산 용액을 사용하여 제거함으로써, 로직 영역(B)에 포함되는 고전압 영역에 형성되는 고전압 트랜지스터의 게이트 절연막으로 사용되는 제 2 게이트 절연막(125)이 손실되는 것을 방지할 수 있다. 이에 따라, 고전압 트랜지스터의 안정적인 동작 특성이 구현될 수 있다.
제 2 게이트 절연막(125) 상에 제 2 도전막(132)을 형성한다. 제 2 도전막(132)은 폴리 실리콘을 포함할 수 있다. 바람직하게는 제 2 도전막(132)은 600~700℃ 범위의 온도에서 화학적 기상 증착 공정으로 1,000~3,000Å 범위의 두께를 갖게 형성될 수 있다.
도 8을 참조하면, 제 2 도전막(132) 및 제 2 게이트 절연막(125)을 패터닝(patterning)하여 플래시 메모리 셀 영역(A) 및 로직 영역(B) 상에 각각 플래시 메모리 셀 및 로직 트랜지스터를 형성한다. 플래시 메모리 셀은 부유 게이트 구조 물, 및 부유 게이트 구조물의 상부 및 일측벽의 일부를 덮는 게이트 층간 절연막(125c) 및 제어 게이트 전극(132c)을 포함할 수 있다. 로직 트랜지스터는 로직 게이트 절연막(125l) 및 로직 게이트 전극(132l)을 포함할 수 있다.
상기한 본 발명의 실시예에 따른 방법으로 임베디드 플래시 메모리 장치를 제조함으로써, 복합 칩의 로직 영역의 n-웰 및 p-웰을 형성하기 위해 주입된 불순물 이온이 과도하게 확산하는 것을 방지할 수 있다. 이에 따라, 로직 영역의 n-웰 및 p-웰을 형성하기 위해 주입된 불순물 이온의 과도한 확산을 방지함으로써, 로직 영역의 로직 정합성이 저하되는 것을 방지할 수 있는 임베디드 플래시 메모리 장치의 제조 방법을 제공할 수 있다.
이에 더하여, 부유 게이트 전극이 후속 공정에서 오염되는 것을 최소화함으로써, 동작 특성이 안정적인 플래시 메모리 소자를 갖는 임베디드 플래시 메모리 장치의 제조 방법을 제공할 수 있다.
상술한 바와 같이, 본 발명에 따르면 로직 영역의 로직 정합성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 향상된 임베디드 플래시 메모리 장치를 제조 및 제공할 수 있다.
Claims (13)
- 제 1 영역 및 제 2 영역을 갖는 반도체 기판을 제공하고;상기 제 1 영역 상에 제 1 게이트 절연막 패턴을 개재하는 부유 게이트 구조물을 형성하고;상기 부유 게이트 구조물을 포함하는 상기 제 1 영역 및 상기 제 2 영역의 상기 반도체 기판 상에 제 2 게이트 절연막을 형성하고; 그리고상기 제 2 게이트 절연막이 형성된 상기 제 2 영역의 상기 반도체 기판 내에 웰을 형성하는 것을 포함하되, 상기 제 1 영역 및 상기 제 2 영역은 각각 플래시 메모리 셀 영역 및 로직 영역이고, 상기 로직 영역은 저전압 영역 및 고전압 영역을 포함하고, 상기 고전압 영역에 형성되는 상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막 패턴보다 두껍게 형성되는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
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- 제 1항에 있어서,상기 부유 게이트 구조물을 형성하는 것은:상기 제 1 영역의 상기 반도체 기판 상에 제 1 게이트 절연막을 형성하고;상기 제 1 게이트 절연막 상에 제 1 도전막을 형성하고;상기 제 1 도전막 상에, 상기 제 1 도전막의 소정 영역을 노출하는 개구부를 갖는 마스크 패턴을 형성하고;상기 노출된 제 1 도전막을 열 산화시켜, 인터 폴리 산화막을 형성하고;상기 마스크 패턴을 제거하고; 그리고상기 인터 폴리 산화막을 마스크로 상기 제 1 도전막 및 상기 제 1 게이트 절연막을 식각하여, 부유 게이트 전극 및 제 1 게이트 절연막 패턴을 형성하는 것을 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
- 제 5항에 있어서,상기 부유 게이트 구조물은 상기 부유 게이트 전극 및 상기 인터 폴리 산화막을 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
- 제 5항에 있어서,상기 제 1 도전막은 폴리 실리콘을 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
- 제 1항에 있어서,상기 제 2 게이트 절연막을 형성하는 것은:상기 부유 게이트 구조물을 포함하는 상기 반도체 기판에 열 산화 공정을 수행하여, 상기 반도체 기판의 표면 및 상기 부유 게이트 구조물의 측벽에 열 산화막을 형성하고; 그리고상기 반도체 기판을 덮는 중온 산화막을 형성하는 것을 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
- 제 1항에 있어서,상기 웰을 형성하는 것은:상기 반도체 기판 상에, 상기 제 2 영역을 노출하는 포토레지스트 패턴을 형성하고;상기 포토레지스트 패턴을 마스크로 하는 이온 주입 공정으로 노출된 상기 제 2 영역의 상기 반도체 기판 내에 상기 웰을 형성하고; 그리고상기 포토레지스트 패턴을 제거하는 것을 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
- 제 9항에 있어서,상기 포토레지스트 패턴을 제거하는 것은 비등 황산 용액을 사용하는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
- 제 1항에 있어서,상기 웰을 형성한 후,상기 제 1 영역 및 상기 제 2 영역 상에 각각 플래시 메모리 셀 및 로직 트랜지스터를 형성하는 것을 더 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
- 제 11항에 있어서,상기 플래시 메모리 셀 및 상기 로직 트랜지스터를 형성하는 것은:상기 제 2 게이트 절연막 상에, 제 2 도전막을 형성하고; 그리고상기 제 2 도전막 및 상기 제 2 게이트 절연막을 패터닝하여, 상기 제 1 영역 및 상기 제 2 영역 상에 각각 제어 게이트 전극과 게이트 층간 절연막, 및 로직 게이트 전극과 로직 게이트 절연막을 형성하는 것을 포함하되,상기 플래시 메모리 셀은 상기 제 1 게이트 절연막 패턴, 상기 부유 게이트 구조물, 상기 게이트 층간 절연막 및 상기 제어 게이트 전극을 포함하고, 상기 로직 트랜지스터는 상기 로직 게이트 절연막 및 상기 로직 게이트 전극을 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
- 제 12항에 있어서,상기 제 2 도전막은 폴리 실리콘을 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 장치의 제조 방법.
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