JPH10261726A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10261726A JPH10261726A JP9066790A JP6679097A JPH10261726A JP H10261726 A JPH10261726 A JP H10261726A JP 9066790 A JP9066790 A JP 9066790A JP 6679097 A JP6679097 A JP 6679097A JP H10261726 A JPH10261726 A JP H10261726A
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Abstract
(57)【要約】
【課題】 素子の微細化を進めても短チャネル効果の増
大を抑制することができる半導体装置及びその製造方法
を提供する。 【解決手段】 半導体表面を有する基板の該半導体表面
の一部の領域上に、トンネル絶縁膜、フローティングゲ
ート膜、ゲート絶縁膜、及びコントロールゲート膜がこ
の順番に積層されたゲート積層構造を形成する。ゲート
積層構造の両側にそれぞれ隣接する２つの表面領域のう
ち一方の表面領域のみの基板表面層に不純物を添加して
第１の熱処理を行い、添加された不純物を拡散させる。
一方の表面領域に、ゲート電極積層構造の下方にもぐり
込んだ第１の拡散領域が形成される。マスクパターンを
除去する。基板の半導体表面のうち、他方の表面領域の
基板表面層に不純物を添加して第２の熱処理を行い、他
方の表面領域の基板表面層に第２の拡散領域を形成す
る。
大を抑制することができる半導体装置及びその製造方法
を提供する。 【解決手段】 半導体表面を有する基板の該半導体表面
の一部の領域上に、トンネル絶縁膜、フローティングゲ
ート膜、ゲート絶縁膜、及びコントロールゲート膜がこ
の順番に積層されたゲート積層構造を形成する。ゲート
積層構造の両側にそれぞれ隣接する２つの表面領域のう
ち一方の表面領域のみの基板表面層に不純物を添加して
第１の熱処理を行い、添加された不純物を拡散させる。
一方の表面領域に、ゲート電極積層構造の下方にもぐり
込んだ第１の拡散領域が形成される。マスクパターンを
除去する。基板の半導体表面のうち、他方の表面領域の
基板表面層に不純物を添加して第２の熱処理を行い、他
方の表面領域の基板表面層に第２の拡散領域を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にフラッシュメモリに用いられる
トンネル絶縁膜とフローティングゲートを有するメモリ
セル及びその製造方法に関する。
の製造方法に関し、特にフラッシュメモリに用いられる
トンネル絶縁膜とフローティングゲートを有するメモリ
セル及びその製造方法に関する。
【０００２】
【従来の技術】トンネル絶縁膜とフローティングゲート
を有するメモリセルの従来の製造方法について説明す
る。
を有するメモリセルの従来の製造方法について説明す
る。
【０００３】半導体表面を有する基板の表面の一部の領
域上に、トンネル絶縁膜、フローティングゲート膜、ゲ
ート絶縁膜、及びコントロールゲート膜が、この順番に
積層されたゲート積層構造を形成する。このゲート積層
構造をマスクとして、その両側の基板表面層に不純物を
イオン注入する。その後、熱処理を行い、注入されたイ
オンを活性化してソース／ドレイン領域を形成する。熱
処理時に、不純物が横方向に拡散するため、ソース／ド
レイン領域がゲート積層構造の下方にもぐり込み、フロ
ーティングゲートとソース／ドレイン領域との重なり部
分が形成される。
域上に、トンネル絶縁膜、フローティングゲート膜、ゲ
ート絶縁膜、及びコントロールゲート膜が、この順番に
積層されたゲート積層構造を形成する。このゲート積層
構造をマスクとして、その両側の基板表面層に不純物を
イオン注入する。その後、熱処理を行い、注入されたイ
オンを活性化してソース／ドレイン領域を形成する。熱
処理時に、不純物が横方向に拡散するため、ソース／ド
レイン領域がゲート積層構造の下方にもぐり込み、フロ
ーティングゲートとソース／ドレイン領域との重なり部
分が形成される。
【０００４】ＮＯＲ型の場合、ドレイン領域の先端近傍
に発生したホットキャリアがフローティングゲートに捕
捉され、書き込みが行われる。消去は、フローティング
ゲートとソース領域との重なり部分においてトンネル絶
縁膜を通してトンネル電流を流すことにより行う。
に発生したホットキャリアがフローティングゲートに捕
捉され、書き込みが行われる。消去は、フローティング
ゲートとソース領域との重なり部分においてトンネル絶
縁膜を通してトンネル電流を流すことにより行う。
【０００５】
【発明が解決しようとする課題】素子の微細化が進む
と、ゲート長に対してフローティングゲートとソース／
ドレイン領域との重なり部分の長さの割合が大きくな
る。このため、短チャネル効果が顕著になり、これが微
細化の妨げになっていた。
と、ゲート長に対してフローティングゲートとソース／
ドレイン領域との重なり部分の長さの割合が大きくな
る。このため、短チャネル効果が顕著になり、これが微
細化の妨げになっていた。
【０００６】本発明の目的は、素子の微細化を進めても
短チャネル効果の増大を抑制することができる半導体装
置及びその製造方法に関する。
短チャネル効果の増大を抑制することができる半導体装
置及びその製造方法に関する。
【０００７】
【課題を解決するための手段】本発明の一観点による
と、半導体表面を有する基板の該半導体表面の一部の領
域上に、トンネル絶縁膜、フローティングゲート膜、ゲ
ート絶縁膜、及びコントロールゲート膜がこの順番に積
層されたゲート積層構造を形成する工程と、前記ゲート
積層構造の両側にそれぞれ隣接する２つの表面領域のう
ち一方の表面領域のみの基板表面層に不純物を添加して
第１の熱処理を行い、添加された不純物を拡散させ、前
記一方の表面領域に、前記ゲート電極積層構造の下方に
もぐり込んだ第１の拡散領域を形成する工程と、前記基
板の半導体表面のうち、他方の表面領域の基板表面層に
不純物を添加して第２の熱処理を行い、前記他方の表面
領域の基板表面層に第２の拡散領域を形成する工程とを
有する半導体装置の製造方法が提供される。
と、半導体表面を有する基板の該半導体表面の一部の領
域上に、トンネル絶縁膜、フローティングゲート膜、ゲ
ート絶縁膜、及びコントロールゲート膜がこの順番に積
層されたゲート積層構造を形成する工程と、前記ゲート
積層構造の両側にそれぞれ隣接する２つの表面領域のう
ち一方の表面領域のみの基板表面層に不純物を添加して
第１の熱処理を行い、添加された不純物を拡散させ、前
記一方の表面領域に、前記ゲート電極積層構造の下方に
もぐり込んだ第１の拡散領域を形成する工程と、前記基
板の半導体表面のうち、他方の表面領域の基板表面層に
不純物を添加して第２の熱処理を行い、前記他方の表面
領域の基板表面層に第２の拡散領域を形成する工程とを
有する半導体装置の製造方法が提供される。
【０００８】前記他方の表面領域の表面層に添加された
不純物は、第１の熱処理を経験しない。前記一方の表面
領域の表面層に添加された不純物が十分拡散するような
条件で第１の熱処理を行う場合にも、前記他方の表面領
域の表面層に添加された不純物の拡散を抑制することが
できる。このため、第１の拡散領域のもぐり込みの長さ
を十分とり、かつ第２の拡散領域のもぐり込みの長さを
短くすることが可能になる。
不純物は、第１の熱処理を経験しない。前記一方の表面
領域の表面層に添加された不純物が十分拡散するような
条件で第１の熱処理を行う場合にも、前記他方の表面領
域の表面層に添加された不純物の拡散を抑制することが
できる。このため、第１の拡散領域のもぐり込みの長さ
を十分とり、かつ第２の拡散領域のもぐり込みの長さを
短くすることが可能になる。
【０００９】本発明の他の観点によると、半導体表面を
有する基板と、前記基板の半導体表面の一部の領域上に
形成され、トンネル絶縁膜、フローティングゲート膜、
ゲート絶縁膜、及びコントロールゲート膜がこの順番に
積層されたゲート積層構造と、前記ゲート積層構造の両
側にそれぞれ隣接する２つの表面領域の基板表面層に形
成された２つの拡散領域であって、該２つの拡散領域に
同一の不純物が添加され、２つの拡散領域が前記ゲート
積層構造の下方にもぐり込み、２つの拡散領域間で、そ
のもぐり込みの横方向の長さが異なる前記２つの拡散領
域とを有する半導体装置が提供される。
有する基板と、前記基板の半導体表面の一部の領域上に
形成され、トンネル絶縁膜、フローティングゲート膜、
ゲート絶縁膜、及びコントロールゲート膜がこの順番に
積層されたゲート積層構造と、前記ゲート積層構造の両
側にそれぞれ隣接する２つの表面領域の基板表面層に形
成された２つの拡散領域であって、該２つの拡散領域に
同一の不純物が添加され、２つの拡散領域が前記ゲート
積層構造の下方にもぐり込み、２つの拡散領域間で、そ
のもぐり込みの横方向の長さが異なる前記２つの拡散領
域とを有する半導体装置が提供される。
【００１０】もぐり込みの横方向の長さが長い方の拡散
領域とフローティングゲート膜との間のトンネル電流に
より、フローティングゲート膜に蓄積された電荷を抜き
取る。他方の拡散領域においては、もぐり込みの長さが
短いため、短チャネル効果を抑制することができる。
領域とフローティングゲート膜との間のトンネル電流に
より、フローティングゲート膜に蓄積された電荷を抜き
取る。他方の拡散領域においては、もぐり込みの長さが
短いため、短チャネル効果を抑制することができる。
【００１１】
【発明の実施の形態】図１Ａ〜１Ｄ、及び図２Ａ〜２Ｃ
を参照して、本発明の実施例による半導体装置の製造方
法について説明する。
を参照して、本発明の実施例による半導体装置の製造方
法について説明する。
【００１２】図１Ａに示すシリコン基板１の表面のうち
ｎチャネルＭＯＳトランジスタを形成する領域及びメモ
リセルを形成する領域にｐ型ウェルを形成し、ｐチャネ
ルＭＯＳトランジスタを形成すべき領域にｎ型ウェルを
形成する。まず、加速エネルギ１５０ｋｅＶ、ドーズ量
１．４×１０13ｃｍ-2の条件で、ｎ型ウェル形成領域に
Ｐ+ イオンを注入し、１１２５℃で６９０分間の熱処理
を行う。次に、加速エネルギ１５０ｋｅＶ、ドーズ量
１．９×１０13ｃｍ-2の条件で、ｐ型ウェル形成領域に
Ｂ+ イオンを注入し、１１２５℃で２１０分間の熱処理
を行う。さらに、加速エネルギ１５０ｋｅＶ、ドーズ量
１．４×１０13ｃｍ-2の条件でｎ型ウェル形成領域にＰ
+ イオンを注入する。このようにしてｎ型ウェル及びｐ
型ウェルが形成される。
ｎチャネルＭＯＳトランジスタを形成する領域及びメモ
リセルを形成する領域にｐ型ウェルを形成し、ｐチャネ
ルＭＯＳトランジスタを形成すべき領域にｎ型ウェルを
形成する。まず、加速エネルギ１５０ｋｅＶ、ドーズ量
１．４×１０13ｃｍ-2の条件で、ｎ型ウェル形成領域に
Ｐ+ イオンを注入し、１１２５℃で６９０分間の熱処理
を行う。次に、加速エネルギ１５０ｋｅＶ、ドーズ量
１．９×１０13ｃｍ-2の条件で、ｐ型ウェル形成領域に
Ｂ+ イオンを注入し、１１２５℃で２１０分間の熱処理
を行う。さらに、加速エネルギ１５０ｋｅＶ、ドーズ量
１．４×１０13ｃｍ-2の条件でｎ型ウェル形成領域にＰ
+ イオンを注入する。このようにしてｎ型ウェル及びｐ
型ウェルが形成される。
【００１３】図１Ａの左図は、トンネル絶縁膜を有する
ＥＰＲＯＭのメモリセルを形成する領域でありｐ型ウェ
ルとされている。また、図１Ａの右図は、ＥＰＲＯＭの
周辺回路のｐチャネルＭＯＳトランジスタを形成する領
域であり、ｎ型ウェルとされている。
ＥＰＲＯＭのメモリセルを形成する領域でありｐ型ウェ
ルとされている。また、図１Ａの右図は、ＥＰＲＯＭの
周辺回路のｐチャネルＭＯＳトランジスタを形成する領
域であり、ｎ型ウェルとされている。
【００１４】ウェルを形成した後、ＬＯＣＯＳ技術を用
いて素子分離用のフィールド酸化膜を形成する。例え
ば、素子形成領域を厚さ２５ｎｍのＳｉＯ2 膜と厚さ１
７０ｎｍのＳｉＮ膜からなる積層膜で覆い、１１２５℃
で１５０分間のドライＯ2 酸化を行うことにより、厚さ
約２５０ｎｍのフィールド酸化膜が形成される。
いて素子分離用のフィールド酸化膜を形成する。例え
ば、素子形成領域を厚さ２５ｎｍのＳｉＯ2 膜と厚さ１
７０ｎｍのＳｉＮ膜からなる積層膜で覆い、１１２５℃
で１５０分間のドライＯ2 酸化を行うことにより、厚さ
約２５０ｎｍのフィールド酸化膜が形成される。
【００１５】フィールド酸化膜形成後、しきい値電圧制
御のためのイオン注入を行う。例えば、加速エネルギ４
０ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2の条件でＢ+
イオンを注入する。
御のためのイオン注入を行う。例えば、加速エネルギ４
０ｋｅＶ、ドーズ量２．５×１０13ｃｍ-2の条件でＢ+
イオンを注入する。
【００１６】次に、図１Ａの左図に示すように、素子形
成領域に露出したシリコン基板１の表面を、基板温度１
０５０℃でドライＯ2 酸化し、厚さ１０ｎｍのトンネル
絶縁膜層２ａを形成する。このトンネル絶縁膜層２ａの
上に、厚さ９０ｎｍ、Ｐ濃度１×１０20ｃｍ-3のポリシ
リコン層３ａを堆積する。ポリシリコン層３ａの堆積
は、原料ガスとしてＳｉＨ4 、不純物原料ガスとしてＰ
Ｈ3 を用い、成長温度を５３０℃とした化学気相堆積
（ＣＶＤ）により行う。
成領域に露出したシリコン基板１の表面を、基板温度１
０５０℃でドライＯ2 酸化し、厚さ１０ｎｍのトンネル
絶縁膜層２ａを形成する。このトンネル絶縁膜層２ａの
上に、厚さ９０ｎｍ、Ｐ濃度１×１０20ｃｍ-3のポリシ
リコン層３ａを堆積する。ポリシリコン層３ａの堆積
は、原料ガスとしてＳｉＨ4 、不純物原料ガスとしてＰ
Ｈ3 を用い、成長温度を５３０℃とした化学気相堆積
（ＣＶＤ）により行う。
【００１７】ポリシリコン層３ａの堆積の後、エッチン
グガスとしてＣｌ2 とＯ2 またはＨＢｒとＣｌ2 とＨｅ
の混合ガスを用いてポリシリコン層３ａをパターニング
する。このパターニングにより図１Ａの左図において紙
面に平行な方向に延在する複数本の直線状パターンが形
成される。周辺回路領域においては、図１Ａの右図に示
すようにトンネル絶縁膜２ａとポリシリコン層３ａが除
去される。
グガスとしてＣｌ2 とＯ2 またはＨＢｒとＣｌ2 とＨｅ
の混合ガスを用いてポリシリコン層３ａをパターニング
する。このパターニングにより図１Ａの左図において紙
面に平行な方向に延在する複数本の直線状パターンが形
成される。周辺回路領域においては、図１Ａの右図に示
すようにトンネル絶縁膜２ａとポリシリコン層３ａが除
去される。
【００１８】基板表面の全領域上に、ＣＶＤにより厚さ
６ｎｍのＳｉＯ2 膜、厚さ１０ｎｍのＳｉＮ膜を順番に
堆積する。このＳｉＮ膜の表面を９５０℃でウェット酸
化し、厚さ３ｎｍのＳｉＯＮ膜を形成する。このように
して、ＳｉＯ2 膜、ＳｉＮ膜、及びＳｉＯＮ膜の３層か
らなるゲート絶縁膜層４ａが形成される。
６ｎｍのＳｉＯ2 膜、厚さ１０ｎｍのＳｉＮ膜を順番に
堆積する。このＳｉＮ膜の表面を９５０℃でウェット酸
化し、厚さ３ｎｍのＳｉＯＮ膜を形成する。このように
して、ＳｉＯ2 膜、ＳｉＮ膜、及びＳｉＯＮ膜の３層か
らなるゲート絶縁膜層４ａが形成される。
【００１９】周辺回路領域のゲート絶縁膜層４ａをエッ
チング除去する。このエッチングは、ＣＨ4 とＣＨＦ3
とＯ2 との混合ガスを用いて行う。このエッチングによ
り、図１Ａの右図に示す周辺回路領域にシリコン基板１
の表面の素子形成領域が露出する。周辺回路領域に露出
したシリコン基板１の表面を９００℃でウェット酸化
し、厚さ１５ｎｍのゲート絶縁膜層５０ａを形成する。
チング除去する。このエッチングは、ＣＨ4 とＣＨＦ3
とＯ2 との混合ガスを用いて行う。このエッチングによ
り、図１Ａの右図に示す周辺回路領域にシリコン基板１
の表面の素子形成領域が露出する。周辺回路領域に露出
したシリコン基板１の表面を９００℃でウェット酸化
し、厚さ１５ｎｍのゲート絶縁膜層５０ａを形成する。
【００２０】基板表面の全領域上に、厚さ１２０ｎｍ、
Ｐ濃度３×１０20ｃｍ-3のポリシリコン層と厚さ１５０
ｎｍのＷＳｉ層との積層からなるゲート電極層５ａを形
成する。ＷＳｉ層の堆積は、ＷＦ6 とＳｉＨ4 を用い、
成長温度を３６０℃としたＣＶＤにより行う。
Ｐ濃度３×１０20ｃｍ-3のポリシリコン層と厚さ１５０
ｎｍのＷＳｉ層との積層からなるゲート電極層５ａを形
成する。ＷＳｉ層の堆積は、ＷＦ6 とＳｉＨ4 を用い、
成長温度を３６０℃としたＣＶＤにより行う。
【００２１】ゲート電極層５ａの上に、厚さ５０ｎｍの
ポリシリコン層と厚さ１１０ｎｍのＳｉＯＮ膜がこの順
番に積層されたマスクパターン４０を形成する。このポ
リシリコン層は、ＳｉＯＮ膜の剥がれ防止作用を有し、
ＳｉＯＮ膜は、エッチングマスク及び反射防止膜として
の作用を有する。マスクパターン４０は、図１Ａの左図
において紙面に垂直な方向に延在し、右図においてゲー
ト電極の形状を有する。
ポリシリコン層と厚さ１１０ｎｍのＳｉＯＮ膜がこの順
番に積層されたマスクパターン４０を形成する。このポ
リシリコン層は、ＳｉＯＮ膜の剥がれ防止作用を有し、
ＳｉＯＮ膜は、エッチングマスク及び反射防止膜として
の作用を有する。マスクパターン４０は、図１Ａの左図
において紙面に垂直な方向に延在し、右図においてゲー
ト電極の形状を有する。
【００２２】マスクパターン４０をエッチングマスクと
して、図１Ａの左図においてはゲート電極層５ａからト
ンネル絶縁膜層２ａまで、右図においてはゲート電極層
５ａとゲート絶縁膜層５０ａとをエッチングする。エッ
チング後、マクスパターン４０を除去する。
して、図１Ａの左図においてはゲート電極層５ａからト
ンネル絶縁膜層２ａまで、右図においてはゲート電極層
５ａとゲート絶縁膜層５０ａとをエッチングする。エッ
チング後、マクスパターン４０を除去する。
【００２３】図１Ｂの左図に示すように、メモリセル領
域にＳｉＯ2 からなるトンネル絶縁膜２、ポリシリコン
からなるフローティングゲート膜３、ＳｉＯ2 とＳｉＮ
とＳｉＯＮとの３層からなるゲート絶縁膜４、及びポリ
シリコンとＷＳｉの２層からなるコントロールゲート膜
５が積層されたゲート積層構造６が形成される。コント
ロールゲート膜５は、図の紙面に垂直な方向に延在し、
ワード線を兼ねる。図１Ｂの横方向に関し、フローティ
ングゲート膜３の位置がコントロールゲート膜５に対し
て自己整合する。
域にＳｉＯ2 からなるトンネル絶縁膜２、ポリシリコン
からなるフローティングゲート膜３、ＳｉＯ2 とＳｉＮ
とＳｉＯＮとの３層からなるゲート絶縁膜４、及びポリ
シリコンとＷＳｉの２層からなるコントロールゲート膜
５が積層されたゲート積層構造６が形成される。コント
ロールゲート膜５は、図の紙面に垂直な方向に延在し、
ワード線を兼ねる。図１Ｂの横方向に関し、フローティ
ングゲート膜３の位置がコントロールゲート膜５に対し
て自己整合する。
【００２４】図１Ｂの右図に示すように、周辺回路領域
にＳｉＯ2 からなるゲート絶縁膜５０及びポリシリコン
とＷＳｉの２層からなるゲート電極膜５１が形成され
る。
にＳｉＯ2 からなるゲート絶縁膜５０及びポリシリコン
とＷＳｉの２層からなるゲート電極膜５１が形成され
る。
【００２５】次に、Ｏ2 とＡｒとの混合ガス雰囲気中で
基板表面を酸化し、厚さ５ｎｍの酸化膜を形成する。
基板表面を酸化し、厚さ５ｎｍの酸化膜を形成する。
【００２６】図１Ｂに示すように、ゲート積層構造６の
両側にそれぞれ隣接する２つの表面領域のうち一方の表
面領域のみに開口を有するレジストパターン４１を形成
する。レジストパターン４１をマスクとして、開口が形
成された表面領域にＡｓ+ イオンとＰ+ イオンを注入す
る。Ａｓ+ イオンの注入は、加速エネルギ４０ｋｅＶ、
ドーズ量５×１０15ｃｍ-2の条件で行い、Ｐ+ イオンの
注入は、加速エネルギ４０ｋｅＶ、ドーズ量１×１０14
ｃｍ-2の条件で行う。ゲート積層構造６に隣接する一方
の表面領域にＡｓ+ イオンとＰ+ イオンを添加された領
域７が形成される。
両側にそれぞれ隣接する２つの表面領域のうち一方の表
面領域のみに開口を有するレジストパターン４１を形成
する。レジストパターン４１をマスクとして、開口が形
成された表面領域にＡｓ+ イオンとＰ+ イオンを注入す
る。Ａｓ+ イオンの注入は、加速エネルギ４０ｋｅＶ、
ドーズ量５×１０15ｃｍ-2の条件で行い、Ｐ+ イオンの
注入は、加速エネルギ４０ｋｅＶ、ドーズ量１×１０14
ｃｍ-2の条件で行う。ゲート積層構造６に隣接する一方
の表面領域にＡｓ+ イオンとＰ+ イオンを添加された領
域７が形成される。
【００２７】図１Ｃにおいて、レジストパターン４１を
除去し、温度９００℃で２０分間の熱処理を行う。ゲー
ト積層構造６の両側に隣接する２つの表面領域のうち一
方の表面領域に、Ａｓを添加されたソース領域８が形成
され、その側方及び下方の界面に接するようにＰを添加
された低濃度ソース領域９が形成される。ソース領域８
は、Ａｓ原子の拡散により、ゲート積層構造６の下方に
もぐり込む。低濃度ソース領域９は、ソース領域８より
もさらに深くもぐり込む。
除去し、温度９００℃で２０分間の熱処理を行う。ゲー
ト積層構造６の両側に隣接する２つの表面領域のうち一
方の表面領域に、Ａｓを添加されたソース領域８が形成
され、その側方及び下方の界面に接するようにＰを添加
された低濃度ソース領域９が形成される。ソース領域８
は、Ａｓ原子の拡散により、ゲート積層構造６の下方に
もぐり込む。低濃度ソース領域９は、ソース領域８より
もさらに深くもぐり込む。
【００２８】次に、Ｏ2 とＡｒとの混合ガス雰囲気中で
基板表面を酸化し、厚さ５ｎｍの酸化膜を形成する。
基板表面を酸化し、厚さ５ｎｍの酸化膜を形成する。
【００２９】図１Ｄに示すように、ゲート積層構造６の
両側にそれぞれ隣接する２つの表面領域のうち、ソース
領域８の反対側の表面領域にのみ開口を有するレジスト
パターン４２を形成する。レジストパターン４２をマス
クとしてソース領域８と反対側の表面領域の表面層にＡ
ｓ+ イオンを注入する。Ａｓ+ イオンの注入は、加速エ
ネルギ４０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で
行う。ソース領域８の反対側にＡｓ+ イオンの添加され
た領域１０が形成される。イオン注入後、レジストパタ
ーン４２を除去する。
両側にそれぞれ隣接する２つの表面領域のうち、ソース
領域８の反対側の表面領域にのみ開口を有するレジスト
パターン４２を形成する。レジストパターン４２をマス
クとしてソース領域８と反対側の表面領域の表面層にＡ
ｓ+ イオンを注入する。Ａｓ+ イオンの注入は、加速エ
ネルギ４０ｋｅＶ、ドーズ量３×１０15ｃｍ-2の条件で
行う。ソース領域８の反対側にＡｓ+ イオンの添加され
た領域１０が形成される。イオン注入後、レジストパタ
ーン４２を除去する。
【００３０】図２Ａに示すように、周辺回路領域のうち
ｐチャネルＭＯＳトランジスタを形成する領域にのみ開
口を有するレジストパターン４３を形成する。レジスト
パターン４３をマスクとして、その開口部の表面層に、
加速エネルギ２５ｋｅＶ、ドーズ量１×１０14ｃｍ-2の
条件でＢ+ イオンを注入する。ゲート電極膜５１の両側
の表面領域に、Ｂ+ イオンの注入された領域５２が形成
される。レジストパターン４３を除去し、同様に、ｎチ
ャネルＭＯＳトランジスタを形成する領域に、加速エネ
ルギ６０ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件でＰ
+ イオンを注入する。イオン注入後、レジストパターン
を除去する。
ｐチャネルＭＯＳトランジスタを形成する領域にのみ開
口を有するレジストパターン４３を形成する。レジスト
パターン４３をマスクとして、その開口部の表面層に、
加速エネルギ２５ｋｅＶ、ドーズ量１×１０14ｃｍ-2の
条件でＢ+ イオンを注入する。ゲート電極膜５１の両側
の表面領域に、Ｂ+ イオンの注入された領域５２が形成
される。レジストパターン４３を除去し、同様に、ｎチ
ャネルＭＯＳトランジスタを形成する領域に、加速エネ
ルギ６０ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件でＰ
+ イオンを注入する。イオン注入後、レジストパターン
を除去する。
【００３１】図２Ｂに示すように、ゲート積層構造６の
側面上、及びゲート絶縁膜５０とゲート電極膜５１との
積層構造の側面上に、それぞれスペーサ領域１１及び５
３を形成する。スペーサ領域１１及び５３は、基板表面
の全領域上に等方的にＳｉＯ 2 膜を堆積した後、異方性
エッチングを行って積層構造の側面上にのみＳｉＯ2膜
を残すことにより形成する。
側面上、及びゲート絶縁膜５０とゲート電極膜５１との
積層構造の側面上に、それぞれスペーサ領域１１及び５
３を形成する。スペーサ領域１１及び５３は、基板表面
の全領域上に等方的にＳｉＯ 2 膜を堆積した後、異方性
エッチングを行って積層構造の側面上にのみＳｉＯ2膜
を残すことにより形成する。
【００３２】スペーサ領域１１及び５３の形成後、周辺
回路領域のうちｐチャネルＭＯＳトランジスタを形成す
る領域にのみ開口を有するレジストパターン４４を形成
する。レジストパターン４４をマスクとして、その開口
部の表面層に、加速エネルギ４０ｋｅＶ、ドーズ量４×
１０15ｃｍ-2の条件でＢＦ2 + イオンを注入する。スペ
ーサ領域５３の両側に隣接する領域に、ＢＦ2 + イオン
の注入された領域５４が形成される。レジストパターン
４４を除去し、同様に、ｎチャネルＭＯＳトランジスタ
を形成する領域に、加速エネルギ６０ｋｅＶ、ドーズ量
３×１０15ｃｍ -2の条件でＡｓ+ イオンを注入する。イ
オン注入後、レジストパターンを除去する。
回路領域のうちｐチャネルＭＯＳトランジスタを形成す
る領域にのみ開口を有するレジストパターン４４を形成
する。レジストパターン４４をマスクとして、その開口
部の表面層に、加速エネルギ４０ｋｅＶ、ドーズ量４×
１０15ｃｍ-2の条件でＢＦ2 + イオンを注入する。スペ
ーサ領域５３の両側に隣接する領域に、ＢＦ2 + イオン
の注入された領域５４が形成される。レジストパターン
４４を除去し、同様に、ｎチャネルＭＯＳトランジスタ
を形成する領域に、加速エネルギ６０ｋｅＶ、ドーズ量
３×１０15ｃｍ -2の条件でＡｓ+ イオンを注入する。イ
オン注入後、レジストパターンを除去する。
【００３３】その後、Ｎ2 雰囲気中で基板温度を８００
℃とし、４０分間の熱処理を行う。図２Ｄの左図に示す
ように、ゲート積層構造６に関してソース領域８の反対
側にＡｓの添加されたドレイン領域１２が形成される。
図２Ｄの右図に示すように、ゲート電極膜５１の両側の
表面領域に、低濃度ドレイン（ＬＤＤ）構造を有するソ
ース／ドレイン領域５５が形成される。
℃とし、４０分間の熱処理を行う。図２Ｄの左図に示す
ように、ゲート積層構造６に関してソース領域８の反対
側にＡｓの添加されたドレイン領域１２が形成される。
図２Ｄの右図に示すように、ゲート電極膜５１の両側の
表面領域に、低濃度ドレイン（ＬＤＤ）構造を有するソ
ース／ドレイン領域５５が形成される。
【００３４】その後、層間絶縁膜を堆積し、コンタクト
ホールを形成して、ドレイン領域１２に接続されるビッ
ト線、ソース領域８に接続される接地線を形成する。ビ
ット線及び接地線は、図２Ｄの横方向、すなわち紙面に
垂直な方向に延在するコントロールゲート膜５（ワード
線）に交差する方向に延在する。
ホールを形成して、ドレイン領域１２に接続されるビッ
ト線、ソース領域８に接続される接地線を形成する。ビ
ット線及び接地線は、図２Ｄの横方向、すなわち紙面に
垂直な方向に延在するコントロールゲート膜５（ワード
線）に交差する方向に延在する。
【００３５】図２Ｄの左図において、ソース領域８は、
図１Ｃの工程で９００℃、２０分間の熱処理により形成
される。これに対し、ドレイン領域１２は、８００℃、
４０分間の熱処理により形成される。この２つの条件で
は、ソース領域８内のＡｓ原子の拡散する距離が、ドレ
イン領域１２内のＡｓ原子の拡散する距離よりも長くな
る。このため、ソース領域８のゲート積層構造６の下方
へのもぐり込みの横方向の長さが、ドレイン領域１２の
それよりも長くなる。このように、ソース領域とドレイ
ン領域形成のための熱処理を別々に行うことにより、両
者のゲート積層構造下方へのもぐり込みの長さを異なら
せることが可能になる。
図１Ｃの工程で９００℃、２０分間の熱処理により形成
される。これに対し、ドレイン領域１２は、８００℃、
４０分間の熱処理により形成される。この２つの条件で
は、ソース領域８内のＡｓ原子の拡散する距離が、ドレ
イン領域１２内のＡｓ原子の拡散する距離よりも長くな
る。このため、ソース領域８のゲート積層構造６の下方
へのもぐり込みの横方向の長さが、ドレイン領域１２の
それよりも長くなる。このように、ソース領域とドレイ
ン領域形成のための熱処理を別々に行うことにより、両
者のゲート積層構造下方へのもぐり込みの長さを異なら
せることが可能になる。
【００３６】フローティングゲート膜３とソース領域８
との十分な重なりが確保されるため、両者間のトンネル
電流による消去を確実に行うことができる。また、ドレ
イン領域１２のもぐり込みの長さが短いため、短チャネ
ル効果を抑制することができる。また、メモリセルを構
成するトランジスタのドレイン領域と、周辺回路のトラ
ンジスタのソース／ドレイン領域形成のための熱処理を
同時に行うため、工程増を抑制することができる。
との十分な重なりが確保されるため、両者間のトンネル
電流による消去を確実に行うことができる。また、ドレ
イン領域１２のもぐり込みの長さが短いため、短チャネ
ル効果を抑制することができる。また、メモリセルを構
成するトランジスタのドレイン領域と、周辺回路のトラ
ンジスタのソース／ドレイン領域形成のための熱処理を
同時に行うため、工程増を抑制することができる。
【００３７】上記実施例では、メモリセルを構成するフ
ローティングゲート型トランジスタのソース領域形成の
ための熱処理温度を９００℃とし、ドレイン領域形成の
ための熱処理温度を８００℃とした。ソース領域形成の
ための熱処理時に不純物原子の拡散する距離が、ドレイ
ン領域形成のための熱処理時のそれよりも長くなる条件
であれば、その他の熱処理条件としてもよい。ソース領
域とフローティングゲート膜との重なり量を十分確保
し、短チャネル効果の増大を抑制するためには、ソース
領域の熱処理温度を９００℃以上とし、ドレイン領域の
熱処理温度を８５０℃以下とすることが好ましい。
ローティングゲート型トランジスタのソース領域形成の
ための熱処理温度を９００℃とし、ドレイン領域形成の
ための熱処理温度を８００℃とした。ソース領域形成の
ための熱処理時に不純物原子の拡散する距離が、ドレイ
ン領域形成のための熱処理時のそれよりも長くなる条件
であれば、その他の熱処理条件としてもよい。ソース領
域とフローティングゲート膜との重なり量を十分確保
し、短チャネル効果の増大を抑制するためには、ソース
領域の熱処理温度を９００℃以上とし、ドレイン領域の
熱処理温度を８５０℃以下とすることが好ましい。
【００３８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
トンネル絶縁膜とフローティングゲート膜を有するトラ
ンジスタの短チャネル効果を抑制しつつ微細化を図るこ
とができる。このため、このトランジスタを用いた不揮
発性メモリの集積度の向上を図ることが可能になる。
トンネル絶縁膜とフローティングゲート膜を有するトラ
ンジスタの短チャネル効果を抑制しつつ微細化を図るこ
とができる。このため、このトランジスタを用いた不揮
発性メモリの集積度の向上を図ることが可能になる。
【図１】本発明の実施例による半導体装置の製造方法を
説明するための基板の断面図である。
説明するための基板の断面図である。
【図２】本発明の実施例による半導体装置の製造方法を
説明するための基板の断面図である。
説明するための基板の断面図である。
１ シリコン基板 ２ トンネル絶縁膜 ３ フローティングゲート膜 ４ ゲート絶縁膜 ５ コントロールゲート膜 ６ ゲート積層構造 ７ Ａｓ及びＰの注入領域 ８ ソース領域 ９ 低濃度ソース領域 １０ Ａｓの注入領域 １１ スペーサ領域 １２ ドレイン領域 ４０ マスクパターン ４１、４２、４３、４４ レジストパターン ５０ ゲート絶縁膜 ５１ ゲー電極膜 ５２ Ｂの注入領域 ５３ スペーサ領域 ５４ ＢＦ2 の注入領域 ５５ ソース／ドレイン領域
Claims (7)
- 【請求項１】 半導体表面を有する基板の該半導体表面
の一部の領域上に、トンネル絶縁膜、フローティングゲ
ート膜、ゲート絶縁膜、及びコントロールゲート膜がこ
の順番に積層されたゲート積層構造を形成する工程と、 前記ゲート積層構造の両側にそれぞれ隣接する２つの表
面領域のうち一方の表面領域のみの基板表面層に不純物
を添加して第１の熱処理を行い、添加された不純物を拡
散させ、前記一方の表面領域に、前記ゲート電極積層構
造の下方にもぐり込んだ第１の拡散領域を形成する工程
と、 前記基板の半導体表面のうち、他方の表面領域の基板表
面層に不純物を添加して第２の熱処理を行い、前記他方
の表面領域の基板表面層に第２の拡散領域を形成する工
程とを有する半導体装置の製造方法。 - 【請求項２】 前記第１の熱処理の条件が、前記第２の
熱処理の条件よりも不純物原子の拡散する距離が長くな
るように選択されている請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記ゲート積層構造を形成する工程が、
さらに、前記基板の半導体表面のうち前記ゲート積層構
造が形成されている表面領域とは異なる表面領域上に、
他のゲート絶縁膜とゲート電極膜の積層からなる他のゲ
ート積層構造を形成する工程を含み、 前記第２の拡散領域を形成する工程が、さらに、前記他
のゲート積層構造の両側にそれぞれ隣接する２つの表面
領域の基板表面層に、不純物を添加する工程を含み、 前記第２の熱処理が、前記ゲート積層構造に隣接する前
記他方の表面領域の基板表面層に添加された不純物と前
記他のゲート積層構造の両側に隣接する表面領域の基板
表面層に添加された不純物とに対して共通に行われる請
求項１または２に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の熱処理の温度が９００℃以上
であり、前記第２の熱処理の温度が８５０℃以下である
請求項１〜３のいずれかに記載の半導体装置の製造方
法。 - 【請求項５】 半導体表面を有する基板と、 前記基板の半導体表面の一部の領域上に形成され、トン
ネル絶縁膜、フローティングゲート膜、ゲート絶縁膜、
及びコントロールゲート膜がこの順番に積層されたゲー
ト積層構造と、 前記ゲート積層構造の両側にそれぞれ隣接する２つの表
面領域の基板表面層に形成された２つの拡散領域であっ
て、該２つの拡散領域に同一の不純物が添加され、２つ
の拡散領域が前記ゲート積層構造の下方にもぐり込み、
２つの拡散領域間で、そのもぐり込みの横方向の長さが
異なる前記２つの拡散領域とを有する半導体装置。 - 【請求項６】 さらに、前記２つの拡散領域のうち、前
記ゲート積層構造の下方へのもぐり込みの長い方の拡散
領域のもぐり込み部の先端に隣接して形成され、前記拡
散領域よりも不純物濃度の低い低濃度拡散領域を有する
請求項５に記載の半導体装置。 - 【請求項７】 さらに、前記基板の半導体表面のうち前
記ゲート積層構造が形成されている表面領域とは異なる
表面領域上に形成され、他のゲート絶縁膜とゲート電極
膜の積層からなる他のゲート積層構造と、 前記他のゲート積層構造の両側にそれぞれ隣接する２つ
の表面領域の基板表面層に形成され、不純物が添加され
たソース／ドレイン領域であって、該ソース／ドレイン
領域が前記他のゲート積層構造の下方にもぐり込み、そ
のもぐり込みの横方向の長さが、前記第１の拡散領域の
前記ゲート積層構造の下方へのもぐり込みの横方向の長
さよりも短い前記ソース／ドレイン領域とを有する請求
項５または６に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06679097A JP3780057B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06679097A JP3780057B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10261726A true JPH10261726A (ja) | 1998-09-29 |
| JP3780057B2 JP3780057B2 (ja) | 2006-05-31 |
Family
ID=13326019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06679097A Expired - Fee Related JP3780057B2 (ja) | 1997-03-19 | 1997-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3780057B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356471B1 (ko) * | 1999-12-29 | 2002-10-18 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬 셀의 제조 방법 |
| JP2005197686A (ja) * | 2004-01-09 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2006508543A (ja) * | 2002-11-27 | 2006-03-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリコン窒化物電荷トラップメモリデバイス |
-
1997
- 1997-03-19 JP JP06679097A patent/JP3780057B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100356471B1 (ko) * | 1999-12-29 | 2002-10-18 | 주식회사 하이닉스반도체 | 플래쉬 이이피롬 셀의 제조 방법 |
| JP2006508543A (ja) * | 2002-11-27 | 2006-03-09 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | シリコン窒化物電荷トラップメモリデバイス |
| JP2005197686A (ja) * | 2004-01-09 | 2005-07-21 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
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|---|---|
| JP3780057B2 (ja) | 2006-05-31 |
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