JPH1126609A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH1126609A JPH1126609A JP9173816A JP17381697A JPH1126609A JP H1126609 A JPH1126609 A JP H1126609A JP 9173816 A JP9173816 A JP 9173816A JP 17381697 A JP17381697 A JP 17381697A JP H1126609 A JPH1126609 A JP H1126609A
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Abstract
(57)【要約】
【課題】 チャンネル長が短くなることによってゲート
電極によって制御できない深いところで、ソース／ドレ
イン間に電流が流れるという短チャンネル効果が大きく
なり、微細かには不向きである。 【解決手段】 Ｐ型半導体基板１上に、フローティング
ゲート、ＯＮＯ膜５及びコントロールゲートを形成す
る。次に、ソース配線となる領域を形成するために、開
口されたレジストをマスクに、素子分離領域２上の酸化
膜を選択的に除去した。次に、コントロールゲートをマ
スクとして自己整合的に、イオン注入を行い浅い注入層
７を形成する。次に、絶縁膜のサイドウォール８を形成
する。次に、レジストＲ４をマスクに、ソース領域及び
配線層となる領域のみ選択的にイオン注入を行い、多段
階注入層１０を形成する。次に、コントロールゲートと
拡散層が重なりが生じるように熱処理を施し、注入層
７、１０の不純物を活性化させて、拡散層７ａ、１０ａ
を形成する。
電極によって制御できない深いところで、ソース／ドレ
イン間に電流が流れるという短チャンネル効果が大きく
なり、微細かには不向きである。 【解決手段】 Ｐ型半導体基板１上に、フローティング
ゲート、ＯＮＯ膜５及びコントロールゲートを形成す
る。次に、ソース配線となる領域を形成するために、開
口されたレジストをマスクに、素子分離領域２上の酸化
膜を選択的に除去した。次に、コントロールゲートをマ
スクとして自己整合的に、イオン注入を行い浅い注入層
７を形成する。次に、絶縁膜のサイドウォール８を形成
する。次に、レジストＲ４をマスクに、ソース領域及び
配線層となる領域のみ選択的にイオン注入を行い、多段
階注入層１０を形成する。次に、コントロールゲートと
拡散層が重なりが生じるように熱処理を施し、注入層
７、１０の不純物を活性化させて、拡散層７ａ、１０ａ
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法、更に詳しくは、フローティングゲートとコン
トロールゲートとを有する半導体記憶装置及びその製造
方法に関するものである。
製造方法、更に詳しくは、フローティングゲートとコン
トロールゲートとを有する半導体記憶装置及びその製造
方法に関するものである。
【０００２】
【従来の技術】フローティングゲートとコントロールゲ
ートとを有する不揮発性半導体記憶装置を製造する一般
的な方法を、図１及び図２並びに図６乃至図８を用いて
説明する。
ートとを有する不揮発性半導体記憶装置を製造する一般
的な方法を、図１及び図２並びに図６乃至図８を用いて
説明する。
【０００３】図１は従来技術及び本発明のメモリセルの
平面図であり、図２は従来技術及び本発明のメモリセル
の等価回路図であり、図６は図１のＸ−Ｘ断面における
従来技術の半導体記憶装置の製造工程の前半工程図であ
り、図７は図１のＸ−Ｘ断面における従来技術の半導体
記憶装置の製造工程の後半工程図であり、図８は図１の
Ｙ−Ｙ断面におけるＹ−Ｙ断面における従来技術の半導
体記憶装置の製造工程図である。尚、図１において、斜
線領域Ｂが素子分離領域を示し、白地領域Ａが活性領域
を示し、更に、ＦＧの領域（点線で囲まれた領域）がフ
ローティングゲート、ＣＧの領域がコントロールゲート
を示す。
平面図であり、図２は従来技術及び本発明のメモリセル
の等価回路図であり、図６は図１のＸ−Ｘ断面における
従来技術の半導体記憶装置の製造工程の前半工程図であ
り、図７は図１のＸ−Ｘ断面における従来技術の半導体
記憶装置の製造工程の後半工程図であり、図８は図１の
Ｙ−Ｙ断面におけるＹ−Ｙ断面における従来技術の半導
体記憶装置の製造工程図である。尚、図１において、斜
線領域Ｂが素子分離領域を示し、白地領域Ａが活性領域
を示し、更に、ＦＧの領域（点線で囲まれた領域）がフ
ローティングゲート、ＣＧの領域がコントロールゲート
を示す。
【０００４】まず、Ｐ型半導体基板３１上にＬＯＣＯＳ
法により、活性領域Ａと素子分離領域Ｂとを形成する。
尚、符号３２は、膜厚が５００ｎｍ程度の素子分離膜を
成すシリコン酸化膜を示す。その後、熱酸化法により、
活性領域Ａ上に、膜厚が１０ｎｍのトンネル酸化膜３３
形成後、フローティングゲートの材料となるリンが不純
物としてドープされた、膜厚が１００ｎｍの多結晶シリ
コン膜３４を形成する。そして、図６（ａ）及び図８
（ａ）に示すように、フォトリソグラフィ技術により、
パターニングされたレジストＲ１１をマスクに反応性イ
オンエッチングにより、フローティングゲートの加工を
行う。
法により、活性領域Ａと素子分離領域Ｂとを形成する。
尚、符号３２は、膜厚が５００ｎｍ程度の素子分離膜を
成すシリコン酸化膜を示す。その後、熱酸化法により、
活性領域Ａ上に、膜厚が１０ｎｍのトンネル酸化膜３３
形成後、フローティングゲートの材料となるリンが不純
物としてドープされた、膜厚が１００ｎｍの多結晶シリ
コン膜３４を形成する。そして、図６（ａ）及び図８
（ａ）に示すように、フォトリソグラフィ技術により、
パターニングされたレジストＲ１１をマスクに反応性イ
オンエッチングにより、フローティングゲートの加工を
行う。
【０００５】次に、フローティングゲートとコントロー
ルゲートとの間の誘電膜となるＯＮＯ膜３５（シリコン
酸化膜ＳｉＯ2／シリコン窒化膜ＳｉＮ／シリコン酸化
膜ＳｉＯ2の３層膜）を形成する。即ち、熱酸化法によ
り、フローティングゲート表面に８ｎｍのシリコン酸化
膜を形成した後、ＣＶＤ（化学気相成長）法により２０
ｎｍのシリコン窒化膜を、更に、８ｎｍのシリコン酸化
膜を順次堆積する。
ルゲートとの間の誘電膜となるＯＮＯ膜３５（シリコン
酸化膜ＳｉＯ2／シリコン窒化膜ＳｉＮ／シリコン酸化
膜ＳｉＯ2の３層膜）を形成する。即ち、熱酸化法によ
り、フローティングゲート表面に８ｎｍのシリコン酸化
膜を形成した後、ＣＶＤ（化学気相成長）法により２０
ｎｍのシリコン窒化膜を、更に、８ｎｍのシリコン酸化
膜を順次堆積する。
【０００６】次に、メモリセルのコントロールゲートの
材料となるポリサイド膜３６を２００ｎｍ堆積する。こ
のポリサイド膜３６は例えば、ポリシリコン膜を１００
０Å、タングステンシリサイド（ＷＳｉx）膜を１００
０Åとして成る。
材料となるポリサイド膜３６を２００ｎｍ堆積する。こ
のポリサイド膜３６は例えば、ポリシリコン膜を１００
０Å、タングステンシリサイド（ＷＳｉx）膜を１００
０Åとして成る。
【０００７】次に、図６（ｂ）及び図８（ｂ）に示すよ
うに、フォトリソグラフィ技術によって、パターニング
されたレジストＲ１２をマスクに、反応性イオンエッチ
ングにより、メモリセルのコントロールゲートの加工を
行う。即ち、コントロールゲートになるポリサイド膜３
６、ＯＮＯ膜３５、及びフローティングゲートの材料で
ある多結晶シリコン３４を順次エッチングして除去す
る。
うに、フォトリソグラフィ技術によって、パターニング
されたレジストＲ１２をマスクに、反応性イオンエッチ
ングにより、メモリセルのコントロールゲートの加工を
行う。即ち、コントロールゲートになるポリサイド膜３
６、ＯＮＯ膜３５、及びフローティングゲートの材料で
ある多結晶シリコン３４を順次エッチングして除去す
る。
【０００８】次に、図６（ｃ）及び図８（ｃ）に示すよ
うに、ソース配線層となる領域が開口されたレジストＲ
１３をマスクに、素子分離領域上の酸化膜３２を選択的
に除去した後、図７（ａ）に示すように、砒素及びリン
の注入を行い、注入層３７を形成し、ハロゲンランプ等
を用いる急加熱装置を用いて熱処理を行い、ソース／ド
レイン領域３７ａを形成する（図７（ｂ））。尚、図７
（ａ）及び図７（ｂ）の工程に対応する図１のＹ−Ｙ断
面は図６（ｃ）と同じである。
うに、ソース配線層となる領域が開口されたレジストＲ
１３をマスクに、素子分離領域上の酸化膜３２を選択的
に除去した後、図７（ａ）に示すように、砒素及びリン
の注入を行い、注入層３７を形成し、ハロゲンランプ等
を用いる急加熱装置を用いて熱処理を行い、ソース／ド
レイン領域３７ａを形成する（図７（ｂ））。尚、図７
（ａ）及び図７（ｂ）の工程に対応する図１のＹ−Ｙ断
面は図６（ｃ）と同じである。
【０００９】この熱処理の方法は、ソース／ドレイン領
域の接合深さを浅く形成できるが、シート抵抗値が高く
なるという欠点がある。これに対して、特開平２−１２
８１６号公報では、不純物をイオン注入する際に、注入
エネルギーを変えて複数回に分けて行うことで、ドーパ
ントの濃度分布をピーク付近で深さ方向に一様にし、ま
た、一回当たりの注入量を少なくすることにより、ソー
ス／ドレイン領域のシート抵抗を低く抑えることができ
ることが開示されている。
域の接合深さを浅く形成できるが、シート抵抗値が高く
なるという欠点がある。これに対して、特開平２−１２
８１６号公報では、不純物をイオン注入する際に、注入
エネルギーを変えて複数回に分けて行うことで、ドーパ
ントの濃度分布をピーク付近で深さ方向に一様にし、ま
た、一回当たりの注入量を少なくすることにより、ソー
ス／ドレイン領域のシート抵抗を低く抑えることができ
ることが開示されている。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た特開平２−１２８１６号公報に記載の技術では、注入
エネルギーを変えて複数回に分けて不純物をイオン注入
を利用して、接合を更に深くして行けば、シート抵抗は
更に低くなり得る。しかし、その反面、チャネル長が短
くなることによって、ゲート電極によって制御できない
深いところで、ソース／ドレイン領域間に電流が流れる
という短チャネル効果が大きくなり、微細化には不向き
である。
た特開平２−１２８１６号公報に記載の技術では、注入
エネルギーを変えて複数回に分けて不純物をイオン注入
を利用して、接合を更に深くして行けば、シート抵抗は
更に低くなり得る。しかし、その反面、チャネル長が短
くなることによって、ゲート電極によって制御できない
深いところで、ソース／ドレイン領域間に電流が流れる
という短チャネル効果が大きくなり、微細化には不向き
である。
【００１１】また、微細化に伴いメモリセルトランジス
タの配線幅が縮小され、拡散配線層の抵抗値が上昇し、
図２に示すように、複数個のメモリセルトランジスタが
接続されている拡散配線１０１に電圧を与えた場合、ト
ランジスタ１１２とトランジスタ１Ｎ２の電位が異なる
現象（ボディエフェクト）が起こる。これにより、メモ
リセルの読み出しの際、トランジスタ１Ｎ２のソース
（拡散配線層）の電位が上昇し、読み出し電流が減少
し、誤読み出しが発生する。
タの配線幅が縮小され、拡散配線層の抵抗値が上昇し、
図２に示すように、複数個のメモリセルトランジスタが
接続されている拡散配線１０１に電圧を与えた場合、ト
ランジスタ１１２とトランジスタ１Ｎ２の電位が異なる
現象（ボディエフェクト）が起こる。これにより、メモ
リセルの読み出しの際、トランジスタ１Ｎ２のソース
（拡散配線層）の電位が上昇し、読み出し電流が減少
し、誤読み出しが発生する。
【００１２】更に、微細化に伴い、配線の設計幅に対し
て、配線幅のばらつき（露光現像時及びエッチング時の
プロセスばらつき）による拡散配線層の抵抗値のばらつ
きが顕著となり、メモリセルの特性への影響が大きくな
る。
て、配線幅のばらつき（露光現像時及びエッチング時の
プロセスばらつき）による拡散配線層の抵抗値のばらつ
きが顕著となり、メモリセルの特性への影響が大きくな
る。
【００１３】本発明は、短チャンネル効果の影響を抑
え、且つ、ばらつきの少ない低い抵抗値を有する拡散配
線層を得る半導体装置の製造方法を提供することを目的
とする。
え、且つ、ばらつきの少ない低い抵抗値を有する拡散配
線層を得る半導体装置の製造方法を提供することを目的
とする。
【００１４】
【課題を解決するための手段】請求項１記載の本発明の
半導体記憶装置は、ソース領域及びドレイン領域が形成
された半導体基板上にトンネル酸化膜を介して形成され
たフローティングゲートと、フローティングゲート上に
層間容量膜を介して形成されたコントロールゲートとを
有する複数の半導体メモリ素子が、上記ソース領域又は
ドレイン領域のいずれか一方の領域となる配線層で接続
されてなる半導体記憶装置において、上記ソース領域又
はドレイン領域のいずれか一方の領域となる配線層が、
上記半導体基板表面側よりも半導体基板内部側の方が半
導体基板表面に平行な方向における断面が狭く、且つ、
上記ソース領域又はドレイン領域の他方の領域よりも接
合深さが深く形成されていることを特徴とするものであ
る。
半導体記憶装置は、ソース領域及びドレイン領域が形成
された半導体基板上にトンネル酸化膜を介して形成され
たフローティングゲートと、フローティングゲート上に
層間容量膜を介して形成されたコントロールゲートとを
有する複数の半導体メモリ素子が、上記ソース領域又は
ドレイン領域のいずれか一方の領域となる配線層で接続
されてなる半導体記憶装置において、上記ソース領域又
はドレイン領域のいずれか一方の領域となる配線層が、
上記半導体基板表面側よりも半導体基板内部側の方が半
導体基板表面に平行な方向における断面が狭く、且つ、
上記ソース領域又はドレイン領域の他方の領域よりも接
合深さが深く形成されていることを特徴とするものであ
る。
【００１５】また、請求項２記載の本発明の半導体記憶
装置の製造方法は、ソース領域及びドレイン領域が形成
された半導体基板上にトンネル酸化膜を介して形成され
たフローティングゲートと、フローティングゲート上に
層間容量膜を介して形成されたコントロールゲートとを
有する複数の半導体メモリ素子が、上記ソース領域又は
ドレイン領域のいずれか一方の領域となる配線層で接続
されてなる半導体記憶装置の製造方法において、上記半
導体基板上にトンネル酸化膜を介してフローティングゲ
ートを形成し、フローティングゲート上に層間容量膜を
介してコントロールゲートを形成する工程と、上記コン
トロールゲートをマスクにイオン注入し、上記ソース領
域又はドレイン領域のいずれか一方の領域となる配線層
と上記ソース領域又はドレイン領域の他方の領域とを形
成する工程と、全面に絶縁膜を形成した後、エッチバッ
クすることにより、上記フローティングゲート、層間容
量膜及びコントロールゲートの側壁にサイドウォールを
形成する工程と、上記ソース領域又はドレイン領域のい
ずれか一方の領域となる配線層のみに注入エネルギーを
変えて複数回に分けてイオン注入を行うことによって、
上記半導体基板表面側よりも半導体基板内部側の方が半
導体基板表面に平行な方向における断面が狭く、且つ、
上記ソース領域又はドレイン領域の他方の領域よりも接
合深さが深く形成されている、上記ソース領域又はドレ
イン領域のいずれか一方の領域となる配線層を形成する
工程とを有することを特徴とするものである。
装置の製造方法は、ソース領域及びドレイン領域が形成
された半導体基板上にトンネル酸化膜を介して形成され
たフローティングゲートと、フローティングゲート上に
層間容量膜を介して形成されたコントロールゲートとを
有する複数の半導体メモリ素子が、上記ソース領域又は
ドレイン領域のいずれか一方の領域となる配線層で接続
されてなる半導体記憶装置の製造方法において、上記半
導体基板上にトンネル酸化膜を介してフローティングゲ
ートを形成し、フローティングゲート上に層間容量膜を
介してコントロールゲートを形成する工程と、上記コン
トロールゲートをマスクにイオン注入し、上記ソース領
域又はドレイン領域のいずれか一方の領域となる配線層
と上記ソース領域又はドレイン領域の他方の領域とを形
成する工程と、全面に絶縁膜を形成した後、エッチバッ
クすることにより、上記フローティングゲート、層間容
量膜及びコントロールゲートの側壁にサイドウォールを
形成する工程と、上記ソース領域又はドレイン領域のい
ずれか一方の領域となる配線層のみに注入エネルギーを
変えて複数回に分けてイオン注入を行うことによって、
上記半導体基板表面側よりも半導体基板内部側の方が半
導体基板表面に平行な方向における断面が狭く、且つ、
上記ソース領域又はドレイン領域の他方の領域よりも接
合深さが深く形成されている、上記ソース領域又はドレ
イン領域のいずれか一方の領域となる配線層を形成する
工程とを有することを特徴とするものである。
【００１６】
【発明の実施の形態】以下、実施の形態に基づいて本発
明について詳細に説明する。
明について詳細に説明する。
【００１７】図３は図１におけるＸ−Ｘ断面における本
発明の一実施の形態の半導体記憶装置の製造工程の前半
工程図であり、図４は図１におけるＸ−Ｘ断面における
本発明の一実施の形態の半導体記憶装置の製造工程の後
半工程図であり、図５は図１におけるＹ−Ｙ断面におけ
る本発明の一実施の形態の半導体記憶装置の製造工程図
である。
発明の一実施の形態の半導体記憶装置の製造工程の前半
工程図であり、図４は図１におけるＸ−Ｘ断面における
本発明の一実施の形態の半導体記憶装置の製造工程の後
半工程図であり、図５は図１におけるＹ−Ｙ断面におけ
る本発明の一実施の形態の半導体記憶装置の製造工程図
である。
【００１８】本発明の半導体記憶装置は、図４（ｃ）に
示すようにソース領域又はドレイン領域のいずれか一方
の領域となる配線層（図４（ｃ）における符号７ａと１
０ａとから成る領域）が、上記半導体基板表面側よりも
半導体基板内部側の方が半導体基板表面に平行な方向に
おける断面が狭く、且つ、上記ソース領域又はドレイン
領域の他方の領域（図４（ｃ）における符号７ａのみか
ら成る領域）よりも接合深さが深く形成されていること
を特徴とするものである。
示すようにソース領域又はドレイン領域のいずれか一方
の領域となる配線層（図４（ｃ）における符号７ａと１
０ａとから成る領域）が、上記半導体基板表面側よりも
半導体基板内部側の方が半導体基板表面に平行な方向に
おける断面が狭く、且つ、上記ソース領域又はドレイン
領域の他方の領域（図４（ｃ）における符号７ａのみか
ら成る領域）よりも接合深さが深く形成されていること
を特徴とするものである。
【００１９】以下、図３乃至図５を用いて、本発明の一
実施の形態の半導体記憶装置の製造工程を説明する。
実施の形態の半導体記憶装置の製造工程を説明する。
【００２０】まず、Ｐ型半導体基板１上にＬＯＣＯＳ法
により、活性領域Ａと素子分離領域Ｂとを形成する。
尚、符号２は、膜厚が５００ｎｍ程度の素子分離膜と成
るシリコン酸化膜を示す。その後、熱酸化法により、活
性領域上に、膜厚が１０ｎｍのシリコン酸化膜から成る
トンネル酸化膜３を形成した後、フローティングゲート
の材料となるリンが不純物としてドープされた、膜厚が
１００ｎｍの多結晶シリコン膜４を形成する。そして、
図１（ａ）及び図３（ａ）に示すように、フォトリソグ
ラフィ技術により、パターニングされたレジストＲ１を
マスクに反応性イオンエッチングによりフローティング
ゲートの加工を行う。
により、活性領域Ａと素子分離領域Ｂとを形成する。
尚、符号２は、膜厚が５００ｎｍ程度の素子分離膜と成
るシリコン酸化膜を示す。その後、熱酸化法により、活
性領域上に、膜厚が１０ｎｍのシリコン酸化膜から成る
トンネル酸化膜３を形成した後、フローティングゲート
の材料となるリンが不純物としてドープされた、膜厚が
１００ｎｍの多結晶シリコン膜４を形成する。そして、
図１（ａ）及び図３（ａ）に示すように、フォトリソグ
ラフィ技術により、パターニングされたレジストＲ１を
マスクに反応性イオンエッチングによりフローティング
ゲートの加工を行う。
【００２１】次に、フローティングゲートとコントロー
ルゲートとの間の誘電膜となるＯＮＯ膜５（シリコン酸
化膜ＳｉＯ2／シリコン窒化膜ＳｉＮ／シリコン酸化膜
ＳｉＯ2の３層膜）を形成する。即ち、熱酸化法によ
り、フローティングゲート表面に８ｎｍのシリコン酸化
膜を形成した後、ＣＶＤ（化学気相成長）法により２０
ｎｍのシリコン窒化膜を、更に、８ｎｍのシリコン酸化
膜を順次堆積する。
ルゲートとの間の誘電膜となるＯＮＯ膜５（シリコン酸
化膜ＳｉＯ2／シリコン窒化膜ＳｉＮ／シリコン酸化膜
ＳｉＯ2の３層膜）を形成する。即ち、熱酸化法によ
り、フローティングゲート表面に８ｎｍのシリコン酸化
膜を形成した後、ＣＶＤ（化学気相成長）法により２０
ｎｍのシリコン窒化膜を、更に、８ｎｍのシリコン酸化
膜を順次堆積する。
【００２２】次に、メモリセルのコントロールゲートの
材料となるポリサイド膜６を２００ｎｍ堆積する。例え
ば、ポリシリコン膜を１０００Å、タングステンシリサ
イド（ＷＳｉx）膜を１０００Åとする。
材料となるポリサイド膜６を２００ｎｍ堆積する。例え
ば、ポリシリコン膜を１０００Å、タングステンシリサ
イド（ＷＳｉx）膜を１０００Åとする。
【００２３】次に、図１（ｂ）及び図３（ｂ）に示すよ
うに、フォトリソグラフィ技術によって、パターニング
されたレジストＲ２をマスクに反応性イオンエッチング
により、メモリトランジスタの各コントロールゲート間
の距離を２００〜３００ｎｍになるよう、メモリセルの
コントロールゲートの加工を行う。すなわち、コントロ
ールゲートとなるポリサイド膜６、ＯＮＯ膜５、及びフ
ローティングゲートの材料である多結晶シリコン４を順
次エッチングして除去する。
うに、フォトリソグラフィ技術によって、パターニング
されたレジストＲ２をマスクに反応性イオンエッチング
により、メモリトランジスタの各コントロールゲート間
の距離を２００〜３００ｎｍになるよう、メモリセルの
コントロールゲートの加工を行う。すなわち、コントロ
ールゲートとなるポリサイド膜６、ＯＮＯ膜５、及びフ
ローティングゲートの材料である多結晶シリコン４を順
次エッチングして除去する。
【００２４】次に、図３（ｃ）に示すように、ソース領
域となる配線層となる領域を形成するために、開口され
たレジストＲ３をマスクに、素子分離領域２上の酸化膜
（図１の符号Ｃの部分）を選択的に除去した。
域となる配線層となる領域を形成するために、開口され
たレジストＲ３をマスクに、素子分離領域２上の酸化膜
（図１の符号Ｃの部分）を選択的に除去した。
【００２５】次に、図４（ａ）に示すように、コントロ
ールゲートをマスクとして自己整合的に、砒素を注入エ
ネルギーを２０ｋｅＶ、ドーズ量を１０15ｃｍ-2とし
て、イオン注入を行い浅い注入層７を形成する。
ールゲートをマスクとして自己整合的に、砒素を注入エ
ネルギーを２０ｋｅＶ、ドーズ量を１０15ｃｍ-2とし
て、イオン注入を行い浅い注入層７を形成する。
【００２６】次に、図４（ｂ）に示すように、ゲート電
極側壁にオフセット領域を設けるために、エッチバック
法等により、絶縁膜のサイドウォール８を形成する。こ
のとき、サイドウォール８の幅は例えば４０〜６０ｎｍ
に制御する。
極側壁にオフセット領域を設けるために、エッチバック
法等により、絶縁膜のサイドウォール８を形成する。こ
のとき、サイドウォール８の幅は例えば４０〜６０ｎｍ
に制御する。
【００２７】次に、フォトリソグラフィ技術によりパタ
ーニングされたレジストＲ４をマスクに、ソース領域と
なる配線層となる領域にのみ選択的にイオン注入を行
い、多段階注入層１０を形成する。このとき、注入エネ
ルギーは不純物がゲート電極を突き抜けないエネルギー
を選択し、例えば、砒素を注入エネルギーを４０ｋｅ
Ｖ、ドーズ量を１０15ｃｍ-2、６０ｋｅＶ、ドーズ量を
１０15ｃｍ-2、９０ｋｅＶ、ドーズ量を１０15ｃｍ-2の
複数回に分けて行う。
ーニングされたレジストＲ４をマスクに、ソース領域と
なる配線層となる領域にのみ選択的にイオン注入を行
い、多段階注入層１０を形成する。このとき、注入エネ
ルギーは不純物がゲート電極を突き抜けないエネルギー
を選択し、例えば、砒素を注入エネルギーを４０ｋｅ
Ｖ、ドーズ量を１０15ｃｍ-2、６０ｋｅＶ、ドーズ量を
１０15ｃｍ-2、９０ｋｅＶ、ドーズ量を１０15ｃｍ-2の
複数回に分けて行う。
【００２８】次に、図４（ｃ）に示すように、コントロ
ールゲートと拡散層が重なりが生じるように熱処理を施
し、注入層７、１０の不純物を活性化させて、拡散層７
ａ、１０ａを形成する。この場合、拡散層７ａのみから
成る領域がドレイン領域であり、拡散層７ａと１０ａと
から成る領域がソース領域となる配線層である。このと
き、拡散層７ａの接合深さは１００〜１５０ｎｍ、拡散
層１０ａの接合深さは２５０〜３５０ｎｍ程度となる。
尚、図４（ａ）乃至図４（ｃ）の工程に対応する図１に
おけるＹ−Ｙ断面は図５（ｃ）と同じになる。
ールゲートと拡散層が重なりが生じるように熱処理を施
し、注入層７、１０の不純物を活性化させて、拡散層７
ａ、１０ａを形成する。この場合、拡散層７ａのみから
成る領域がドレイン領域であり、拡散層７ａと１０ａと
から成る領域がソース領域となる配線層である。このと
き、拡散層７ａの接合深さは１００〜１５０ｎｍ、拡散
層１０ａの接合深さは２５０〜３５０ｎｍ程度となる。
尚、図４（ａ）乃至図４（ｃ）の工程に対応する図１に
おけるＹ−Ｙ断面は図５（ｃ）と同じになる。
【００２９】本実施の形態では、注入層７は砒素のみで
構成されているが、砒素及びリンで構成されてもよい。
また、本発明は図２に示す等価回路図に示したメモリセ
ル構成に限定されていない。更に、ソース領域となる配
線層に限定されるものではなく、ドレイン領域となる配
線層の場合にも適用可能である。
構成されているが、砒素及びリンで構成されてもよい。
また、本発明は図２に示す等価回路図に示したメモリセ
ル構成に限定されていない。更に、ソース領域となる配
線層に限定されるものではなく、ドレイン領域となる配
線層の場合にも適用可能である。
【００３０】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、微細化により、それぞれのゲート間
に形成されるソース／ドレイン領域が狭くなった場合
（コントロールゲート間が２００〜３００ｎｍ）でも、
シート抵抗値が７０〜１００Ω／□と微細化が行われる
前（コントロールゲート間が３５０〜５００ｎｍ）と同
程度に低く抑えられる。また、メモリセルトランジスタ
のようなソース／ドレイン領域を共通する複数のトラン
ジスタで形成されている場合、ショートチャンネル効果
を抑えることができるので、トランジスタのゲート間の
ピッチが小さくでき、セル面積の縮小化が図れる。ま
た、拡散層をメモリセルトランジスタの配線層として用
いた場合でも、ボディエフェクトによる拡散配線層の電
位の上昇が抑えられる。
用いることにより、微細化により、それぞれのゲート間
に形成されるソース／ドレイン領域が狭くなった場合
（コントロールゲート間が２００〜３００ｎｍ）でも、
シート抵抗値が７０〜１００Ω／□と微細化が行われる
前（コントロールゲート間が３５０〜５００ｎｍ）と同
程度に低く抑えられる。また、メモリセルトランジスタ
のようなソース／ドレイン領域を共通する複数のトラン
ジスタで形成されている場合、ショートチャンネル効果
を抑えることができるので、トランジスタのゲート間の
ピッチが小さくでき、セル面積の縮小化が図れる。ま
た、拡散層をメモリセルトランジスタの配線層として用
いた場合でも、ボディエフェクトによる拡散配線層の電
位の上昇が抑えられる。
【図１】従来技術及び本発明のメモリセルの平面図であ
る。
る。
【図２】従来技術及び本発明のメモリセルの等価回路図
である。
である。
【図３】図１におけるＸ−Ｘ断面における本発明の一実
施の形態の半導体記憶装置の製造工程の前半工程図であ
る。
施の形態の半導体記憶装置の製造工程の前半工程図であ
る。
【図４】図１におけるＸ−Ｘ断面における本発明の一実
施の形態の半導体記憶装置の製造工程の後半工程図であ
る。
施の形態の半導体記憶装置の製造工程の後半工程図であ
る。
【図５】図１におけるＹ−Ｙ断面における本発明の一実
施の形態の半導体記憶装置の製造工程図である。
施の形態の半導体記憶装置の製造工程図である。
【図６】図１におけるＸ−Ｘ断面における従来技術の半
導体記憶装置の製造工程の前半工程図である。
導体記憶装置の製造工程の前半工程図である。
【図７】図１におけるＸ−Ｘ断面における従来技術の半
導体記憶装置の製造工程の後半工程図である。
導体記憶装置の製造工程の後半工程図である。
【図８】図１におけるＹ−Ｙ断面における従来技術の半
導体記憶装置の製造工程図である。
導体記憶装置の製造工程図である。
１ Ｐ型シリコン基板 ２ 素子分離膜 ３ トンネル酸化膜 ４ フローティングゲート ５ ＯＮＯ膜 ６ コントロールゲート ７ 浅い注入層 ７ａ 浅い拡散層 ８ サイドウォール １０ 深い注入層 １０ａ 深い拡散層 Ｒ１、Ｒ２、Ｒ３、Ｒ４ レジスト
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (2)
- 【請求項１】 ソース領域及びドレイン領域が形成され
た半導体基板上にトンネル酸化膜を介して形成されたフ
ローティングゲートと、フローティングゲート上に層間
容量膜を介して形成されたコントロールゲートとを有す
る複数の半導体メモリ素子が、上記ソース領域又はドレ
イン領域のいずれか一方の領域となる配線層で接続され
てなる半導体記憶装置において、 上記ソース領域又はドレイン領域のいずれか一方の領域
となる配線層が、上記半導体基板表面側よりも半導体基
板内部側の方が半導体基板表面に平行な方向における断
面が狭く、且つ、上記ソース領域又はドレイン領域の他
方の領域よりも接合深さが深く形成されていることを特
徴とする半導体記憶装置。 - 【請求項２】 ソース領域及びドレイン領域が形成され
た半導体基板上にトンネル酸化膜を介して形成されたフ
ローティングゲートと、フローティングゲート上に層間
容量膜を介して形成されたコントロールゲートとを有す
る複数の半導体メモリ素子が、上記ソース領域又はドレ
イン領域のいずれか一方の領域となる配線層で接続され
てなる半導体記憶装置の製造方法において、 上記半導体基板上にトンネル酸化膜を介してフローティ
ングゲートを形成し、フローティングゲート上に層間容
量膜を介してコントロールゲートを形成する工程と、 上記コントロールゲートをマスクにイオン注入し、上記
ソース領域又はドレイン領域のいずれか一方の領域とな
る配線層と上記ソース領域又はドレイン領域の他方の領
域とを形成する工程と、 全面に絶縁膜を形成した後、エッチバックすることによ
り、上記フローティングゲート、層間容量膜及びコント
ロールゲートの側壁にサイドウォールを形成する工程
と、 上記ソース領域又はドレイン領域のいずれか一方の領域
となる配線層のみに注入エネルギーを変えて複数回に分
けてイオン注入を行うことによって、上記半導体基板表
面側よりも半導体基板内部側の方が半導体基板表面に平
行な方向における断面が狭く、且つ、上記ソース領域又
はドレイン領域の他方の領域よりも接合深さが深く形成
されている、上記ソース領域又はドレイン領域のいずれ
か一方の領域となる配線層を形成する工程とを有するこ
とを特徴とする、半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173816A JPH1126609A (ja) | 1997-06-30 | 1997-06-30 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173816A JPH1126609A (ja) | 1997-06-30 | 1997-06-30 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126609A true JPH1126609A (ja) | 1999-01-29 |
Family
ID=15967695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9173816A Pending JPH1126609A (ja) | 1997-06-30 | 1997-06-30 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126609A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432786B1 (ko) * | 2002-06-12 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 셀의 제조 방법 |
| CN100339963C (zh) * | 2004-01-27 | 2007-09-26 | 尔必达存储器株式会社 | 制造半导体器件的方法 |
| US7368778B2 (en) | 2004-09-09 | 2008-05-06 | Samsung Electronics Co., Ltd. | DRAM having at least three layered impurity regions between channel holes and method of fabricating same |
-
1997
- 1997-06-30 JP JP9173816A patent/JPH1126609A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100432786B1 (ko) * | 2002-06-12 | 2004-05-24 | 주식회사 하이닉스반도체 | 반도체 플래시 메모리 셀의 제조 방법 |
| CN100339963C (zh) * | 2004-01-27 | 2007-09-26 | 尔必达存储器株式会社 | 制造半导体器件的方法 |
| US7368778B2 (en) | 2004-09-09 | 2008-05-06 | Samsung Electronics Co., Ltd. | DRAM having at least three layered impurity regions between channel holes and method of fabricating same |
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