JP3323845B2 - トレンチ型不揮発性メモリセル及びその製造方法 - Google Patents
トレンチ型不揮発性メモリセル及びその製造方法Info
- Publication number
- JP3323845B2 JP3323845B2 JP2000015523A JP2000015523A JP3323845B2 JP 3323845 B2 JP3323845 B2 JP 3323845B2 JP 2000015523 A JP2000015523 A JP 2000015523A JP 2000015523 A JP2000015523 A JP 2000015523A JP 3323845 B2 JP3323845 B2 JP 3323845B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- layer
- insulating layer
- memory cell
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims description 57
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 2
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 59
- 210000003323 beak Anatomy 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- 239000011229 interlayer Substances 0.000 description 13
- 239000012535 impurity Substances 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はメモリセルの製造方
法に関するものであり、特にＥＥＰＲＯＭのような不揮
発性メモリセルの製造方法に関するものである。
法に関するものであり、特にＥＥＰＲＯＭのような不揮
発性メモリセルの製造方法に関するものである。
【０００２】
【従来の技術】スタックゲート（stacked gate）とスプ
リットゲート（split gate）とを含む不揮発性のメモリ
セルは、当該技術においてよく知られている。スプリッ
トゲートの構造は、より良い過剰消去制御性能（over e
rase control performance）、単純な回路設計、及びよ
り速いアクセス速度を備えている。図３ａは従来のフラ
ッシュ型ＥＥＰＲＯＭの断面図である。ドレイン不純物
拡散層１６及びソース不純物拡散層１７は、半導体基板
１０の主面に形成され、所定の距離を置いて配置されそ
の間にチャネル領域を有する。従来のフラッシュ型ＥＥ
ＰＲＯＭは、第一ゲート酸化膜１２を介してチャネル領
域上に形成されるフローティング・ゲート電極１３と、
絶縁膜１４を介してフローティング・ゲート電極１３上
に形成されるコントロール・ゲート電極１５と、半導体
基板１０、フローティング・ゲート電極１３、及びコン
トロール・ゲート電極１５に覆着する層間熱酸化膜１８
と、層間熱酸化膜１８に覆着する層間絶縁膜１９とをさ
らに含む。くちばし型ゲート酸化膜は第一ゲート酸化膜
１２と絶縁膜１４との反対端に形成されている。層間絶
縁膜１９はホウ素又はリンのような不純物を含んでい
る。層間熱酸化膜１８の目的は、層間絶縁膜１９の不純
物（例：ホウ素又はリン）が半導体基板１０、コントロ
ール・ゲート電極１５、又はフローティング・ゲート電
極１３内に移動するのを防ぐことであり、つまり電気特
性が変化するのを防ぐことである。
リットゲート（split gate）とを含む不揮発性のメモリ
セルは、当該技術においてよく知られている。スプリッ
トゲートの構造は、より良い過剰消去制御性能（over e
rase control performance）、単純な回路設計、及びよ
り速いアクセス速度を備えている。図３ａは従来のフラ
ッシュ型ＥＥＰＲＯＭの断面図である。ドレイン不純物
拡散層１６及びソース不純物拡散層１７は、半導体基板
１０の主面に形成され、所定の距離を置いて配置されそ
の間にチャネル領域を有する。従来のフラッシュ型ＥＥ
ＰＲＯＭは、第一ゲート酸化膜１２を介してチャネル領
域上に形成されるフローティング・ゲート電極１３と、
絶縁膜１４を介してフローティング・ゲート電極１３上
に形成されるコントロール・ゲート電極１５と、半導体
基板１０、フローティング・ゲート電極１３、及びコン
トロール・ゲート電極１５に覆着する層間熱酸化膜１８
と、層間熱酸化膜１８に覆着する層間絶縁膜１９とをさ
らに含む。くちばし型ゲート酸化膜は第一ゲート酸化膜
１２と絶縁膜１４との反対端に形成されている。層間絶
縁膜１９はホウ素又はリンのような不純物を含んでい
る。層間熱酸化膜１８の目的は、層間絶縁膜１９の不純
物（例：ホウ素又はリン）が半導体基板１０、コントロ
ール・ゲート電極１５、又はフローティング・ゲート電
極１３内に移動するのを防ぐことであり、つまり電気特
性が変化するのを防ぐことである。
【０００３】
【発明が解決しようとする課題】図３ａで示されるよう
に、層間熱酸化膜１８に覆着する層間絶縁膜１９を形成
する最終工程の後、層間絶縁膜１９を平らにするため
に、通常リフロー方法（reflow method）による熱処理
が行われる。ウェット酸化による熱酸化膜１８の熱成長
と同様に、この過程において酸化剤（H.sub.2O）が層間
絶縁膜１９及び層間熱酸化膜１８を突き通る。このこと
は、半導体基板１０とフローティング・ゲート電極１３
の端部との間の酸化、及びコントロール・ゲート電極１
５とフローティング・ゲート電極１３との間の酸化をさ
らに引き起こす。その結果、くちばし型ゲート酸化膜２
０が形成される。したがって、フローティング・ゲート
電極１３がくちばし型ゲート酸化膜２０と接触すること
により、フローティング・ゲート電極１３の下端が他の
部分に比べて大幅に酸化される。くちばし型ゲート酸化
膜２０は、フローティング・ゲート電極１３及びソース
不純物拡散層１７の下端、ドレイン不純物拡散層１６近
辺のフローティング・ゲートの下端、又は上記の両位置
のいずれかに形成することができる。この場合、従来の
「くちばし」は通常細長いため、セルの寸法が拡大され
ると同時に、電流漏れ用のパスを備える結果、記憶速度
が低下する。
に、層間熱酸化膜１８に覆着する層間絶縁膜１９を形成
する最終工程の後、層間絶縁膜１９を平らにするため
に、通常リフロー方法（reflow method）による熱処理
が行われる。ウェット酸化による熱酸化膜１８の熱成長
と同様に、この過程において酸化剤（H.sub.2O）が層間
絶縁膜１９及び層間熱酸化膜１８を突き通る。このこと
は、半導体基板１０とフローティング・ゲート電極１３
の端部との間の酸化、及びコントロール・ゲート電極１
５とフローティング・ゲート電極１３との間の酸化をさ
らに引き起こす。その結果、くちばし型ゲート酸化膜２
０が形成される。したがって、フローティング・ゲート
電極１３がくちばし型ゲート酸化膜２０と接触すること
により、フローティング・ゲート電極１３の下端が他の
部分に比べて大幅に酸化される。くちばし型ゲート酸化
膜２０は、フローティング・ゲート電極１３及びソース
不純物拡散層１７の下端、ドレイン不純物拡散層１６近
辺のフローティング・ゲートの下端、又は上記の両位置
のいずれかに形成することができる。この場合、従来の
「くちばし」は通常細長いため、セルの寸法が拡大され
ると同時に、電流漏れ用のパスを備える結果、記憶速度
が低下する。
【０００４】図３ｂ及び３ｃは、従来のポリシリコン・
ゲートのくちばし型の層を示している。図３ｂにおい
て、ゲート酸化膜１１０の層、ポリシリコン層１２０、
及び窒化層１３０が基板１００上に連続的に形成された
後、フォトマスク層１４０に対してパターンエッチング
が行われることによりフローティング・ポリゲート領域
（floating poligate region）１６０が形成される。次
にポリシリコン層１２０が酸化され、当該技術で知られ
ているようにその上にくちばし型ゲート１２１及び１２
１’が形成される。公知技術はポリシリコンのインプラ
ンティング方法を提供することにより、図３ｃの１２１
及び１２１’で示されるようなくちばし型ゲートの突起
部の成長を低下させ、１２５及び１２５’で示されるよ
うに小型で鋭くする。くちばしが小さいほどポリシリコ
ン端下の浸食が低下するため、図３ｄで示されるフロー
ティング・ゲート１２９の隅と完全なセル構造のコント
ロール・ゲートとの間の電界強度が低くなり、メモリ速
度が速くなることは、当業者に知られ得ることである
（S.Wolf and R.N. Tauber, "Silicon Processing fort
he VLSI Era," vol.2, Lattice Press, Sunset Beach,
Calif., 1990, p.438参照）。また、くちばしが小さい
ほどメモリセルの全体の寸法が縮小され、メモリ速度の
加速に役立つことも理解され得ることである。しかしな
がら、上述の公知技術では、全てのセルがシリコン面に
作られているため、メモリが占めるチップ領域を減少さ
せるのは困難である。
ゲートのくちばし型の層を示している。図３ｂにおい
て、ゲート酸化膜１１０の層、ポリシリコン層１２０、
及び窒化層１３０が基板１００上に連続的に形成された
後、フォトマスク層１４０に対してパターンエッチング
が行われることによりフローティング・ポリゲート領域
（floating poligate region）１６０が形成される。次
にポリシリコン層１２０が酸化され、当該技術で知られ
ているようにその上にくちばし型ゲート１２１及び１２
１’が形成される。公知技術はポリシリコンのインプラ
ンティング方法を提供することにより、図３ｃの１２１
及び１２１’で示されるようなくちばし型ゲートの突起
部の成長を低下させ、１２５及び１２５’で示されるよ
うに小型で鋭くする。くちばしが小さいほどポリシリコ
ン端下の浸食が低下するため、図３ｄで示されるフロー
ティング・ゲート１２９の隅と完全なセル構造のコント
ロール・ゲートとの間の電界強度が低くなり、メモリ速
度が速くなることは、当業者に知られ得ることである
（S.Wolf and R.N. Tauber, "Silicon Processing fort
he VLSI Era," vol.2, Lattice Press, Sunset Beach,
Calif., 1990, p.438参照）。また、くちばしが小さい
ほどメモリセルの全体の寸法が縮小され、メモリ速度の
加速に役立つことも理解され得ることである。しかしな
がら、上述の公知技術では、全てのセルがシリコン面に
作られているため、メモリが占めるチップ領域を減少さ
せるのは困難である。
【０００５】
【課題を解決するための手段】上記従来技術の問題点を
解決するために本発明のトレンチ型不揮発性メモリセル
の製造方法は、半導体基板を設ける工程と、イオン注入
を行うことにより前記半導体基板内にソース領域を形成
する工程と、シリコンエッチングによって前記半導体基
板上に前記ソース領域に到達するようなトレンチを形成
する工程と、前記半導体基板の表面と前記トレンチの底
部及び側壁上とに第一絶縁層を形成する工程と、前記ト
レンチ内に凹型の第一伝導層を形成する工程と、前記第
一伝導層に対して熱酸化を行うことにより、酸化した部
分にくちばし型絶縁層を、未酸化の部分に突起部を有す
るフローティング・ゲートをそれぞれ形成する工程と、
前記第一絶縁層及び前記くちばし型絶縁層を部分的に除
去することにより前記半導体基板の表面、前記突起部、
及び前記トレンチの前記側壁を露出させる工程と、第二
伝導層を蒸着させる工程と、前記第二伝導層に対してパ
ターンエッチングを行うことによりコントロール・ゲー
トを形成する工程と、前記半導体基板内にドレイン領域
を形成する工程とからなることを基本的な特徴ととす
る。本発明のトレンチ型不揮発性メモリセルは、基板
と、前記基板内に形成されるソース領域と、前記基板上
に形成されるとともに前記ソース領域に到達するような
トレンチと、前記トレンチ内に形成されるとともに突起
部を有するフローティング・ゲートと、前記トレンチの
底部及び側壁上、前記基板の表面、及び前記突起部上に
形成される絶縁層と、前記フローティング・ゲートの非
突起部上に形成されるくちばし型絶縁層と、前記絶縁層
及び前記くちばし型絶縁層上に形成されるコントロール
・ゲートと、前記基板内に形成されるとともに前記トレ
ンチの前記側壁に隣接するドレイン領域とからなること
を基本的な特徴とする。本発明のトレンチ型不揮発性メ
モリセルは基板上のトレンチ内に形成されるため、メモ
リセルが占めるチップ領域を減少させることができる。
したがって、メモリ回路の規模を縮小するのが容易であ
る。
解決するために本発明のトレンチ型不揮発性メモリセル
の製造方法は、半導体基板を設ける工程と、イオン注入
を行うことにより前記半導体基板内にソース領域を形成
する工程と、シリコンエッチングによって前記半導体基
板上に前記ソース領域に到達するようなトレンチを形成
する工程と、前記半導体基板の表面と前記トレンチの底
部及び側壁上とに第一絶縁層を形成する工程と、前記ト
レンチ内に凹型の第一伝導層を形成する工程と、前記第
一伝導層に対して熱酸化を行うことにより、酸化した部
分にくちばし型絶縁層を、未酸化の部分に突起部を有す
るフローティング・ゲートをそれぞれ形成する工程と、
前記第一絶縁層及び前記くちばし型絶縁層を部分的に除
去することにより前記半導体基板の表面、前記突起部、
及び前記トレンチの前記側壁を露出させる工程と、第二
伝導層を蒸着させる工程と、前記第二伝導層に対してパ
ターンエッチングを行うことによりコントロール・ゲー
トを形成する工程と、前記半導体基板内にドレイン領域
を形成する工程とからなることを基本的な特徴ととす
る。本発明のトレンチ型不揮発性メモリセルは、基板
と、前記基板内に形成されるソース領域と、前記基板上
に形成されるとともに前記ソース領域に到達するような
トレンチと、前記トレンチ内に形成されるとともに突起
部を有するフローティング・ゲートと、前記トレンチの
底部及び側壁上、前記基板の表面、及び前記突起部上に
形成される絶縁層と、前記フローティング・ゲートの非
突起部上に形成されるくちばし型絶縁層と、前記絶縁層
及び前記くちばし型絶縁層上に形成されるコントロール
・ゲートと、前記基板内に形成されるとともに前記トレ
ンチの前記側壁に隣接するドレイン領域とからなること
を基本的な特徴とする。本発明のトレンチ型不揮発性メ
モリセルは基板上のトレンチ内に形成されるため、メモ
リセルが占めるチップ領域を減少させることができる。
したがって、メモリ回路の規模を縮小するのが容易であ
る。
【０００６】
【発明の実施の形態】以下本発明の実施の形態を図面に
基づいて説明する。図１ａでは、Ｐ字型ウェルを有する
シリコン基板のような半導体材料からなる基板２００が
設けられている。活性領域は基板２００上に形成されて
いる。それから、ソース領域２２０は高ドーズ量の注入
によって基板２００内に形成される。
基づいて説明する。図１ａでは、Ｐ字型ウェルを有する
シリコン基板のような半導体材料からなる基板２００が
設けられている。活性領域は基板２００上に形成されて
いる。それから、ソース領域２２０は高ドーズ量の注入
によって基板２００内に形成される。
【０００７】図１ｂでは、適当なパターン及びフォトマ
スクを用いてシリコンエッチングを行うことによりトレ
ンチ２４０が形成される。トレンチ２４０はソース領域
２２０に到達している。
スクを用いてシリコンエッチングを行うことによりトレ
ンチ２４０が形成される。トレンチ２４０はソース領域
２２０に到達している。
【０００８】図１ｃでは、基板２００の表面、トレンチ
２４０の側壁及び底部に第一絶縁層２６０が形成され
る。第一絶縁層２６０は９００℃の温度で熱酸化を行う
ことにより形成されるゲート酸化層であり、通常１００
Åの厚さである。
２４０の側壁及び底部に第一絶縁層２６０が形成され
る。第一絶縁層２６０は９００℃の温度で熱酸化を行う
ことにより形成されるゲート酸化層であり、通常１００
Åの厚さである。
【０００９】図１ｄでは、第一伝導層２８０が蒸着され
る。第一伝導層２８０はメモリセルのフローティング・
ゲートを形成するのに用いられ、ポリシリコン又はアモ
ルファス・シリコンからなる。ポリシリコンの場合、主
なリアクターとしてメタンを用いるＬＰＣＶＤ方法を終
えた後、部分エッチングバックを行うことにより凹型の
第一伝導層２８０が形成される。
る。第一伝導層２８０はメモリセルのフローティング・
ゲートを形成するのに用いられ、ポリシリコン又はアモ
ルファス・シリコンからなる。ポリシリコンの場合、主
なリアクターとしてメタンを用いるＬＰＣＶＤ方法を終
えた後、部分エッチングバックを行うことにより凹型の
第一伝導層２８０が形成される。
【００１０】図１ｅでは、９００℃の温度で熱酸化を行
うことにより第一伝導層２８０上にバーズビーク絶縁層
３００が形成される。特に、第一伝導層２８０の非酸化
部分には両側に突起部２８２を有するフローティング・
ゲートが形成される。
うことにより第一伝導層２８０上にバーズビーク絶縁層
３００が形成される。特に、第一伝導層２８０の非酸化
部分には両側に突起部２８２を有するフローティング・
ゲートが形成される。
【００１１】図１ｆでは、第一絶縁層とくちばし型絶縁
層とが部分的に除去されることにより、基板２００の表
面、フローティング・ゲートの突起部２８２、トレンチ
２４０の側壁が露出する。このことは前処理及びエッチ
ングの工程により完遂する。
層とが部分的に除去されることにより、基板２００の表
面、フローティング・ゲートの突起部２８２、トレンチ
２４０の側壁が露出する。このことは前処理及びエッチ
ングの工程により完遂する。
【００１２】図１ｇでは、露出した基板２００の表面、
フローティング・ゲートの突起部２８２、及びトレンチ
２４０の側壁上に第二絶縁層３２０が形成される。第二
絶縁層３２０はＳｉＯ２からなり、高温酸化試験又はＬ
ＰＣＶＤ方法により形成される。第二絶縁層３２０はゲ
ート酸化膜及びトンネル酸化膜として用いられ、通常１
００Åの厚さである。
フローティング・ゲートの突起部２８２、及びトレンチ
２４０の側壁上に第二絶縁層３２０が形成される。第二
絶縁層３２０はＳｉＯ２からなり、高温酸化試験又はＬ
ＰＣＶＤ方法により形成される。第二絶縁層３２０はゲ
ート酸化膜及びトンネル酸化膜として用いられ、通常１
００Åの厚さである。
【００１３】図１ｈでは、第二伝導層３６０が蒸着して
いる。第二伝導層３６０はメモリセルのコントロール・
ゲートを形成するのに用いられ、ポリシリコン又はアモ
ルファス・シリコンからなる。ポリシリコンの場合、第
二伝導層３６０の形成は、主なリアクターとしてメタン
を用いるＬＰＣＶＤ方法により完遂する。
いる。第二伝導層３６０はメモリセルのコントロール・
ゲートを形成するのに用いられ、ポリシリコン又はアモ
ルファス・シリコンからなる。ポリシリコンの場合、第
二伝導層３６０の形成は、主なリアクターとしてメタン
を用いるＬＰＣＶＤ方法により完遂する。
【００１４】図１ｉでは、第二伝導層３６０がパターン
・エッチングされる。パターンが形成された第二伝導層
３６０、くちばし型絶縁層３００、第一伝導層２８０、
及び第二絶縁層３２０は、スプリットゲートの構造を構
成する。このほか、ドレイン領域３８０は、イオン注入
によって基板２００内のトレンチ２４０のそばに形成さ
れる。
・エッチングされる。パターンが形成された第二伝導層
３６０、くちばし型絶縁層３００、第一伝導層２８０、
及び第二絶縁層３２０は、スプリットゲートの構造を構
成する。このほか、ドレイン領域３８０は、イオン注入
によって基板２００内のトレンチ２４０のそばに形成さ
れる。
【００１５】図２は、本発明の上述の方法によって製造
されたトレンチ型不揮発性メモリセルを示している。ト
レンチ型不揮発性メモリセルは、基板４００と、ソース
領域４２０と、トレンチ４４０と、基板４００の表面、
トレンチ４４０の側壁及び底部、及び突起部４８２上に
形成される酸化層５２０と、突起部４８２を有するフロ
ーティング・ゲート４８０と、フローティング・ゲート
４８０上に形成されるくちばし型絶縁層５００と、コン
トロール・ゲート５４０と、ドレイン領域５６０とから
なる。
されたトレンチ型不揮発性メモリセルを示している。ト
レンチ型不揮発性メモリセルは、基板４００と、ソース
領域４２０と、トレンチ４４０と、基板４００の表面、
トレンチ４４０の側壁及び底部、及び突起部４８２上に
形成される酸化層５２０と、突起部４８２を有するフロ
ーティング・ゲート４８０と、フローティング・ゲート
４８０上に形成されるくちばし型絶縁層５００と、コン
トロール・ゲート５４０と、ドレイン領域５６０とから
なる。
【００１６】本発明のトレンチ型不揮発性メモリセルの
操作方法は以下の通りである。 １．プログラム・モード：第一ハイ、第二ハイ、及びア
ース電圧レベルを、ソース領域４２０、コントロール・
ゲート５４０、及びドレイン領域５６０にそれぞれ与え
た。第二ハイ電圧レベルは、第一ハイレベルより低く立
上がり電圧より高い。このため、ホット電子はフローテ
ィング・ゲート４８０に吸収される。 ２．消去モード：ハイ電圧レベルはコントロール・ゲー
トに与えられ、アース電圧レベルはソース領域４２０及
びドレイン領域５６０に与えられる。ホット電子は、フ
ローティング・ゲート４８０を横切った高電界によって
突起部４８２を通過してコントロール・ゲート５４０に
吸い込まれる。 ３．読込みモード：電圧レベルはコントロール・ゲート
５４０に与えられることにより、ドレイン領域５６０か
らソース領域４２０へ電流を活性化させる。
操作方法は以下の通りである。 １．プログラム・モード：第一ハイ、第二ハイ、及びア
ース電圧レベルを、ソース領域４２０、コントロール・
ゲート５４０、及びドレイン領域５６０にそれぞれ与え
た。第二ハイ電圧レベルは、第一ハイレベルより低く立
上がり電圧より高い。このため、ホット電子はフローテ
ィング・ゲート４８０に吸収される。 ２．消去モード：ハイ電圧レベルはコントロール・ゲー
トに与えられ、アース電圧レベルはソース領域４２０及
びドレイン領域５６０に与えられる。ホット電子は、フ
ローティング・ゲート４８０を横切った高電界によって
突起部４８２を通過してコントロール・ゲート５４０に
吸い込まれる。 ３．読込みモード：電圧レベルはコントロール・ゲート
５４０に与えられることにより、ドレイン領域５６０か
らソース領域４２０へ電流を活性化させる。
【００１７】本発明の不揮発性メモリセルはトレンチ型
の構造を採用しているため、トレンチの深さは、基板上
に形成される従来のスプリット・ゲートの所望の幅に代
用されうる。このことにより、各メモリセルが占めるチ
ップ領域が減少し、したがって回路の規模が縮小され
る。
の構造を採用しているため、トレンチの深さは、基板上
に形成される従来のスプリット・ゲートの所望の幅に代
用されうる。このことにより、各メモリセルが占めるチ
ップ領域が減少し、したがって回路の規模が縮小され
る。
【００１８】本発明では好ましい実施例を前述の通り開
示したが、これらは決して本発明に限定するものではな
く、当該技術を熟知する者なら誰でも、本発明の精神と
領域を脱しない範囲内で各種の変動や潤色を加えること
ができ、従って本発明の保護範囲は、特許請求の範囲で
指定した内容を基準とする。
示したが、これらは決して本発明に限定するものではな
く、当該技術を熟知する者なら誰でも、本発明の精神と
領域を脱しない範囲内で各種の変動や潤色を加えること
ができ、従って本発明の保護範囲は、特許請求の範囲で
指定した内容を基準とする。
【００１９】
【発明の効果】以上説明したように本発明のトレンチ型
不揮発性メモリセル及びその製造方法によれば、メモリ
セルが占めるチップ領域を減少させることができ、回路
の規模の縮小が可能になる。
不揮発性メモリセル及びその製造方法によれば、メモリ
セルが占めるチップ領域を減少させることができ、回路
の規模の縮小が可能になる。
【図１ａ】 本発明によるトレンチ型不揮発性メモリセ
ルの形成を示す半導体基板の部分断面図である。
ルの形成を示す半導体基板の部分断面図である。
【図１ｂ】 本発明によるトレンチ型不揮発性メモリセ
ルの形成を示す半導体基板の部分断面図である。
ルの形成を示す半導体基板の部分断面図である。
【図１ｃ】 本発明によるトレンチ型不揮発性メモリセ
ルの形成を示す半導体基板の部分断面図である。
ルの形成を示す半導体基板の部分断面図である。
【図１ｄ】 本発明によるトレンチ型不揮発性メモリセ
ルの形成を示す半導体基板の部分断面図である。
ルの形成を示す半導体基板の部分断面図である。
【図１ｅ】 本発明によるトレンチ型不揮発性メモリセ
ルの形成を示す半導体基板の部分断面図である。
ルの形成を示す半導体基板の部分断面図である。
【図１ｆ】 本発明によるトレンチ型不揮発性メモリセ
ルの形成を示す半導体基板の部分断面図である。
ルの形成を示す半導体基板の部分断面図である。
【図１ｇ】 本発明によるトレンチ型不揮発性メモリセ
ルの形成を示す半導体基板の部分断面図である。
ルの形成を示す半導体基板の部分断面図である。
【図１ｈ】 本発明によるトレンチ型不揮発性メモリセ
ルの形成を示す半導体基板の部分断面図である。
ルの形成を示す半導体基板の部分断面図である。
【図１ｉ】 本発明によるトレンチ型不揮発性メモリセ
ルの形成を示す半導体基板の部分断面図である。
ルの形成を示す半導体基板の部分断面図である。
【図２】 本発明によるトレンチ型不揮発性メモリセル
を示す半導体基板の部分断面図である。
を示す半導体基板の部分断面図である。
【図３ａ】 先行技術のフラッシュ型ＥＥＰＲＯＭの部
分断面図である。
分断面図である。
【図３ｂ】 先行技術のくちばし型ゲートの形成を示す
半導体基板の部分断面図である。
半導体基板の部分断面図である。
【図３ｃ】 先行技術のくちばし型ゲートの形成を示す
半導体基板の部分断面図である。
半導体基板の部分断面図である。
【図３ｄ】 先行技術のくちばし型ゲートを有する完全
なメモリセルの形成を示す半導体基板の部分断面図であ
る。
なメモリセルの形成を示す半導体基板の部分断面図であ
る。
１０：基板、１２：第一ゲート酸化膜、１３：フローテ
ィング・ゲート電極、１４：絶縁膜、１５：コントロー
ル・ゲート電極、１６：ドレイン不純物拡散層、１７：
ソース不純物拡散層、１８：層間熱酸化膜、１９：層間
絶縁膜、２０：くちばし型ゲート酸化膜、１００：基
板、１１０：ゲート酸化膜、１２０：ポリシリコン層、
１２１：くちばし型ゲート、１２１’：くちばし型ゲー
ト、１２５：くちばし型ゲート、１２５’：くちばし型
ゲート、１２７：くちばし型絶縁層、１２９：フローテ
ィング・ゲート、１３０：窒化層、１４０：フォトマス
ク層、１５０：開口部、１６０：フローティング・ポリ
ゲート領域、１８０：コントロール・ゲート、２００：
基板、２２０：ソース領域、２４０：トレンチ、２６
０：第一絶縁層、２８０：第一伝導層、２８２：突起
部、３００：くちばし型絶縁層、３２０：第二絶縁層、
３６０：第二伝導層、３８０：ドレイン領域、４００：
基板、４２０：ソース領域、４４０：トレンチ、４８
０：フローティング・ゲート、４８２：突起部、５０
０：絶縁層、５２０：酸化層、５４０：コントロール・
ゲート、５６０：ドレイン領域。
ィング・ゲート電極、１４：絶縁膜、１５：コントロー
ル・ゲート電極、１６：ドレイン不純物拡散層、１７：
ソース不純物拡散層、１８：層間熱酸化膜、１９：層間
絶縁膜、２０：くちばし型ゲート酸化膜、１００：基
板、１１０：ゲート酸化膜、１２０：ポリシリコン層、
１２１：くちばし型ゲート、１２１’：くちばし型ゲー
ト、１２５：くちばし型ゲート、１２５’：くちばし型
ゲート、１２７：くちばし型絶縁層、１２９：フローテ
ィング・ゲート、１３０：窒化層、１４０：フォトマス
ク層、１５０：開口部、１６０：フローティング・ポリ
ゲート領域、１８０：コントロール・ゲート、２００：
基板、２２０：ソース領域、２４０：トレンチ、２６
０：第一絶縁層、２８０：第一伝導層、２８２：突起
部、３００：くちばし型絶縁層、３２０：第二絶縁層、
３６０：第二伝導層、３８０：ドレイン領域、４００：
基板、４２０：ソース領域、４４０：トレンチ、４８
０：フローティング・ゲート、４８２：突起部、５０
０：絶縁層、５２０：酸化層、５４０：コントロール・
ゲート、５６０：ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/788 H01L 27/112 - 27/115 H01L 21/8247
Claims (9)
- 【請求項１】 半導体基板を設ける工程と、 イオン注入を行うことにより前記半導体基板内にソース
領域を形成する工程と、 シリコンエッチングによって前記半導体基板上に前記ソ
ース領域に到達するようなトレンチを形成する工程と、 前記半導体基板の表面と前記トレンチの底部及び側壁上
とに第一絶縁層を形成する工程と、 前記トレンチ内に凹型の第一伝導層を形成する工程と、 前記第一伝導層に対して熱酸化を行うことにより、酸化
した部分にくちばし型絶縁層を、未酸化の部分に突起部
を有するフローティング・ゲートをそれぞれ形成する工
程と、 前記第一絶縁層及び前記くちばし型絶縁層を部分的に除
去することにより前記半導体基板の表面、前記突起部、
及び前記トレンチの前記側壁を露出させる工程と、 第二伝導層を蒸着させる工程と、 前記第二伝導層に対してパターンエッチングを行うこと
によりコントロール・ゲートを形成する工程と、 前記半導体基板内にドレイン領域を形成する工程と、か
らなるトレンチ型不揮発性メモリセルの製造方法。 - 【請求項２】 前記第一伝導層はポリシリコン層である
請求項１に記載の方法。 - 【請求項３】 前記第一伝導層はアモルファス・シリコ
ン層からなる請求項１に記載の方法。 - 【請求項４】 前記第一絶縁層はゲート酸化層からなる
請求項１に記載の方法。 - 【請求項５】 前記第一絶縁層はトンネル酸化層である
請求項１に記載の方法。 - 【請求項６】 基板と、 前記基板内に形成されるソース領域と、 前記基板上に形成されるとともに前記ソース領域に到達
するようなトレンチと、 前記トレンチ内に形成されるとともに突起部を有するフ
ローティング・ゲートと、 前記トレンチの底部及び側壁上、前記基板の表面、及び
前記突起部上に形成される絶縁層と、 前記フローティング・ゲートの非突起部上に形成される
くちばし型絶縁層と、 前記絶縁層及び前記くちばし型絶縁層上に形成されるコ
ントロール・ゲートと、 前記基板内に形成されるとともに前記トレンチの前記側
壁に隣接するドレイン領域と、からなるトレンチ型不揮
発性メモリセル。 - 【請求項７】 前記第一伝導層はポリシリコン層である
請求項６に記載のトレンチ型不揮発性メモリセル。 - 【請求項８】 前記第一伝導層はアモルファス・シリコ
ン層である請求項６に記載のトレンチ型不揮発性メモリ
セル。 - 【請求項９】 前記絶縁層はゲート酸化層及びトンネル
酸化層からなる請求項６に記載のトレンチ型不揮発性メ
モリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW088111768A TW419822B (en) | 1999-07-12 | 1999-07-12 | Trench type non-volatile memory cell and its manufacturing method |
| TW88111768 | 1999-07-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044302A JP2001044302A (ja) | 2001-02-16 |
| JP3323845B2 true JP3323845B2 (ja) | 2002-09-09 |
Family
ID=21641468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000015523A Expired - Lifetime JP3323845B2 (ja) | 1999-07-12 | 2000-01-25 | トレンチ型不揮発性メモリセル及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6180980B1 (ja) |
| JP (1) | JP3323845B2 (ja) |
| TW (1) | TW419822B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6620681B1 (en) * | 2000-09-08 | 2003-09-16 | Samsung Electronics Co., Ltd. | Semiconductor device having desired gate profile and method of making the same |
| US6420233B1 (en) * | 2001-01-19 | 2002-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd | Split gate field effect transistor (FET) device employing non-linear polysilicon floating gate electrode dopant profile |
| US6465836B2 (en) * | 2001-03-29 | 2002-10-15 | Taiwan Semiconductor Manufacturing Co., Ltd | Vertical split gate field effect transistor (FET) device |
| US7068544B2 (en) * | 2001-08-30 | 2006-06-27 | Micron Technology, Inc. | Flash memory with low tunnel barrier interpoly insulators |
| US7087954B2 (en) * | 2001-08-30 | 2006-08-08 | Micron Technology, Inc. | In service programmable logic arrays with low tunnel barrier interpoly insulators |
| US6963103B2 (en) * | 2001-08-30 | 2005-11-08 | Micron Technology, Inc. | SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators |
| US6778441B2 (en) * | 2001-08-30 | 2004-08-17 | Micron Technology, Inc. | Integrated circuit memory device and method |
| US7132711B2 (en) * | 2001-08-30 | 2006-11-07 | Micron Technology, Inc. | Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers |
| US7476925B2 (en) * | 2001-08-30 | 2009-01-13 | Micron Technology, Inc. | Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators |
| KR100442090B1 (ko) * | 2002-03-28 | 2004-07-27 | 삼성전자주식회사 | 분할된 게이트 구조를 갖는 비휘발성 메모리 셀들 및 그제조방법 |
| TW533551B (en) * | 2002-05-01 | 2003-05-21 | Nanya Technology Corp | Vertical split gate flash memory and its formation method |
| TW544786B (en) * | 2002-07-29 | 2003-08-01 | Nanya Technology Corp | Floating gate and method therefor |
| US8330202B2 (en) * | 2005-02-23 | 2012-12-11 | Micron Technology, Inc. | Germanium-silicon-carbide floating gates in memories |
| US7572695B2 (en) * | 2005-05-27 | 2009-08-11 | Micron Technology, Inc. | Hafnium titanium oxide films |
| CN103632950B (zh) * | 2012-08-20 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos中的多晶硅之间的氮化膜形成方法 |
| CN103632949B (zh) * | 2012-08-28 | 2016-06-08 | 上海华虹宏力半导体制造有限公司 | 沟槽型双层栅mos的多晶硅间的热氧介质层的形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4641164A (en) * | 1986-05-30 | 1987-02-03 | Rca Corporation | Bidirectional vertical power MOS device and fabrication method |
| US5122848A (en) * | 1991-04-08 | 1992-06-16 | Micron Technology, Inc. | Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance |
| US5962893A (en) * | 1995-04-20 | 1999-10-05 | Kabushiki Kaisha Toshiba | Schottky tunneling device |
| GB2321337B (en) * | 1997-01-21 | 2001-11-07 | Plessey Semiconductors Ltd | Improvements in or relating to semiconductor devices |
| JPH11135512A (ja) * | 1997-10-31 | 1999-05-21 | Mitsubishi Electric Corp | 電力用半導体装置及びその製造方法 |
-
1999
- 1999-07-12 TW TW088111768A patent/TW419822B/zh not_active IP Right Cessation
- 1999-08-18 US US09/376,464 patent/US6180980B1/en not_active Expired - Lifetime
-
2000
- 2000-01-25 JP JP2000015523A patent/JP3323845B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001044302A (ja) | 2001-02-16 |
| US6180980B1 (en) | 2001-01-30 |
| TW419822B (en) | 2001-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW560044B (en) | Semiconductor memory device having floating gate and manufacturing method of the same | |
| JP4486032B2 (ja) | メモリ素子の製造方法 | |
| TW567612B (en) | Memory cell, memory cell arrangement and fabrication method | |
| US20060216891A1 (en) | Non-volatile memory device and method of fabricating the same | |
| JP3323845B2 (ja) | トレンチ型不揮発性メモリセル及びその製造方法 | |
| US20060118855A1 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
| JPH09148542A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2005183970A (ja) | 自己整列された電荷トラップ層を含む半導体メモリ素子及びその製造方法 | |
| JP2000138301A (ja) | サイドウオ―ルスプリットゲ―トフラッシュトランジスタの集積方法 | |
| KR100368594B1 (ko) | 스플릿 게이트형 플래쉬 메모리소자 | |
| US6855599B2 (en) | Fabrication method of a flash memory device | |
| JP3544308B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH07115143A (ja) | 不揮発性メモリの製造方法 | |
| US6218265B1 (en) | Process for fabricating a semiconductor non-volatile memory device with shallow trench isolation (STI) | |
| JP2002151610A (ja) | 不揮発性メモリ素子及びその製造方法 | |
| KR100854504B1 (ko) | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 | |
| JP4564646B2 (ja) | フラッシュメモリ素子の製造方法 | |
| JP2001044395A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JPH10107230A (ja) | 半導体装置およびその製造方法 | |
| US7071068B2 (en) | Transistor and method for fabricating the same | |
| KR100351051B1 (ko) | 이층 구조의 플로팅 게이트를 갖는 불휘발성 메모리 셀의 제조 방법 | |
| JP2000031305A (ja) | Ａｎｄ型不揮発性半導体記憶装置およびその製造方法 | |
| KR100654359B1 (ko) | 비휘발성 메모리 소자 제조 방법 | |
| JP7524393B2 (ja) | フラッシュメモリおよびその製造方法 | |
| JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3323845 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080628 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090628 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100628 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110628 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120628 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120628 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120628 Year of fee payment: 10 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130628 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |