KR100854504B1 - 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 - Google Patents

플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 Download PDF

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Abstract

플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자를 제공한다. 이 방법은 반도체기판의 활성영역 상에 제1 유전막을 형성하는 것을 포함한다. 상기 제1 유전막을 갖는 반도체기판 상에 제1 도전막을 형성한다. 상기 제1 도전막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 이용하여 상기 제1 도전막을 식각하여 상부표면으로부터 중간부분으로 갈수록 좁아지는 제1 도전성 패턴을 형성한다. 상기 제1 도전성 패턴을 갖는 반도체기판 상에 제2 유전막을 형성한다. 상기 제2 유전막을 갖는 반도체기판 상에 상기 제1 도전성 패턴과 인접하는 상기 활성영역을 가로지르며 상기 제1 도전성 패턴을 부분적으로 덮는 제2 도전성 패턴을 형성한다

Description

플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된 플래쉬 메모리 소자{Method of fabricating a flash memory device and flash memory device fabricated thereby}
도 1a 내지 도 1d는 종래의 플래쉬 메모리 소자를 나타낸 단면도들이다.
도 2는 본 발명의 실시예에 의한 플래쉬 메모리 소자를 나타낸 평면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 의한 플래쉬 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 4는 본 발명의 실시예에 의한 도전막의 단면에 따른 불순물 농도를 개략적으로 나타낸 그래프이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 분리 게이트 구조를 갖는 플래쉬 메모리 소자 및 그 제조방법에 관한 것이다.
플래쉬 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지할 수 있는 비휘발성 메모리 소자의 일종으로서, 프로그램 및 소거가 가능한 이피롬(Erasable Programmable Read Only Memory, EPROM)과 전기적으로 프로그램 및 소 거가 가능한 이이피롬(Electrically Erasable Programmable Read Only Memory. EEPROM)의 장점을 조합하여 개발된 고집적 소자이다.
종래 플래쉬 메모리 셀은 소오스와 드레인 사이의 반도체 기판 상에 적층된 터널 산화막(tunnel oxide), 플로팅 게이트(floating gate), 게이트간 절연막 및 컨트롤 게이트(control gate)를 포함하는 적층 게이트 구조를 갖는다. 상기 적층 게이트 구조는 과소거(over-erase) 현상이 일어나는 문제점이 있어, 이를 해결하기 위해 분리 게이트 구조를 갖는 플래쉬 메모리 셀이 제안된 바 있다.
도 1a 내지 도 1d는 종래의 분리 게이트형 플래쉬 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 1a를 참조하면, 반도체기판(1)의 활성영역(3) 상에 차례로 적층된 제1 게이트 유전막(5) 및 제1 폴리 실리콘막(10)이 제공된다. 상기 제1 폴리 실리콘막(10) 상에 상기 제1 폴리 실리콘막(10)의 소정영역을 노출시키는 개구부(15a)를 갖는 하드 마스크(15)를 형성한다. 상기 하드 마스크(15)는 실리콘 질화막으로 형성한다.
도 1b를 참조하면, 상기 하드 마스크(15)를 산화방지 마스크로 이용하여 상기 개구부(15a)에 의해 노출된 상기 제1 폴리 실리콘막(10)을 고온에서 장시간동안 열산화시키어 국부 산화막(20)을 형성한다. 예를 들어, 상기 제1 폴리 실리콘막(10)을 열산화시키는 것은 900℃ 내지 1100℃에서, 5시간 내지 10시간 동안 진행할 수 있다. 이와 같이, 상기 국부 산화막(20)을 형성하는 동안 반도체기판은 고온에서 장시간 동안 노출된다.
반도체기판에는 플래쉬 메모리 셀 영역 뿐만 아니라, 저전력 트랜지스터 영역을 포함할 수 있다. 이와 같은 저전력 트랜지스터 영역에는 저전력 트랜지스터의 문턱전압을 조절하기 위한 채널 불순물 이온들이 주입되어 있을 수 있다. 또한, 상기 채널 불순물 이온들은 트랜지스터의 펀치 스루(punch-through)를 방지하기 위해 주입할 수도 있다. 이와 같은 채널 불순물 이온들의 농도 프로파일은 상기 국부 산화막(20)을 형성하기 위한 열공정 동안에 변화될 수 있다. 이것은 특히 채널 길이가 짧아지면서 문제가 발생할 수 있다. 그 이유는 채널 길이가 짧아지면서 저전력 트랜지스터의 문턱전압이 채널 불순물 농도의 작은 변화에 의해서도 변화될 수 있기 때문이다.
도 1c를 참조하면, 상기 국부 산화막(20)을 식각마스크로 이용하여 상기 하드 마스크(도 1b의 15)를 제거한다. 이어서, 상기 국부 산화막(20)을 식각마스크로 이용하여 상기 제1 폴리 실리콘막(10)을 식각하여 부유 게이트(floating gate; 10a)를 형성한다. 이어서, 상기 부유 게이트(10a)를 갖는 반도체기판 상에 제2 게이트 유전막(25)을 형성한다.
도 1d를 참조하면, 상기 제2 게이트 유전막(25)을 갖는 반도체기판 상에 제2 폴리 실리콘막을 형성한다. 이어서, 상기 제2 폴리 실리콘막을 패터닝하여 상기 활성영역(3)을 가로지르며 상기 부유 게이트(10a)와 부분적으로 중첩하는 제어 게이트(30)를 형성한다. 상기 제어 게이트(30) 및 상기 부유 게이트(10a)에 인접하는 상기 활성영역(3)에 소스/드레인 영역(35)을 형성한다.
상술한 바와 같이, 상기 부유 게이트(10a)를 형성하기 위하여 고온에서 형성 되는 상기 국부 산화막(20)을 형성해야 한다. 따라서, 고온에서 상기 국부 산화막(20)을 형성하는 공정 때문에, 저전력 트랜지스터를 포함하는 반도체소자를 플래쉬 메모리 소자와 통합하여 동시에 형성하는데 어려움이 있다.
한편, 상기 제2 게이트 유전막(25)은 상기 제어 게이트(30), 상기 부유 게이트(10a) 및 상기 활성영역(3)에 동시에 인접하는 부분에서 수직을 이루는 꺽인 부분을 갖는다. 따라서, 상기 제2 게이트 유전막(25)은 상기 제어 게이트(30), 상기 부유 게이트(10a) 및 상기 활성영역(3)에 동시에 인접하는 부분에서 전계가 집중될 수 있다. 따라서, 상기 제2 게이트 유전막(25)의 신뢰성을 확보하는데 어려움이 있다.
분리 게이트 구조를 갖는 플래쉬 메모리 셀을 형성하는 방법에 대하여 미국특허 6,821,849 B2 호에 "분리 게이트 플래쉬 메모리 셀 및 그 제조방법(Split gate flash memory cell and manufacturing method thereof)" 이라는 제목으로 창(Chang)에 의해 개시된 바 있다. 창(Chang)에 의하면 도 1b 및 도 1c에서 상술한 바와 같은 공정을 이용하여 부유 게이트를 형성한다. 이와 같이 부유 게이트를 형성하는 방법은 도 1b에서 설명한 바와 같이 축소화된 저전력 트랜지스터의 문턱 전압 특성을 열화시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고온 공정을 이용하지 않고 부유 게이트를 형성하는 방법을 이용하여 분리 게이트형 플래쉬 메모리 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고온 공정을 이용하지 않으면서 형성된 부유 게이트를 채택하는 분리 게이트형 플래쉬 메모리 소자를 제공하는데 있다.
본 발명의 일 양태에 따르면, 분리 게이트 구조를 갖는 플래쉬 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체기판의 활성영역 상에 제1 유전막을 형성하는 것을 포함한다. 상기 제1 유전막을 갖는 반도체기판 상에 제1 도전막을 형성한다. 상기 제1 도전막 상에 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각마스크로 이용하여 상기 제1 도전막을 식각하여 상부표면으로부터 중간부분으로 갈수록 좁아지는 제1 도전성 패턴을 형성한다. 상기 제1 도전성 패턴을 갖는 반도체기판 상에 제2 유전막을 형성한다. 상기 제2 유전막을 갖는 반도체기판 상에 상기 제1 도전성 패턴과 인접하는 상기 활성영역을 가로지르며 상기 제1 도전성 패턴을 부분적으로 덮는 제2 도전성 패턴을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 제1 도전막은 임플런트된 원자들(implanted atoms)을 함유할 수 있다.
한편, 상기 제1 도전막 내에서 상기 임플런트된 원자들의 농도(concentration)는 상기 제1 도전막의 상부표면으로부터 중간부분으로 갈수록 높아질 수 있다.
한편, 상기 제1 도전막 내에서 상기 임플런트된 원자들의 농도는 상기 제1 도전막의 중간부분으부터 바닥영역으로 갈수록 낮아질 수 잇다.
한편, 상기 제1 도전막을 형성하는 것은 상기 제1 유전막을 갖는 반도체기판 상에 언도우프트 실리콘막(undoped poly silicon layer)을 형성하고, 이온주입기술을 이용하여 상기 언도우프트 실리콘막에 제1 불순물 이온들을 주입하여 임플런트된 원자들을 함유하는 실리콘막으로 형성하는 것을 포함할 수 있다.
한편, 상기 제2 도전성 패턴을 형성한 후에, 상기 임플런트된 원자들이 상기 제1 도전성 패턴 내에서 균일한 분포특성을 갖도록 확산시키는 열 공정을 진행하는 것을 더 포함할 수 있다.
한편, 상기 임플런트된 원자들은 인(Ph) 및 아세닉(As) 중 적어도 하나를 포함할 수 있다.
다른 실시예에서, 상기 제1 도전성 패턴은 중간부분에서 바닥영역으로 갈수록 넓어지도록 형성할 수 있다.
또 다른 실시예에서, 상기 제1 도전성 패턴은 오목하게 라운딩된 측벽을 갖도록 형성할 수 있다.
또 다른 실시예에서, 상기 제1 도전막을 식각하는 것은 건식 식각 공정을 이용할 수 있다.
또 다른 실시예에서, 상기 제2 도전성 패턴을 갖는 반도체기판 상에 상기 제1 도전성 패턴에 인접하는 활성영역을 노출시키는 제1 개구부를 갖는 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제1 개구부에 의해 노출된 활성영역에 불순물 이온들을 주입하여 제1 불순물 영역을 형성하고, 상기 제1 포토레지스트 패턴을 제거하고, 상기 제1 불순물 영역 에 주입된 불순물 이온들을 활성화시키기 위한 제1 열처리 공정을 진행하는 것을 더 포함할 수 있다.
한편, 상기 제2 도전성 패턴을 갖는 반도체기판 상에 상기 제2 도전성 패턴에 인접하는 활성영역을 노출시키는 제2 개구부를 갖는 제2 포토레지스트 패턴을 형성하고, 상기 제2 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제2 개구부에 의해 노출된 활성영역에 불순물 이온들을 주입하여 제2 불순물 영역을 형성하고, 상기 제2 포토레지스트 패턴을 제거하고, 상기 제2 불순물 영역에 주입된 불순물 이온들을 활성화시키기 위한 제2 열처리 공정을 진행하는 것을 더 포함할 수 있다. 여기서, 상기 제2 열처리 공정은 상기 제1 열처리 공정보다 낮은 온도에서 진행할 수 있다.
본 발명의 다른 양태에 따르면, 분리 게이트 구조를 갖는 플래쉬 메모리 소자를 제공한다. 이 플래쉬 메모리 소자는 반도체기판의 활성영역 상에 제공되되, 평평한 상부면을 가지며 상부표면으로부터 중간부분으로 갈수록 좁아지는 제1 도전성 패턴을 포함한다. 상기 제1 도전성 패턴과 상기 활성영역 사이에 개재된 제1 유전막이 제공된다. 상기 제1 도전성 패턴과 인접하는 상기 활성영역을 가로지르며 상기 제1 도전성 패턴과 중첩하는 제2 도전성 패턴이 제공된다. 상기 제2 도전성 패턴과 상기 제1 도전성 패턴 사이에 개재됨과 아울러 상기 제2 도전성 패턴과 상기 활성영역 사이에 개재된 제2 유전막이 제공된다.
본 발명의 몇몇 실시예에서, 상기 제1 도전성 패턴은 도우프트 폴리 실리콘막으로 이루어질 수 있다.
다른 실시예에서, 상기 제2 도전성 패턴은 상기 제1 도전성 패턴의 상부표면과 부분적으로 중첩하면서 상기 제1 도전성 패턴의 측벽을 덮을 수 있다.
또 다른 실시예에서, 상기 제1 도전성 패턴과 상기 제2 도전성 패턴은 상기 제2 유전막의 두께만큼 이격될 수 있다.
또 다른 실시예에서, 상기 제1 도전성 패턴은 중간부분에서 바닥영역으로 갈수록 넓어질 수 있다.
또 다른 실시예에서, 상기 제1 도전성 패턴은 오목하게 라운딩된 측벽을 가질 수 있다.
또 다른 실시예에서, 상기 제1 도전성 패턴에 인접하는 활성영역에 제공된 제1 불순물 영역 및 상기 제2 도전성 패턴에 인접하는 활성영역에 제공된 제2 불순물 영역을 더 포함할 수 있다. 여기서, 상기 제2 불순물 영역은 상기 제1 불순물 영역보다 얕은 접합(shallow junction)일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 의한 플래쉬 메모리 소자를 나타낸 평면도이고, 도 3a 내지 도 3d는 도 2의 I-I′선을 따라 취해진 단면도들이고, 도 4는 도 3a에 개시된 도전막의 단면에 따른 불순물 농도를 개략적으로 나타낸 그래프이다.
우선, 도 2, 도 3a 내지 도 3d, 및 도 4를 참조하여 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법을 설명하기로 한다.
도 2, 도 3a 및 도 4를 참조하면, 반도체기판(100)에 활성영역(103)을 한정하는 소자분리 영역(미도시)을 형성할 수 있다. 상기 반도체기판(100)은 실리콘 기판일 수 있다. 상기 소자분리 영역은 트렌치 소자분리 기술을 이용하여 형성할 수 있다. 상기 활성 영역(103)을 갖는 반도체기판에 제1 유전막(110)을 형성할 수 있다. 상기 제1 유전막(110)은 열산화막으로 형성할 수 있다.
상기 제1 유전막(110)을 갖는 반도체기판 상에 제1 도전막(110)을 형성한다. 상기 제1 도전막(110)은 임플런트된 원자들(implanted atoms)을 함유할 수 있다. 상기 제1 도전막(110) 내에서 상기 임플런트된 원자들의 농도는 상기 제1 도전막(110)의 상부표면 부분(A)으로부터 중간 부분(B)으로 갈수록 높아질 수 있다. 또한, 상기 제1 도전막(110) 내에서 상기 임플런트된 원자들의 농도는 상기 제1 도전막(110)의 중간 부분(B)으로부터 바닥영역 부분(C)으로 갈수록 낮아질 수 있다. 따라서, 상기 제1 도전막(110) 내에서의 상기 임플런트된 원자들의 농도는 도 4에 도시된 바와 같이 중간부분(B)에서 가장 높을 수 있다.
상기 제1 도전막(110)을 형성하는 것은 상기 제1 유전막(105)을 갖는 반도체기판 상에 언도우프트 실리콘막(undoped silicon layer)을 형성하고, 이온주입 기 술을 이용하여 상기 언도우프트 실리콘막에 제1 불순물 이온들(115)을 주입하여 임플런트된 원자들을 함유하는 실리콘막을 형성하는 것을 포함할 수 있다. 상기 언도우프트 실리콘막은 언도우프트 폴리 실리콘막일 수 있다.
한편, 상기 활성영역(103)에 제1 채널 불순물 영역(112) 및 제2 채널 불순물 영역(113)을 형성할 수 있다. 상기 제1 채널 불순물 영역(112) 및 상기 제2 채널 불순물 영역(113)은 상기 활성영역(103)과 동일한 도전형을 가질 수 있다. 상기 제1 채널 불순물 영역(112)은 상기 활성영역(103)의 상부표면부분에 위치하며 상기 활성영역(103)보다 높은 불순물 농도를 갖도록 형성할 수 있다. 상기 제2 채널 불순물 영역(113)은 상기 제1 채널 불순물 영역(112)보다 낮은 레벨에 위치하는 상기 활성영역(103) 내에 형성할 수 있다. 그리고, 상기 제2 채널 불순물 영역(113)은 상기 제1 채널 불순물 영역(112)보다 높은 불순물 농도를 갖도록 형성할 수 있다.
상기 제1 유전막(105)을 전에, 이온주입기술을 이용하여 상기 제2 채널 불순물 영역(113) 및 상기 제1 채널 불순물 영역(113)을 차례로 형성할 수 있다. 이와는 달리, 상기 제1 도전막(110)을 형성하기 위하여 상기 언도우프트 실리콘막을 형성한 후에, 이온주입기술을 이용하여 상기 제2 채널 불순물 영역(113) 및 상기 제1 채널 불순물 영역(113)을 차례로 형성할 수 있다.
한편, 도면에 도시하지 않았지만, 상기 제1 및 제2 채널 불순물 영역들(112, 113)을 형성하는 이온주입 공정 동안에, 저전력 트랜지스터 영역에 채널 불순물 이온들을 주입할 수 있다. 상기 저전력 트랜지스터 영역에 채널 불순물 이온들을 주입하는 이온주입 공정은 상기 제1 및 제2 채널 불순물 영역들(112, 113)을 형성하 기 전, 또는 형성한 후에 진행할 수 있다.
도 2 및 도 3b를 참조하면, 상기 제1 도전막(도 3a의 110) 상에 마스크 패턴(120)을 형성할 수 있다. 상기 마스크 패턴(120)은 포토레지스트 패턴으로 형성할 수 있다. 이와는 달리, 상기 마스크 패턴(120)은 실리콘 질화막을 포함하도록 형성할 수도 있다. 이어서, 상기 마스크 패턴(120)을 식각마스크로 이용하여 상기 제1 도전막(도 3a의 110)을 식각하여 제1 도전성 패턴(110a)을 형성할 수 있다. 상기 제1 도전성 패턴(110a)은 상부표면으로부터 중간부분으로 갈수록 좁아질 수 있다. 즉, 상기 제1 도전성 패턴(110a)은 상부 표면으로부터 중간부분까지에서 음의 경사진(negative slope) 측벽을 가질 수 있다. 또한, 상기 제1 도전성 패턴(110a)은 중간부분으로부터 바닥영역으로 갈수록 넓어질 수 있다. 즉, 상기 제1 도전성 패턴(110a)은 중간부분으로부터 바닥 영역까지에서 양의 경사진(positive slope) 측벽을 가질 수 있다. 따라서, 상기 제1 도전성 패턴(110a)은 오목하게 라운딩된 측벽을 갖도록 형성될 수 있다.
상기 제1 도전막(도 3a의 110)을 식각하는 것은 건식 식각공정을 이용하여 진행할 수 있다. 좀더 구체적으로, 상기 제1 도전막(도 3a의 110)을 식각하는 것은 HBr 가스, Cl2 가스 및 HeO2 가스를 포함하는 공정분위기의 건식 식각공정을 이용할 수 있다. 상기 건식 식각 공정동안에, 상기 제1 도전막(도 3a의 110)의 중간 부분에 대한 식각률이 상기 제1 도전막(도 3a의 110)의 상부표면 부분 또는 바닥영역 부분보다 크기 때문에, 상기 제1 도전성 패턴(110a)은 오목하게 라운딩된 측벽을 갖도록 형성될 수 있다. 그 이유는 상기 제1 도전막(도 3a의 110)의 중간부분(B)에서 불순물 농도가 가장 높기 때문이다. 즉, 상기 제1 도전막(도 3a의 110)의 중간부분(B)에서 임플런트된 원자들의 농도가 가장 높기 때문에, 상기 제1 도전막(도 3a의 110)의 중간부분(B)이 상기 제1 도전막(도 3a의 110)의 상부표면 부분(A) 및 바닥영역 부분(C)에 비하여 보다 빠르게 식각될 수 있다.
상기 건식 식각공정은 메인 식각 공정(main etch process)을 진행하고, 과식각 공정(over etch process)을 진행하는 것을 포함할 수 있다. 상기 과식각 공정 동안에 상기 제1 도전성 패턴(110a) 측벽의 가운데 부분은 더욱 오목하게 라운딩될 수 있다.
도 2 및 도 3c를 참조하면, 상기 마스크 패턴(도 3b의 120)을 제거할 수 있다. 그리고, 상기 제1 도전성 패턴(110a) 양 옆의 상기 제1 유전막(105)을 식각할 수 있다.
한편, 열 공정(thermal process)을 진행하여 상기 임플런트된 원자들을 상기 제1 도전성 패턴(110a) 내에서 균일한 분포특성을 갖도록 확산시킬 수 있다. 이러한 열 공정은 이후에 언급할 제1 불순물 영역에 대한 열처리 공정으로 대체할 수도 있다.
이어서, 상기 제1 도전성 패턴(110a)을 갖는 반도체기판 상에 제2 유전막(125)을 형성할 수 있다. 상기 제2 유전막(125)은 열산화막 및/또는 CVD 산화막으로 형성할 수 있다. 예를 들어, 상기 제2 유전막(125)을 형성하는 것은 상기 제1 도전성 패턴(110a)을 갖는 반도체기판 상에 열산화막을 형성하고, 상기 열산화막 상에 CVD 산화막을 형성하는 것을 포함할 수 있다.
한편, 도면에 도시하지 않았지만, 저전력 트랜지스터 영역에 형성된 상기 제2 유전막(125)을 선택적으로 제거하고 상기 저전력 트랜지스터 영역에 상기 제2 유전막(125)보다 얇은 게이트 유전막을 형성할 수도 있다.
상기 제2 유전막(125)을 갖는 반도체기판 상에 제2 도전막을 형성할 수 있다. 상기 제2 도전막을 패터닝하여 상기 활성영역(103)을 가로지르며 상기 제1 도전성 패턴(110a)과 중첩하는 제2 도전성 패턴(130)을 형성할 수 있다. 상기 제2 도전성 패턴(130)은 상기 제1 도전성 패턴(110a)과 인접하는 상기 활성영역(103)을 가로지르며 상기 제1 도전성 패턴(110a)을 부분적으로 덮도록 형성될 수 있다. 여기서, 상기 제2 도전성 패턴(130)은 상기 제1 도전성 패턴(110a)의 측벽을 덮음과 아울러 상기 제1 도전성 패턴(110a)의 상부표면과 부분적으로 중첩하도록 형성될 수 있다. 상기 제2 도전성 패턴(130)은 내부에 불순물들을 함유하는 도우프트 폴리실리콘막으로 형성하거나, 폴리 사이드막(polycide layer)으로 형성할 수 있다. 여기서, 상기 폴리 사이드막은 차례로 적층된 도우프트 폴리 실리콘막 및 금속 실리사이드막을 포함할 수 있다.
상기 제2 도전성 패턴(130)과 상기 제1 도전성 패턴(110a)은 상기 제2 유전막(125)의 두께만큼 이격될 수 있다. 즉, 상기 제2 도전성 패턴(130)은 균일한 거리만큼 이격되도록 상기 제1 도전성 패턴(110a)의 측벽 및 상부표면을 덮을 수 있다.
상기 제2 유전막(125)은 상기 제2 도전성 패턴(130), 상기 제1 도전성 패 턴(110a) 및 상기 활성영역(103)과 동시에 인접하는 부분에서 완만한 굴곡을 가질 수 있다. 따라서, 상기 제2 도전성 패턴(130), 상기 제1 도전성 패턴(110a) 및 상기 활성영역(103)과 동시에 인접하는 부분에서의 상기 제2 유전막(125)에 전계가 집중되는 것을 방지할 수 있다. 따라서, 상기 제2 유전막(125)의 신뢰성을 향상시킬 수 있다.
한편, 상기 제2 도전막을 패터닝하는 동안에, 저전력 트랜지스터 영역에 상기 제2 도전막의 일부가 잔존하도록 상기 제2 도전막을 패터닝하여 저전력 트랜지스터의 게이트 전극을 형성할 수 있다.
도 3d를 참조하면, 상기 제1 도전성 패턴(110a)에 인접하는 활성영역에 상기 활성영역(103)과 다른 도전형을 갖는 불순물 이온들을 주입하여 제1 불순물 영역(135)을 형성할 수 있다. 상기 제1 불순물 영역(135)은 임플런트된 인 원자들(Ph atoms)을 포함할 수 있다. 즉, 상기 제1 불순물 영역(135)은 상기 제1 도전성 패턴(110a)을 사이에 두고 상기 제2 도전성 패턴(130)의 반대편에 위치하는 상기 활성영역(103)에 형성될 수 있다.
이어서, 열처리 공정을 진행하여 상기 제1 불순물 영역(135) 내에 임플런트된 불순물 원자들을 확산(diffusion)시킴과 아울러 전기적으로 활성화(activation) 시킬 수 있다.
한편, 상기 열처리 공정 동안에, 상기 제1 도전성 패턴(110a) 내의 임플런트된 원자들은 확산(diffusion)됨과 아울러 전기적으로 활성화(activation)될 수 있다. 그 결과, 상기 제1 도전성 패턴(110a) 내의 임플런트된 원자들은 상기 제1 도 전성 패턴(110a) 내에서 균일한 분포 특성을 가질 수 있다.
또한, 상기 열처리 공정 동안에, 상기 제2 도전성 패턴(130) 내의 불순물 원자들도 전기적으로 활성화될 수 있다.
상기 제2 도전성 패턴(130)에 인접하는 활성영역에 상기 활성영역(103)과 다른 도전형을 갖는 불순물 이온들을 주입하여 제2 불순물 영역(140)을 형성할 수 있다. 상기 제2 불순물 영역(140)은 임플런트된 아세닉 원자들(As atoms)을 포함할 수 있다. 이어서, 열처리 공정을 진행하여 상기 제2 불순물 영역(140) 내에 임플런트된 불순물 원자들을 확산(diffusion)시킴과 아울러 전기적으로 활성화(activation) 시킬 수 있다. 여기서, 상기 제2 불순물 영역(140)은 상기 제1 불순물 영역(135)보다 얕은 접합(shallow junction)으로 형성할 수 있다.
본 실시예에서, 상기 제1 도전성 패턴(110a)은 부유 게이트(floating gate)로 정의하고, 상기 제2 도전성 패턴(130)은 제어 게이트(control gate)로 정의할 수 있다. 그리고, 상기 제1 불순물 영역(135)은 소오스 영역으로 정의하고, 상기 제2 불순물 영역(140)은 드레인 영역으로 정의할 수 있다. 따라서, 분리 게이트 구조를 갖는 플래쉬 메모리 소자를 제공할 수 있다.
상술한 바와 같이, 상기 제1 도전성 패턴(110a), 즉 부유 게이트를 형성하기 위해 고온 공정을 사용하지 않는다. 따라서, 상기 부유 게이트(110a)를 형성하는 과정에서, 저전력 트랜지스터의 채널 영역에 가해지는 열 손상을 방지할 수 있다. 따라서, 본 실시예에 의한 부유 게이트를 채택하는 플래쉬 메모리 소자를 저전력 트랜지스터를 포함하는 로직 소자와 용이하게 통합할 수 있다.
또한, 종래의 LOCOS 공정을 이용하여 부유 게이트를 형성하는 공정에 비하여 공정시간을 단축시킬 수 있다. 따라서, 생산성을 향상시킬 수 있다.
이하에서, 도 2 및 도 3d를 참조하여 본 발명의 실시예에 따른 플래쉬 메모리 소자의 구조에 대해 설명하기로 한다.
도 2 및 도 3d를 참조하면, 반도체기판(100)에 활성영역(103)을 한정하는 소자분리 영역(미도시)이 제공될 수 있다. 상기 반도체기판(100)은 실리콘 기판일 수 있다. 상기 활성영역(103)을 갖는 상기 반도체기판(100) 상에 제1 도전성 패턴(110a)이 제공된다. 상기 제1 도전성 패턴(110a)은 상기 활성영역(103) 상에 제공될 수 있다. 상기 활성영역(103) 상에서 상기 제1 도전성 패턴(110a)은 평평한 상부면을 가지며 상부표면으로부터 중간부분으로 갈수록 좁아질 수 있다. 또한, 상기 제1 도전성 패턴(110a)은 중간부분으로부터 바닥영역으로 갈수록 넓어질 수 있다. 상기 제1 도전성 패턴(110a)은 오목하게 라운딩된 측벽을 가질 수 있다. 상기 활성영역(103)과 상기 제1 도전성 패턴(110a) 사이에 제1 유전막(105)이 제공될 수 있다. 상기 제1 유전막(105)은 열산화막을 포함할 수 있다.
상기 제1 도전성 패턴(110a)과 인접하는 상기 활성영역(103)을 가로지르며 상기 제1 도전성 패턴(110a)을 부분적으로 덮는 제2 도전성 패턴(130)이 제공될 수 있다. 상기 제2 도전성 패턴(130)은 상기 제1 도전성 패턴(110a)의 측벽을 덮으면서 상기 제1 도전성 패턴(110a)의 상부표면과 부분적으로 중첩할 수 있다. 상기 제2 도전성 패턴(130)은 도우프트 폴리실리콘막으로 이루어지거나, 폴리 사이드 막(polycide layer)으로 이루어질 수 있다. 여기서, 상기 폴리 사이드막은 차례로 적층된 도우프트 폴리 실리콘막 및 금속 실리사이드막을 포함할 수 있다.
상기 제2 도전성 패턴(130)과 상기 제1 도전성 패턴(110a) 사이에 개재됨과 아울러, 상기 제2 도전성 패턴(130)과 상기 활성영역(103) 사이에 개재된 제2 유전막(125)이 제공될 수 있다. 상기 제2 유전막(125)은 열산화막 및/또는 CVD 산화막으로 이루어질 수 있다. 상기 제2 도전성 패턴(130)과 상기 제1 도전성 패턴(110a)은 상기 제2 유전막(125)의 두께만큼 이격될 수 있다. 즉, 상기 제2 도전성 패턴(130)은 균일한 거리만큼 이격되도록 상기 제1 도전성 패턴(110a)의 측벽 및 상부표면을 덮을 수 있다.
상기 제2 유전막(125)은 상기 제2 도전성 패턴(130), 상기 제1 도전성 패턴(110a) 및 상기 활성영역(103)과 동시에 인접하는 부분에서 완만한 굴곡을 갖도록 제공될 수 있다. 따라서, 상기 제2 도전성 패턴(130), 상기 제1 도전성 패턴(110a) 및 상기 활성영역(103)과 동시에 인접하는 부분에서의 상기 제2 유전막(125)에 전계가 집중되는 것을 방지할 수 있다. 따라서, 상기 제2 유전막(125)의 신뢰성을 향상시킬 수 있다.
상기 제1 도전성 패턴(110a)에 인접하는 활성영역에 상기 활성영역(103)과 다른 도전형을 갖는 제1 불순물 영역(135)이 제공될 수 있다. 상기 제1 불순물 영역(135)은 인 원자들(Ph atoms)을 포함할 수 있다.
상기 제2 도전성 패턴(130)에 인접하는 활성영역에 상기 활성영역(103)과 다른 도전형을 갖는 제2 불순물 영역(140)이 제공될 수 있다. 상기 제2 불순물 영 역(140)은 아세닉 원자들(As atoms)을 포함할 수 있다. 여기서, 상기 제2 불순물 영역(140)은 상기 제1 불순물 영역(135)보다 얕은 접합(shallow junction)일 수 있다.
상기 활성영역(103)에 제1 채널 불순물 영역(112) 및 제2 채널 불순물 영역(113)이 제공될 수 있다. 상기 제1 채널 불순물 영역(112) 및 상기 제2 채널 불순물 영역(113)은 상기 활성영역(103)과 동일한 도전형을 가질 수 있다. 상기 제1 채널 불순물 영역(112)은 상기 제1 불순물 영역(135)과 상기 제2 불순물 영역(140) 사이에서의 상기 활성영역(103)의 상부표면부분에 위치할 수 있다. 그리고, 상기 제1 채널 불순물 영역(112)은 상기 활성영역(103)보다 높은 불순물 농도를 갖도록 형성할 수 있다. 상기 제2 채널 불순물 영역(113)은 상기 제1 채널 불순물 영역(112)보다 낮은 레벨에 위치하는 상기 활성영역(103) 내에 제공될 수 있다. 그리고, 상기 제2 채널 불순물 영역(113)은 상기 제1 채널 불순물 영역(112)보다 높은 불순물 농도를 가질 수 있다.
본 실시예에서, 상기 제1 도전성 패턴(110a)은 부유 게이트(floating gate)로 정의하고, 상기 제2 도전성 패턴(130)은 제어 게이트(control gate)로 정의할 수 있다. 상기 제1 불순물 영역(135)은 소오스 영역으로 정의하고, 상기 제2 불순물 영역(140)은 드레인 영역으로 정의할 수 있다. 따라서, 분리 게이트 구조를 갖는 플래쉬 메모리 소자를 제공할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 고온 공정을 사용하지 않고 부유 게이트의 상부 모서리를 예리한 형상으로 형성할 수 있다. 즉, 임플런트된 원자들이 상부표면으로부터 중간부분으로 갈수록 높아지는 농도를 갖는 실리콘막을 형성하고, 상기 실리콘막을 식각함으로써, 상부표면으로부터 중간부분으로 갈수록 좁아지는 부유 게이트를 형성할 수 있다. 또한, 부유 게이트를 형성하는 공정에서 고온 공정을 사용하지 않으므로, 로직 소자의 저전력 트랜지스터 영역에 가해지는 열 손상을 방지할 수 있다. 따라서, 본 발명에 의한 분리 게이트 구조를 갖는 플래쉬 메모리 소자는 저전력 트랜지스터를 구비하는 로직 소자와의 통합이 용이하다.

Claims (21)

  1. 반도체기판의 활성영역 상에 제1 유전막을 형성하고,
    상기 제1 유전막을 갖는 반도체기판 상에 제1 도전막을 형성하고,
    상기 제1 도전막 상에 마스크 패턴을 형성하고,
    상기 마스크 패턴을 식각마스크로 이용하여 상기 제1 도전막을 식각하여 적어도 일부분에서 좁아지다가 넓어지는 폭을 갖는 제1 도전성 패턴을 형성하고,
    상기 제1 도전성 패턴을 갖는 반도체기판 상에 제2 유전막을 형성하고,
    상기 제2 유전막을 갖는 반도체기판 상에 상기 제1 도전성 패턴과 인접하는 상기 활성영역을 가로지르며 상기 제1 도전성 패턴을 부분적으로 덮는 제2 도전성 패턴을 형성하는 것을 포함하는 플래쉬 메모리소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 도전막은 이온주입기술에 의해 불순물들이 그 내부에 임플런트된 원자들(implanted atoms)을 함유하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 도전막 내에서 상기 임플런트된 원자들의 농도(concentration)는 상기 제1 도전막의 상부표면으로부터 중간부분으로 갈수록 높아지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제1 도전막 내에서 상기 임플런트된 원자들의 농도는 상기 제1 도전막의 중간부분으로부터 바닥영역으로 갈수록 낮아지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1 도전막을 형성하는 것은
    상기 제1 유전막을 갖는 반도체기판 상에 언도우프트 실리콘막(undoped poly silicon layer)을 형성하고,
    이온주입기술을 이용하여 상기 언도우프트 실리콘막에 제1 불순물 이온들을 주입하여 임플런트된 원자들을 함유하는 실리콘막으로 형성하는 것을 포함하는 플래쉬 메모리 소자의 제조방법.
  6. 제 2 항에 있어서,
    상기 제2 도전성 패턴을 형성한 후에,
    상기 임플런트된 원자들이 상기 제1 도전성 패턴 내에서 균일한 분포특성을 갖도록 확산시키는 열 공정을 진행하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  7. 제 2 항에 있어서,
    상기 임플런트된 원자들은 인(Ph) 및 아세닉(As) 중 적어도 하나를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1 도전성 패턴의 폭은 상부영역에서 중간부분으로 갈수록 좁아지고 중간부분에서 하부영역으로 갈수록 넓어지도록 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 도전성 패턴은 오목하게 라운딩된 측벽을 갖도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  10. 제 1 항에 있어서,
    상기 제1 도전막을 식각하는 것은 건식 식각 공정을 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 제2 도전성 패턴을 갖는 반도체기판 상에 상기 제1 도전성 패턴에 인접하는 활성영역을 노출시키는 제1 개구부를 갖는 제1 포토레지스트 패턴을 형성하고,
    상기 제1 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제1 개구부에 의해 노출된 활성영역에 불순물 이온들을 주입하여 제1 불순물 영역을 형성하고,
    상기 제1 포토레지스트 패턴을 제거하고,
    상기 제1 불순물 영역에 주입된 불순물 이온들을 활성화시키기 위한 제1 열처리 공정을 진행하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제2 도전성 패턴을 갖는 반도체기판 상에 상기 제2 도전성 패턴에 인접하는 활성영역을 노출시키는 제2 개구부를 갖는 제2 포토레지스트 패턴을 형성하고,
    상기 제2 포토레지스트 패턴을 이온주입 마스크로 이용하여 상기 제2 개구부에 의해 노출된 활성영역에 불순물 이온들을 주입하여 제2 불순물 영역을 형성하고,
    상기 제2 포토레지스트 패턴을 제거하고,
    상기 제2 불순물 영역에 주입된 불순물 이온들을 활성화시키기 위한 제2 열처리 공정을 진행하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제2 열처리 공정은 상기 제1 열처리 공정보다 낮은 온도에서 진행하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  14. 반도체기판의 활성영역 상에 제공되되, 평평한 상부면을 가지며 적어도 일부분에서 좁아지다가 넓어지는 폭을 갖는 제1 도전성 패턴;
    상기 제1 도전성 패턴과 상기 활성영역 사이에 개재된 제1 유전막;
    상기 제1 도전성 패턴과 인접하는 상기 활성영역을 가로지르며 상기 제1 도전성 패턴과 중첩하는 제2 도전성 패턴; 및
    상기 제2 도전성 패턴과 상기 제1 도전성 패턴 사이에 개재됨과 아울러 상기 제2 도전성 패턴과 상기 활성영역 사이에 개재된 제2 유전막을 포함하는 플래쉬 메모리 소자.
  15. 제 14 항에 있어서,
    상기 제1 도전성 패턴은 도우프트 폴리 실리콘막으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자.
  16. 제 14 항에 있어서,
    상기 제2 도전성 패턴은 상기 제1 도전성 패턴의 상부표면과 부분적으로 중첩하면서 상기 제1 도전성 패턴의 측벽을 덮는 것을 특징으로 하는 플래쉬 메모리 소자.
  17. 제 14 항에 있어서,
    상기 제1 도전성 패턴과 상기 제2 도전성 패턴은 상기 제2 유전막의 두께만큼 이격된 것을 특징으로 하는 플래쉬 메모리 소자.
  18. 제 14 항에 있어서,
    상기 제1 도전성 패턴은 상부영역에서 중간부분으로 갈수록 좁아지고 중간부분에서 하부영역으로 갈수록 넓어지는 폭을 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  19. 제 14 항에 있어서,
    상기 제1 도전성 패턴은 오목하게 라운딩된 측벽을 갖는 것을 특징으로 하는 플래쉬 메모리 소자.
  20. 제 14 항에 있어서,
    상기 제1 도전성 패턴에 인접하는 활성영역에 제공된 제1 불순물 영역; 및
    상기 제2 도전성 패턴에 인접하는 활성영역에 제공된 제2 불순물 영역을 더 포함하되, 상기 제2 불순물 영역은 상기 제1 불순물 영역보다 얕은 접합(shallow junction)인 것을 특징으로 하는 플래쉬 메모리 소자.
  21. 제 1 항에 있어서,
    상기 제1 도전성 패턴을 형성한 후에,
    상기 마스크 패턴을 제거하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
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