KR20050118939A - 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조 방법 - Google Patents

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KR20050118939A
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Abstract

본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자는 플로팅 게이트 및 콘트롤 게이트를 형성하기 전에 반도체 기판상에 마스크 패턴을 형성한 후, 상기 마스크 패턴의 측벽에 의하여 자기정렬되도록 플로팅 게이트 및 콘트롤 게이트를 차례로 형성한다. 메모리 셀을 구성하는 플로팅 게이트는 기판의 주면에 평행한 제1 면과, 기판의 주면에 수직인 제2 면과, 제1 면과 제2 면과의 사이에 연장되어 있는 커브면을 가진다. 콘트롤 게이트는 플로팅 게이트의 제1 면의 연장선과 플로팅 게이트의 제2 면의 연장선과의 사이에서 90° 보다 작은 각도 범위로 한정되는 영역 내에서 상기 플로팅 게이트의 커브면 위에 형성되어 있다.

Description

스플릿 게이트형 플래쉬 메모리 소자 및 그 제조 방법{Split gate type flash memory device and process for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 특히 스플릿 게이트형 플래쉬 메모리 소자 및 그 제조 방법에 관한 것이다.
최근, 전기적으로 데이터의 입출력이 가능한 EEPROM (electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않아도 데이터의 보존이 가능하기 때문에 그 응용 분야가 다양해지고 있다.
비휘발성 반도체 메모리 소자에서는 비트 라인에 메모리 셀들이 병렬로 연결되어 있어 메모리 셀 트랜지스터의 문턱 전압 (threshold voltage)이 비선택 메모리 셀의 콘트롤 게이트에 인가되는 전압 (통상 0V) 보다 낮아지게 되면, 선택 메모리 셀의 온, 오프에 관계없이 소오스와 드레인 사이에서 전류가 흘러 모든 메모리 셀이 온 상태로 읽혀지는 오동작이 발생한다. 따라서, 비휘발성 메모리소자에서는 문턱 전압을 엄격하게 관리하여야 하는 어려움이 있다. 또한, 빠른 프로그램을 위해서는 충분한 채널 핫 캐리어를 발생시켜야 하며 이를 위해서는 높은 전압이 필요하고, 빠른 소거를 위해서는 충분한 F-N (Fowler-Nordheim) 터널링 전류가 생성되어야 하며 이 또한 높은 전압이 필요하다.
상기와 같은 문제점을 해결하기 위해 스플릿 게이트형 비휘발성 반도체 메모리 소자가 제안되어 왔다. (예를 들면, 미합중국 특허 제 5,045,488호 및 미합중국 특허 제5,029,130호) 또한, 반도체 메모리 소자의 집적도가 증가함에 따라 소스, 드레인, 콘트롤 게이트 및 플로팅 게이트 등과 같은 구성 요소들간의 얼라인먼트를 향상시키기 위하여 다양한 구조 및 제조 공정이 제안되었다. (예를 들면, 미합중국 특허 제6,329,685)
최근, 화상 및 음성 처리와 통신 기능을 집적한 휴대용 정보 장치의 시장이 확대됨에 따라, 전자 기기 및 정보 단말기의 경량화, 소형화, 및 저비용화가 요구되고 있으며, 동작 속도를 저하시키지 않고 소비 전력을 줄일 수 있는 전자 소자가 요구되고 있다. 이에 따라, 플래쉬 메모리, 로직 회로, CPU (중앙연산처리장치), 화상 음성 데이터처리용 IC (integrated circuits), 통신용 IC 등 서로 다른 기능을 가진 복수의 회로 시스템이 1개의 반도체 칩에 조합되어 구성된 시스템온칩 (system on chip) 프로세서가 멀티미디어용 전자 기기에 많은 이점을 제공하고 있다. 시스템온칩 프로세서 개념의 임베디드(embeded) 플래쉬 메모리 소자를 구현하기 위하여는 축소된 메모리 셀 사이즈를 구현할 필요가 있다.
스플릿 게이트형 플래쉬 메모리 소자는 플로팅 게이트와 콘트롤 게이트가 분리된 구조를 가지며, 플로팅 게이트는 외부와 전기적으로 완전히 절연되어 고립된 구조를 갖는다. 이 플로팅 게이트로의 전자 주입(프로그래밍) 및 방출(소거)에 따라 메모리 셀의 전류가 변하는 성질을 이용하여 정보를 저장한다. 플로팅 게이트로의 전자 주입은 채널에서의 핫-캐리어 (hot-carrier)를 이용한 CHEI(channel hot electron injection) 방식으로 이루어지며, 전자 방출은 플로팅 게이트와 콘트롤 게이트와의 사이의 절연막을 통한 F-N 터널링이 이용된다.
종래의 플로팅 게이트형 플래쉬 메모리 소자의 제조 방법에서는 플로팅 게이트 및 콘트롤 게이트를 형성하기 위하여 주로 포토리소그래피 공정이 이용된다. 상기 플로팅 게이트 및 콘트롤 게이트 형성을 위한 포토리소그래피 공정시 발생될 수 있는 미스얼라인(mis-align)을 보상하기 위하여 공정 설계시 미스얼라인 마진(margin)을 확보할 필요가 있다. 그러나, 지금까지 개발되어 온 플래쉬 메모리 소자의 제조 방법에 따르면 임베디드 플래쉬 메모리 소자에 적용하는 데 적합한 미세화된 셀 사이즈를 구현하는 데 한계가 있었으며, 특히 포토리소그래피 공정의 해상 한계로 인하여 미세화된 셀 사이즈 구현을 위한 마진 확보가 어려웠다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 임베디드 플래쉬 메모리 셀에 적용할 수 있는 미세화된 셀 사이즈를 가지는 플래쉬 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 포토리소그래피 공정에서의 해상 한계를 극복하여 미세화된 셀 사이즈를 확보할 수 있고, 웨이퍼상의 위치에 무관하게 균일한 셀을 형성함으로써 공정 안정성을 확보할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자는 하나의 비트 라인과 하나의 워드 라인과의 접점에 의하여 유일하게 결정되는 하나의 메모리 셀을 가지는 메모리 셀 어레이를 포함한다. 플로팅 게이트가 상기 하나의 메모리 셀을 구성하기 위하여 상기 기판 위에 형성되어 있다. 상기 플로팅 게이트는 상기 기판의 주면에 평행한 제1 면과, 상기 기판의 주면에 수직인 제2 면과, 상기 제1 면과 제2 면과의 사이에 연장되어 있는 커브면(curved surface)을 가진다. 콘트롤 게이트는 상기 플로팅 게이트의 제1 면의 연장선과 상기 플로팅 게이트의 제2 면의 연장선과의 사이에서 90° 보다 작은 각도 범위로 한정되는 영역 내에서 상기 플로팅 게이트의 커브면 위에 형성되어 있다. 상기 기판의 활성 영역에는 소스 및 드레인이 형성되어 있다.
바람직하게는, 상기 콘트롤 게이트는 상기 플로팅 게이트의 제1 면의 연장선에 평행한 제3 면을 가진다. 커플링 게이트 절연막이 상기 콘트롤 게이트의 제3 면과 상기 기판과의 사이에 형성되어 있다.
또한 바람직하게는, 상기 콘트롤 게이트는 상기 플로팅 게이트의 제2 면의 연장선에 평행한 제4 면을 가진다.
본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자는 상기 플로팅 게이트의 제2 면 및 상기 콘트롤 게이트의 일부를 동시에 덮도록 상기 소스 위에 형성되어 있는 제1 절연 스페이서와, 상기 콘트롤 게이트의 제3 면에 인접하여 상기 콘트롤 게이트의 일부를 덮도록 상기 드레인 위에 형성되어 있는 제2 절연 스페이서를 더 포함할 수 있다. 상기 제1 절연 스페이서는 상기 플로팅 게이트의 제2 면에 직접 접해 있고 상기 기판의 주면에 대하여 수직으로 연장되는 측벽을 가진다.
또한, 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자는 상기 플로팅 게이트의 제2 면의 연장선상에 위치하는 측벽을 가지고 상기 플로팅 게이트의 커브면 위에 형성되어 있는 제3 절연 스페이서를 더 포함할 수 있다. 게이트간 절연막을 사이에 두고 상기 플로팅 게이트의 커브면과 대면하고 있는 상기 콘트롤 게이트의 저면은 상기 플로팅 게이트의 커브면 보다 더 짧은 길이를 가진다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법에서는 반도체 기판상에 게이트 절연막을 형성한다. 상기 게이트 절연막 위에 측벽을 가지는 마스크 패턴을 형성한다. 상기 마스크 패턴의 측벽에 자기정렬되는 플로팅 게이트를 상기 반도체 기판 위에 형성한다. 상기 플로팅 게이트위에 게이트간 절연막을 형성한다. 상기 마스크 패턴의 측벽에 자기정렬되는 콘트롤 게이트를 상기 플로팅 게이트 위에 형성한다. 상기 마스크 패턴을 제거한 후 상기 플로팅 게이트 및 콘트롤 게이트 주위에 소스 및 드레인을 형성한다.
상기 마스크 패턴의 측벽은 상기 반도체 기판의 주면에 대하여 수직인 측벽을 가지도록 형성되는 것이 바람직하다.
상기 플로팅 게이트를 형성하기 위하여 먼저 상기 마스크 패턴을 덮는 제1 블랭킷 도전층을 형성한다. 그 후, 상기 마스크 패턴의 측벽을 덮는 상기 플로팅 게이트가 얻어지도록 상기 제1 블랭킷 도전층을 에치백한다.
또한, 상기 콘트롤 게이트를 형성하기 위하여 먼저 상기 마스크 패턴 및 플로팅 게이트를 덮는 제2 블랭킷 도전층을 형성한다. 그 후, 상기 마스크 패턴의 측벽 및 상기 플로팅 게이트의 상면을 덮는 상기 콘트롤 게이트가 얻어지도록 상기 제2 블랭킷 도전층을 에치백한다.
본 발명에 의하면, 플로팅 게이트 및 콘트롤 게이트가 각각 포토리소그래피 공정이 아닌 에치백 공정에 의하여 마스크 패턴의 측벽에 자기정렬되도록 형성되므로 포토리소그래피 공정시 발생될 수 있는 미스얼라인을 보상하기 위한 미스얼라인 마진을 고려할 필요가 없으며, 포토리소그래피 공정에서의 해상 한계를 극복하여 미세화된 셀 사이즈를 확보할 수 있고, 웨이퍼상의 위치에 무관하게 균일한 셀을 형성함으로써 공정 안정성을 확보할 수 있다. 따라서, 임베디드 플래쉬 메모리 셀에 적용할 수 있는 미세화된 셀 사이즈를 가지는 플래쉬 메모리 소자를 용이하게 형성할 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
다음에 예시하는 실시예들은 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 첨부 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자의 레이아웃이고, 도 2는 본 발명의 제1 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자를 구성하는 메모리 셀의 단면도로서, 도 1의 II - II'선 단면에 대응되는 하나의 메모리 셀(A)의 단면 구조를 보여주는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자는 활성 영역(12)이 정의되어 있는 반도체 기판(10)상에서 게이트 절연막(14) 위에 형성되어 있는 플로팅 게이트(20)와, 게이트간 절연막(32)을 사이에 두고 상기 플로팅 게이트(20) 위에 형성되어 있는 워드 라인(WL) 즉 콘트롤 게이트(40)를 포함한다. 상기 반도체 기판(10)의 활성 영역(12)에는 소스(52) 및 드레인(54)이 형성되어 있다. 상기 콘트롤 게이트(40)를 구성하는 워드 라인(WL)은 비트 라인(BL)과 직교하여 연장되어 있다. 하나의 비트 라인(BL)과 하나의 워드 라인(WL)과의 접점에 의하여 하나의 메모리 셀(A)이 유일하게 결정된다. 상기 메모리 셀(A)은 반도체 기판(10)상에서 복수개의 워드 라인(WL)과 복수개의 비트 라인(BL)과의 각각의 교차점 위치에서 종방향 및 횡방향에 따라 매트릭스 형태로 복수개 배치된다. 도 1에 도시한 바와 같이, 비트 라인(BL) 연장 방향에 따라 배치되어 있는 복수의 메모리 셀(A) 중 인접한 2 개의 메모리 셀은 하나의 드레인(54)을 공유하면서 상기 드레인(54)과 비트 라인(BL)과의 콘택(56)을 사이에 두고 대칭적인 구조를 가진다.
상기 플로팅 게이트(20)는 상기 반도체 기판(10)의 주면에 평행한 제1 면(22)과, 상기 반도체 기판(10)의 주면에 수직인 제2 면(24)과, 상기 제1 면(22)과 제2 면(24)과의 사이에 연장되어 있는 커브면(26)을 가진다.
상기 콘트롤 게이트(40)는 상기 플로팅 게이트(20)의 제1 면(22)의 연장선(22a)과 상기 플로팅 게이트(20)의 제2 면(24)의 연장선(24a)과의 사이에서 90° 보다 작은 각도 범위로 한정되는 영역 내에서 상기 플로팅 게이트(20)의 커브면(26) 위에 형성되어 있다.
상기 콘트롤 게이트(40)는 상기 플로팅 게이트(20)의 제1 면(22)의 연장선(22a)에 평행한 제3 면(42)과, 상기 플로팅 게이트(20)의 제2 면(24)의 연장선(24a)에 평행한 제4 면(44)을 가진다. 상기 콘트롤 게이트(40)의 제3 면(42)과 상기 반도체 기판(10)과의 사이에는 커플링 게이트 절연막(16)이 형성되어 있다.
상기 콘트롤 게이트(40)의 양 측에는 제1 절연 스페이서(62) 및 제2 절연 스페이서(64)가 각각 형성되어 있다. 상기 제1 절연 스페이서(62)는 상기 플로팅 게이트(20)의 제2 면(24) 및 상기 콘트롤 게이트(40)의 제4 면(44)을 동시에 덮도록 상기 소스(52) 위에 형성되어 있다. 상기 제1 절연 스페이서(62)는 상기 플로팅 게이트(20)의 제2 면(24)에 직접 접해 있는 수직 측벽(62a)을 가진다. 상기 수직 측벽(62a)은 상기 반도체 기판(10)의 주면에 대하여 수직으로 연장된다. 상기 제2 절연 스페이서(64)는 상기 콘트롤 게이트(40)의 제3 면(42)에 인접하여 상기 콘트롤 게이트(40)의 일부를 덮도록 상기 드레인(54) 위에 형성되어 있다. 상기 제1 절연 스페이서(62) 및 제2 절연 스페이서(64)는 각각 산화막, 질화막, 또는 이들의 복합막으로 이루어질 수 있다.
도 3은 본 발명의 제2 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자를 구성하는 메모리 셀의 단면도로서, 도 1의 II - II'선 단면에 대응되는 하나의 메모리 셀(A)의 단면 구조를 보여주는 도면이다. 도 3에 있어서, 제1 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 3에 도시한 제2 실시예는 제1 실시예와 대체로 동일하나, 제1 실시예와 다른 점은 플로팅 게이트(20)의 커브면(26) 위에 제3 절연 스페이서(70)가 형성되어 있다는 것이다. 상기 제3 절연 스페이서(70)는 상기 플로팅 게이트(20)의 제2 면(24)의 연장선(24a)상에 위치하는 수직 측벽(70a)을 가진다. 상기 제3 절연 스페이서(70)는 예를 들면 산화막으로 이루어질 수 있다.
상기 제3 절연 스페이서(70)를 형성함으로써, 상기 게이트간 절연막(32)을 사이에 두고 상기 플로팅 게이트(20)의 커브면(26)과 대면하고 있는 상기 콘트롤 게이트(40)의 저면(46)은 상기 플로팅 게이트(20)의 커브면(26) 보다 더 짧은 길이를 가지게 된다. 즉, 상기 플로팅 게이트(20)와 콘트롤 게이트(40)와의 오버랩(overlap) 면적이 제1 실시예의 경우에 비하여 줄어들게 된다. 따라서, 프로그래밍 동작시 상기 콘트롤 게이트(40)에 걸리는 전압에 의하여 상기 플로팅 게이트(20)에 미칠 수 있는 영향이 줄어들어 CHEI (channel hot electron injection)에 의한 커플링을 극대화할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 따른 스플릿 게이트형 플래쉬 메모리 소자의 동작에 대하여 설명한다.
먼저, 프로그래밍은 채널에서의 핫 캐리어를 이용한 CHEI 방식으로 이루어진다. 초기 상태에서 메모리 셀의 워드 라인(WL)에 고전압을 인가하고 소스(52)에 고전압을 인가하면, 상기 워드 라인(WL)에 인가된 문턱 전압 (Vth)에 의하여 채널이 형성되고, 상기 채널을 통하여 상기 드레인(54)에서 발생된 전자가 소스(52)로 이동한다. 이 때, 채널 핫 캐리어가 발생하여 고온 전자가 상기 커플링 게이트 절연막(16)을 거쳐 상기 플로팅 게이트(20)로 주입되고 상기 플로팅 게이트(20)는 음으로 차징된다. 프로그래밍된 후에는 상기 플로팅 게이트(20)가 전자에 의해 차징되어 있는 상태로 되며, 음의 전압이 유도된다.
소거(erase)는 상기 플로팅 게이트(20)와 상기 콘트롤 게이트(40)와의 사이에서의 게이트간 절연막(32)을 통한 F-N 터널링이 이용된다. 데이터 소거시에는, 상기 워드 라인(WL)에 고전압을 인가하고, 상기 소스(52)에 저전압을 인가하면 상기 플로팅 게이트(20)의 코너에 집중되는 강한 전계에 의하여 상기 플로팅 게이트(20)에 저장된 전자가 상기 워드 라인(WL)으로 터널링된다. 소거 동작에 의하여 상기 플로팅 게이트(20)에 축적되어 있던 전자가 상기 워드 라인(WL)으로 모두 빠져 나가면 상기 플로팅 게이트(20)는 초기 상태로 된다. 이 때, 상기 플로팅 게이트(20) 아래에 형성되는 채널에서의 Vth는 프로그래밍 후의 Vth 보다 낮게 되어 리드(read)시 상대적으로 높은 전류가 흐른다.
도 4a 내지 도 4i는 본 발명의 제1 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4a를 참조하면, 소자분리 공정에 의하여 활성 영역(12)(도 1 참조)이 정의된 반도체 기판(100)상에 게이트 절연막(102)을 형성하고, 반도체 기판(100)의 주면에 수직인 측벽을 가지는 마스크 패턴(110)을 상기 게이트 절연막(102) 위에 형성한다. 상기 게이트 절연막(102)을 형성하기 위하여 예를 들면 열 산화 공정, CVD(chemical vapor deposition) 공정, 또는 이들의 조합을 이용할 수 있으며, 약 80Å의 두께로 형성될 수 있다. 상기 마스크 패턴(110)은 실리콘 질화막으로 형성하는 것이 바람직하며, 도 1에서 "110a"로 표시한 바와 같은 개구 패턴을 가지도록 형성된다. 상기 마스크 패턴(110)은 예를 들면 약 3000Å의 두께로 형성된다.
도 4b를 참조하면, 상기 반도체 기판(100)상에 상기 게이트 절연막(102) 및 마스크 패턴(110)을 덮는 제1 블랭킷 도전층(120)을 형성한다. 상기 제1 블랭킷 도전층(120)은 도핑된 폴리실리콘층으로 형성될 수 있다.
도 4c를 참조하면, 에치백 공정에 의하여 상기 제1 블랭킷 도전층(120)을 식각하여 상기 마스크 패턴(110)의 측벽에 스페이서 형태의 도전층을 형성한 후, 이를 워드 라인(WL)(도 1 참조) 연장 방향에 따라 셀 분리하여 플로팅 게이트(120a)를 형성한다. 이 때, 상기 마스크 패턴(110)의 높이의 약 1/2의 높이를 가지는 상기 플로팅 게이트(120a)가 형성되도록 상기 에치백 공정에서의 식각량을 조절하는 것이 바람직하다. 또한, 상기 플로팅 게이트(120a)의 폭(W)을 크게 할수록 프로그램 효울이 높아지며, 소스 및 드레인간의 거리가 멀어지게 되어 펀치쓰루(punch through)를 방지할 수 있는 효과를 얻을 수 있다. 상기 스페이서 형태의 도전층의 셀 분리를 위하여 상기 스페이서 형태의 도전층 위에 도 1에서 "128"로 표시된 바와 같은 형태의 마스크 패턴을 형성한 후, 이를 식각 마스크로 이용하여 상기 스페이서 형태의 도전층을 이방성 식각한다. 그 결과, 각 메모리 셀 단위로 분리된 상기 플로팅 게이트(120a) (도 1의 "20"에 대응)가 얻어진다. 이와 같이, 상기 플로팅 게이트(120a)는 상기 마스크 패턴(110)의 측벽에 자기정렬되어 형성되므로 메모리 셀 영역 내에서 상기 플로팅 게이트(120a) 형성을 위한 별도의 얼라인 마진이 요구되지 않는다.
상기 플로팅 게이트(120)는 상기 반도체 기판(100)의 주면에 평행한 제1 면(122)과, 상기 반도체 기판(100)의 주면에 수직인 제2 면(124)과, 상기 제1 면(122)과 제2 면(124)과의 사이에 연장되어 있는 커브면(126)을 가진다.
도 4d를 참조하면, 상기 플로팅 게이트(120a) 위에 게이트간 절연막(130)을 형성한다. 상기 게이트간 절연막(130)은 상기 게이트 절연막(102) 보다 더 큰 두께로 형성하는 것이 바람직하다. 예를 들면, 상기 게이트간 절연막(130)은 약 150Å의 두께로 형성될 수 있다. 상기 게이트간 절연막(130)은 예를 들면 산화막, 질화막 또는 이들의 복합막으로 이루어질 수 있다.
도 4e를 참조하면, 상기 게이트간 절연막(130) 위에 제2 블랭킷 도전층(140)을 형성한다. 상기 제2 블랭킷 도전층(140)은 도핑된 폴리실리콘층으로 형성될 수 있다.
도 4f를 참조하면, 에치백 공정에 의하여 상기 제2 블랭킷 도전층(140)을 식각하여 상기 마스크 패턴(110)의 측벽에 스페이서 형태의 도전층을 형성한 후, 이를 소정의 마스크 패턴을 이용하여 패터닝하여 복수의 워드 라인(WL)(도 1 참조)을 형성한다. 그 결과, 상기 플로팅 게이트(120a) 위에는 상기 마스크 패턴(110)의 측벽에 자기정렬 방식으로 형성되는 워드 라인(WL)이 형성되며, 상기 워드 라인(WL)에 의하여 콘트롤 게이트(140a)가 형성된다. 상기 콘트롤 게이트(140a)는 상기 마스크 패턴(110)의 측벽에 자기정렬 방식으로 형성되므로, 메모리 셀 영역 내에서 상기 콘트롤 게이트(140a) 형성을 위한 별도의 얼라인 마진이 요구되지 않는다.
도 4g를 참조하면, 상기 마스크 패턴(110) 및 그 위에 남아 있는 절연막을 선택적으로 제거하여 상기 플로팅 게이트(120a) 및 콘트롤 게이트(140a) 주위의 활성 영역에서 반도체 기판(100)의 상면을 노출시킨 후, 상기 반도체 기판(100)에 이온 주입을 행하여 소스(152) 및 드레인(154)을 형성한다. 상기 비트 라인(BL) 연장 방향에 따라 인접해 있는 2 개의 메모리 셀이 하나의 드레인(154)을 공유하게 된다.
도 4h를 참조하면, 상기 소스(152) 및 드레인(154)이 형성된 결과물 전면에 절연 물질을 증착한 후 이를 다시 에치백하여 상기 소스(152) 위에는 제1 절연 스페이서(162)를 형성하고, 상기 드레인(154) 위에는 제2 절연 스페이서(164)를 형성한다. 상기 제1 절연 스페이서(162) 및 제2 절연 스페이서(164)는 각각 산화막, 질화막, 또는 이들의 복합막으로 이루어질 수 있다.
도 4i를 참조하면, 통상의 샐리사이드(salicide) 공정을 이용하여 상기 소스(152), 드레인(154) 및 콘트롤 게이트(140a) 상면에 각각 금속 실리사이드층(172, 174, 176)을 형성한다. 상기 금속 실리사이드층(172, 174, 176)을 형성함으로써 각 콘택에서의 면 저항 및 콘택 저항을 감소시킬 수 있다. 상기 금속 실리사이드층(172, 174, 176)은 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드, 하프늄 실리사이드, 백금 실리사이드, 또는 텅스텐 실리사이드로 이루어질 수 있으며, 그 중에서 코발트 실리사이드로 이루어지는 것이 바람직하다.
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 제2 실시예는 제1 실시예에서와 대체로 동일하나, 제1 실시예와 다른 점은 도 3을 참조하여 설명한 바와 같이 플로팅 게이트(120a)의 커브면(126) 위에 제3 절연 스페이서(270)를 형성한다는 것이다. 이에 대하여 보다 상세히 설명하면 다음과 같다. 도 5a 내지 도 5e에 있어서, 도 4a 내지 도 4i를 참조하여 설명한 제1 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.
도 5a를 참조하면, 도 4a 내지 도 4c를 참조하여 설명한 바와 같이 반도체 기판(100)상에 플로팅 게이트(120a)를 형성한 후, 그 결과물 전면에 절연 물질, 바람직하게는 산화물을 증착하고, 다시 에치백하여 상기 절연 스페이서(110)의 측벽 및 상기 플로팅 게이트(120a)의 커브면(126) 위에 제3 절연 스페이서(270)를 형성한다.
도 5b를 참조하면, 도 4d를 참조하여 설명한 바와 같은 방법으로 상기 플로팅 게이트(120a) 및 제3 절연 스페이서(270) 위에 게이트간 절연막(130)을 형성한다.
도 5c를 참조하면, 도 4e 및 도 4f를 참조하여 설명한 바와 같은 방법으로 상기 제3 절연 스페이서(270)의 측벽에 자기정렬 방식으로 형성되는 콘트롤 게이트(140a)를 상기 플로팅 게이트(120a) 위에 형성한다. 상기 플로팅 게이트(120a) 위에 상기 제3 절연 스페이서(270)를 형성함으로써, 상기 게이트간 절연막(130)을 사이에 두고 상기 플로팅 게이트(120a)와 콘트롤 게이트(140a)와의 오버랩 면적이 도 4f를 참조하여 설명한 바와 같은 제1 실시예의 경우에 비하여 줄어들게 된다. 따라서, 프로그래밍 동작시 상기 콘트롤 게이트(140a)에 걸리는 전압에 의하여 상기 플로팅 게이트(120a)에 미칠 수 있는 영향이 줄어들어 CHEI에 의한 커플링을 극대화할 수 있다.
도 5d를 참조하면, 도 4g 및 도 4h를 참조하여 설명한 바와 같은 방법으로 상기 마스크 패턴(110) 및 그 위에 남아 있는 절연막을 선택적으로 제거하고, 반도체 기판(100)에 소스(152) 및 드레인(154)을 형성한 후, 상기 소스(152) 및 드레인(154) 위에 각각 제1 절연 스페이서(162) 및 제2 절연 스페이서(164)를 형성한다.
도 5e를 참조하면, 도 4i를 참조하여 설명한 바와 같은 방법으로 상기 소스(152), 드레인(154) 및 콘트롤 게이트(140a) 상면에 각각 금속 실리사이드층(172, 174, 176)을 형성한다.
본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자는 플로팅 게이트 및 콘트롤 게이트를 형성하기 전에 반도체 기판상에 마스크 패턴을 형성한 후, 상기 마스크 패턴의 측벽에 의하여 자기정렬되도록 플로팅 게이트 및 콘트롤 게이트를 차례로 형성한다. 플로팅 게이트 및 콘트롤 게이트가 각각 포토리소그래피 공정이 아닌 에치백 공정에 의하여 마스크 패턴의 측벽에 자기정렬되도록 형성되므로 포토리소그래피 공정시 발생될 수 있는 미스얼라인을 보상하기 위한 미스얼라인 마진을 고려할 필요가 없으며, 포토리소그래피 공정에서의 해상 한계를 극복하여 미세화된 셀 사이즈를 확보할 수 있고, 웨이퍼상의 위치에 무관하게 균일한 셀을 형성함으로써 공정 안정성을 확보할 수 있다. 따라서, 임베디드 플래쉬 메모리 셀에 적용할 수 있는 미세화된 셀 사이즈를 가지는 플래쉬 메모리 소자를 용이하게 형성할 수 있다.
또한, 플로팅 게이트 형성을 위한 에치백 공정시 식각량을 조절함으로써 플로팅 게이트의 폭을 조절하는 것이 가능하므로, 프로그램 호율을 높이고 펀치쓰루를 방지하는 데 유리하게 되도록 상기 플로팅 게이트 폭을 증가시키는 것이 용이하다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명의 바람직한 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자의 레이아웃이다.
도 2는 본 발명의 제1 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자를 구성하는 메모리 셀의 단면도로서, 도 1의 II - II'선 단면에 대응되는 하나의 메모리 셀(A)의 단면 구조를 보여주는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자를 구성하는 메모리 셀의 단면도로서, 도 1의 II - II'선 단면에 대응되는 하나의 메모리 셀(A)의 단면 구조를 보여주는 도면이다.
도 4a 내지 도 4i는 본 발명의 제1 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 5a 내지 도 5e는 본 발명의 제2 실시예에 따른 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 반도체 기판, 12: 활성 영역, 20: 플로팅 게이트, 22: 제1 면, 22a: 연장선, 24: 제2 면, 24a: 연장선, 26: 커브면, 32: 게이트간 절연막, 40: 콘트롤 게이트, 42: 제3 면, 44: 제4 면, 52: 소스, 54: 드레인, 56: 콘택, 62: 제1 절연 스페이서, 62a: 수직 측벽, 64: 제2 절연 스페이서, 70: 제3 절연 스페이서, 70a: 수직 측벽, 100: 반도체 기판, 102: 게이트 절연막, 110: 마스크 패턴, 120: 제1 블랭킷 도전층, 120a: 플로팅 게이트, 122: 제1 면, 124: 제2 면, 126; 커브면, 128: 마스크 패턴, 130: 게이트간 절연막, 140: 제2 블랭킷 도전층, 140a: 콘트롤 게이트, 152: 소스, 154: 드레인, 162: 제1 절연 스페이서, 164: 제2 절연 스페이서, 172: 174: 176: 금속 실리사이드층, 270: 제3 절연 스페이서.

Claims (20)

  1. 하나의 비트 라인과 하나의 워드 라인과의 접점에 의하여 유일하게 결정되는 하나의 메모리 셀을 가지는 메모리 셀 어레이와,
    상기 하나의 메모리 셀을 구성하기 위하여 상기 기판 위에 형성되고 상기 기판의 주면에 평행한 제1 면과, 상기 기판의 주면에 수직인 제2 면과, 상기 제1 면과 제2 면과의 사이에 연장되어 있는 커브면(curved surface)을 가지는 플로팅 게이트와,
    상기 플로팅 게이트의 제1 면의 연장선과 상기 플로팅 게이트의 제2 면의 연장선과의 사이에서 90° 보다 작은 각도 범위로 한정되는 영역 내에서 상기 플로팅 게이트의 커브면 위에서 형성되어 있는 콘트롤 게이트와,
    상기 기판의 활성 영역에 형성되어 있는 소스 및 드레인을 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  2. 제1항에 있어서,
    상기 콘트롤 게이트는 상기 플로팅 게이트의 제1 면의 연장선에 평행한 제3 면을 가지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  3. 제2항에 있어서,
    상기 콘트롤 게이트의 제3 면과 상기 기판과의 사이에 형성되어 있는 커플링 게이트 절연막을 더 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  4. 제1항에 있어서,
    상기 콘트롤 게이트는 상기 플로팅 게이트의 제2 면의 연장선에 평행한 제4 면을 가지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  5. 제2항에 있어서,
    상기 플로팅 게이트의 제2 면 및 상기 콘트롤 게이트의 일부를 동시에 덮도록 상기 소스 위에 형성되어 있는 제1 절연 스페이서와,
    상기 콘트롤 게이트의 제3 면에 인접하여 상기 콘트롤 게이트의 일부를 덮도록 상기 드레인 위에 형성되어 있는 제2 절연 스페이서를 더 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  6. 제5항에 있어서,
    상기 제1 절연 스페이서는 상기 플로팅 게이트의 제2 면에 직접 접해 있고 상기 기판의 주면에 대하여 수직으로 연장되는 측벽을 가지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  7. 제5항에 있어서,
    상기 제1 절연 스페이서 및 제2 절연 스페이서는 각각 산화막, 질화막, 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  8. 제1항에 있어서,
    상기 플로팅 게이트의 제2 면의 연장선상에 위치하는 측벽을 가지고 상기 플로팅 게이트의 커브면 위에 형성되어 있는 제3 절연 스페이서를 더 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  9. 제8항에 있어서,
    상기 제3 절연 스페이서는 산화막으로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  10. 제8항에 있어서,
    상기 콘트롤 게이트의 커브면 위에 형성된 게이트간 절연막과,
    상기 게이트간 절연막을 사이에 두고 상기 플로팅 게이트의 커브면과 대면하고 있는 상기 콘트롤 게이트의 저면을 더 포함하고,
    상기 콘트롤 게이트의 저면은 상기 플로팅 게이트의 커브면 보다 더 짧은 길이를 가지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  11. 제5항에 있어서,
    상기 제1 절연 스페이서와 상기 제2 절연 스페이서와의 사이에서 상기 콘트롤 게이트의 위에 형성되어 있는 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자.
  12. 반도체 기판상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 위에 측벽을 가지는 마스크 패턴을 형성하는 단계와,
    상기 마스크 패턴의 측벽에 자기정렬되는 플로팅 게이트를 상기 반도체 기판 위에 형성하는 단계와,
    상기 플로팅 게이트위에 게이트간 절연막을 형성하는 단계와,
    상기 마스크 패턴의 측벽에 자기정렬되는 콘트롤 게이트를 상기 플로팅 게이트 위에 형성하는 단계와,
    상기 마스크 패턴을 제거한 후 상기 플로팅 게이트 및 콘트롤 게이트 주위에 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 마스크 패턴은 실리콘 질화막으로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 마스크 패턴의 측벽은 상기 반도체 기판의 주면에 대하여 수직인 측벽을 가지도록 형성되는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법.
  15. 제12항에 있어서,
    상기 플로팅 게이트를 형성하는 단계는
    상기 마스크 패턴을 덮는 제1 블랭킷 도전층을 형성하는 단계와,
    상기 마스크 패턴의 측벽을 덮는 상기 플로팅 게이트가 얻어지도록 상기 제1 블랭킷 도전층을 에치백하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법.
  16. 제12항에 있어서,
    상기 콘트롤 게이트를 형성하는 단계는
    상기 마스크 패턴 및 플로팅 게이트를 덮는 제2 블랭킷 도전층을 형성하는 단계와,
    상기 마스크 패턴의 측벽 및 상기 플로팅 게이트의 상면을 덮는 상기 콘트롤 게이트가 얻어지도록 상기 제2 블랭킷 도전층을 에치백하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법.
  17. 제12항에 있어서,
    상기 콘트롤 게이트를 형성하기 전에 상기 마스크 패턴의 측벽을 덮는 절연 스페이서를 상기 플로팅 게이트 위에 형성하는 단계를 더 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 절연 스페이서는 산화물로 이루어지는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법.
  19. 제12항에 있어서,
    상기 플로팅 게이트와 접하는 제1 절연 스페이서를 상기 소스 위에 형성하는 단계와,
    상기 콘트롤 게이트와 접하는 제2 절연 스페이서를 상기 드레인 위에 형성하는 단계를 더 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 절연 스페이서 및 제2 절연 스페이서를 형성한 후 상기 소스 및 드레인의 상면에 금속 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스플릿 게이트형 플래쉬 메모리 소자의 제조 방법.
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