JP2006005354A - スプリットゲート型のフラッシュメモリ素子及びその製造方法 - Google Patents

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Abstract

【課題】 スプリットゲート型のフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】 フローティングゲート及びコントロールゲートを形成する前に半導体基板上にマスクパターンを形成した後、マスクパターンの側壁によって自己整列されるようにフローティングゲート及びコントロールゲートを順次形成するスプリットゲート型のフラッシュメモリ素子。メモリセルを構成するフローティングゲートは、基板の主面に平行な第１面と、基板の主面に垂直である第２面と、第１面と第２面との間に延びているカーブ面を有する。コントロールゲートは、フローティングゲートの第１面の延長線とフローティングゲートの第２面の延長線との間で９０゜より小さな角度範囲に限定される領域内で、前記フローティングゲートのカーブ面上に形成されている。
【選択図】 図２

Description

本発明は、半導体メモリ素子及びその製造方法に係り、特に、スプリットゲート型のフラッシュメモリ素子及びその製造方法に関する。
最近、電気的にデータの入出力が可能なＥＥＰＲＯＭ(electrically erasable and programmable ＲＯＭ）またはフラッシュメモリに対する需要が増加している。フラッシュメモリ素子は、電気的にデータの消去及び保存が可能であり、電源が提供されなくともデータの保存が可能であるため、その応用分野が多様化している。
不揮発性半導体メモリ素子では、ビットラインにメモリセルが並列連結されており、メモリセルトランジスタの閾電圧が非選択メモリセルのコントロールゲートに印加される電圧（通常的に、０Ｖ）より低くなれば、選択メモリセルのオン、オフに関係なくソースとドレインとの間で電流が流れて、あらゆるメモリセルがオン状態と読み取られる誤動作が発生する。したがって、不揮発性メモリ素子では、閾電圧を厳格に管理せねばならないという難しさがある。また、速いプログラムのためには充分なチャンネルホットキャリアを発生させねばならず、そのためには高い電圧が必要であり、速い消去のためには充分なＦ−Ｎ(Fowler-Nordheim)トンネリング電流が生成されねばならず、それも高い電圧が必要である。
前記のような問題点を解決するために、スプリットゲート型不揮発性半導体メモリ素子が提案されてきた（例えば、特許文献１及び特許文献２参照）。また、半導体メモリ素子の集積度が増加するにつれて、ソース、ドレイン、コントロールゲート及びフローティングゲートのような構成要素間のアラインメントを向上させるために多様な構造及び製造工程が提案された（例えば、特許文献３参照）。
最近、画像及び音声処理と通信機能を集積した携帯用情報装置の市場が拡大するにつれて、電子機器及び情報端末器の軽量化、小型化、及び低コスト化が要求されており、動作速度を低下させずに消費電力を減らしうる電子素子が要求されている。それにより、フラッシュメモリ、ロジック回路、ＣＰＵ（中央演算処理装置）、画像音声データ処理用ＩＣ(integrated circuits)、通信用ＩＣなどの相異なる機能を有する複数の回路システムが１つの半導体チップに組合わせられて構成されたシステムオンチッププロセッサがマルチメディア用の電子機器に多くの利点を提供している。システムオンチッププロセッサ概念のエンベデッドフラッシュメモリ素子を具現するには、縮小したメモリセルサイズを具現する必要がある。
スプリットゲート型のフラッシュメモリ素子は、フローティングゲートとコントロールゲートとが分離された構造を有し、フローティングゲートは、外部と電気的に完全に絶縁されて孤立された構造を有する。そのフローティングゲートへの電子注入（プログラミング）及び放出（消去）によってメモリセルの電流が変わる性質を利用して情報を保存する。フローティングゲートへの電子注入は、チャンネルでのホットキャリアを利用したＣＨＥＩ(channel hot electron injection)方式で行われ、電子放出は、フローティングゲートとコントロールゲートとの間の絶縁膜を通じてもＦ−Ｎトンネリングが利用される。
従来のフローティングゲート型フラッシュメモリ素子の製造方法では、フローティングゲート及びコントロールゲートを形成するために、主にフォトリソグラフィ工程が利用される。前記フローティングゲート及びコントロールゲート形成のためのフォトリソグラフィ工程時に発生しうるミスアライン(mis-align)を補償するために、工程設計時にミスアラインマージンを確保する必要がある。しかし、これまで開発されてきたフラッシュメモリ素子の製造方法によれば、エンベデッドフラッシュメモリ素子への適用に適した微細化されたセルサイズを具現するのに限界があり、特に、フォトリソグラフィ工程の解像限界によって微細化されたセルサイズ具現のためのマージン確保が難しかった。
米国特許第5,045,488号明細書 米国特許第5,029,130号明細書 米国特許第6,329,685号明細書
本発明の目的は、前記した従来技術での問題点を解決しようとするものであり、エンベデッドフラッシュメモリセルに適用できる微細化されたセルサイズを有するフラッシュメモリ素子を提供するところにある。
本発明の他の目的は、フォトリソグラフィ工程での解像限界を克服して微細化されたセルサイズを確保でき、ウェハー上の位置に関係なく均一なセルを形成することで工程安定性を確保できるフラッシュメモリ素子の製造方法を提供するところにある。
前記目的を達成するために、本発明に係るスプリットゲート型のフラッシュメモリ素子は、一本のビットラインと一本のワードラインとの接点によって唯一に決定される一つのメモリセルを有するメモリセルアレイを含む。フローティングゲートは、前記一つのメモリセルを構成するために前記基板上に形成されている。前記フローティングゲートは、前記基板の主面に平行な第１面と、前記基板の主面に垂直である第２面と、前記第１面と第２面との間に延びているカーブ面と、を有する。コントロールゲートは、前記フローティングゲートの第１面の延長線と前記フローティングゲートの第２面の延長線との間で９０゜より小さな角度範囲に限定される領域内で、前記フローティングゲートのカーブ面上に形成されている。前記基板の活性領域にはソース及びドレインが形成されている。
好ましくは、前記コントロールゲートは、前記フローティングゲートの第１面の延長線に平行な第３面を有する。カップリングゲート絶縁膜は、前記コントロールゲートの第３面と前記基板との間に形成されている。
また好ましくは、前記コントロールゲートは、前記フローティングゲートの第２面の延長線に平行な第４面を有する。
本発明に係るスプリットゲート型のフラッシュメモリ素子は、前記フローティングゲートの第２面及び前記コントロールゲートの一部を同時に覆うように前記ソース上に形成されている第１絶縁スペーサと、前記コントロールゲートの第３面に隣接して、前記コントロールゲートの一部を覆うように前記ドレイン上に形成されている第２絶縁スペーサと、を更に含みうる。前記第１絶縁スペーサは、前記フローティングゲートの第２面に当接しており、前記基板の主面に対して垂直に延びる側壁を有する。
また、本発明に係るスプリットゲート型のフラッシュメモリ素子は、前記フローティングゲートの第２面の延長線上に位置する側壁を有し、前記フローティングゲートのカーブ面上に形成されている第３絶縁スペーサを更に含みうる。ゲート間絶縁膜を挟んで前記フローティングゲートのカーブ面と対面している前記コントロールゲートの底面は、前記フローティングゲートのカーブ面より更に短い長さを有する。
前記他の目的を達成するために、本発明に係るスプリットゲート型のフラッシュメモリ素子の製造方法では、半導体基板上にゲート絶縁膜を形成する。前記ゲート絶縁膜上に側壁を有するマスクパターンを形成する。前記マスクパターンの側壁に自己整列されるフローティングゲートを前記半導体基板上に形成する。前記フローティングゲート上にゲート間絶縁膜を形成する。前記マスクパターンの側壁に自己整列されるコントロールゲートを前記フローティングゲート上に形成する。前記マスクパターンを除去した後、前記フローティングゲート及びコントロールゲートの周りにソース及びドレインを形成する。
前記マスクパターンの側壁は、前記半導体基板の主面に対して垂直である側壁を有するように形成されることが好ましい。
前記フローティングゲートを形成するために、まず、前記マスクパターンを覆う第１ブランケット導電層を形成する。その後、前記マスクパターンの側壁を覆う前記フローティングゲートが得られるように前記第１ブランケット導電層をエッチバックする。
また、前記コントロールゲートを形成するために、まず、前記マスクパターン及びフローティングゲートを覆う第２ブランケット導電層を形成する。その後、前記マスクパターンの側壁及び前記フローティングゲートの上面を覆う前記コントロールゲートが得られるように前記第２ブランケット導電層をエッチバックする。
本発明によれば、フローティングゲート及びコントロールゲートがそれぞれフォトリソグラフィ工程でないエッチバック工程によってマスクパターンの側壁に自己整列されるように形成されるため、フォトリソグラフィ工程時に発生しうるミスアラインを補償するためのミスアラインマージンを考慮する必要がなく、フォトリソグラフィ工程での解像限界を克服して微細化されたセルサイズを確保でき、ウェハー上の位置に関係なく均一なセルを形成することで工程安定性を確保できる。したがって、エンベデッドフラッシュメモリセルに適用できる微細化されたセルサイズを有するフラッシュメモリ素子を容易に形成できる。
本発明に係るスプリットゲート型のフラッシュメモリ素子は、フローティングゲート及びコントロールゲートを形成する前に半導体基板上にマスクパターンを形成した後、前記マスクパターンの側壁によって自己整列されるようにフローティングゲート及びコントロールゲートを順次形成する。フローティングゲート及びコントロールゲートがそれぞれフォトリソグラフィ工程ではないエッチバック工程によってマスクパターンの側壁に自己整列されるように形成されるため、フォトリソグラフィ工程時に発生できるミスアラインを補償するためのミスアラインマージンを考慮する必要がなく、フォトリソグラフィ工程での解像限界を克服して微細化されたセルサイズを確保することができ、ウェハー上の位置に関係なく均一なセルを形成することで工程安定性を確保することができる。したがって、エンベデッドフラッシュメモリセルに適用できる微細化されたセルサイズを有するフラッシュメモリ素子を容易に形成できる。
また、フローティングゲート形成のためのエッチバック工程時にエッチング量を調節することで、フローティングゲートの幅を調節することが可能であるため、プログラム効率を高め、パンチスルーの防止に有利になるように前記フローティングゲート幅を増加させることが容易である。
以下で例示する実施例は多様な形態に変形でき、本発明の範囲は以下で説明する実施例に限定されるものではない。本発明の実施例は、当業者に本発明を更に完全に説明するために提供されるものである。添付図面において、膜または領域のサイズまたは厚さは、明細書の明確性のために誇張されたものである。
図１は、本発明の好ましい実施例に係るスプリットゲート型のフラッシュメモリ素子のレイアウトであり、図２は、本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子を構成するメモリセルの断面図であって、図１のＩＩ−ＩＩ’線の断面に対応する一つのメモリセル（Ａ）の断面構造を示す図面である。
図１及び図２を参照すれば、本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子は、活性領域１２が定義されている半導体基板１０上で、ゲート絶縁膜１４上に形成されているフローティングゲート２０と、ゲート間絶縁膜３２を挟んで前記フローティングゲート２０上に形成されているワードライン（ＷＬ）、すなわちコントロールゲート４０と、を含む。前記半導体基板１０の活性領域１２にはソース５２及びドレイン５４が形成されている。前記コントロールゲート４０を構成するワードライン（ＷＬ）は、ビットライン（ＢＬ）と直交して延びている。一本のビットライン（ＢＬ）と一本のワードライン（ＷＬ）との接点によって一つのメモリセル（Ａ）が唯一のものとして決定される。前記メモリセル（Ａ）は、半導体基板１０上で複数のワードライン（ＷＬ）と複数のビットライン（ＢＬ）とのそれぞれの交差点位置で、縦方向及び横方向に沿ってマトリックス状に複数配置される。図１に示したように、ビットライン（ＢＬ）の延長方向に沿って配置されている複数のメモリセル（Ａ）のうち、隣接した２つのメモリセルは一つのドレイン５４を共有し、かつ前記ドレイン５４とビットライン（ＢＬ）とのコンタクト５６を挟んで対称的な構造を有する。
前記フローティングゲート２０は、前記半導体基板１０の主面に平行な第１面２２と、前記半導体基板１０の主面に垂直である第２面２４と、前記第１面２２と第２面２４との間に延びているカーブ面２６と、を有する。
前記コントロールゲート４０は、前記フローティングゲート２０の第１面２２の延長線２２ａと前記フローティングゲート２０の第２面２４の延長線２４ａとの間で、９０゜より小さな角度範囲に限定される領域内で前記フローティングゲート２０のカーブ面２６上に形成されている。
前記コントロールゲート４０は、前記フローティングゲート２０の第１面２２の延長線２２ａに平行な第３面４２と、前記フローティングゲート２０の第２面２４の延長線２４ａに平行な第４面４４と、を有する。前記コントロールゲート４０の第３面４２と前記半導体基板１０との間にはカップリングゲート絶縁膜１６が形成されている。
前記コントロールゲート４０の両側には、第１絶縁スペーサ６２及び第２絶縁スペーサ６４がそれぞれ形成されている。前記第１絶縁スペーサ６２は、前記フローティングゲート２０の第２面２４及び前記コントロールゲート４０の第４面４４を同時に覆うように前記ソース５２上に形成されている。前記第１絶縁スペーサ６２は、前記フローティングゲート２０の第２面２４に当接している垂直側壁６２ａを有する。前記垂直側壁６２ａは、前記半導体基板１０の主面に対して垂直に延びる。前記第２絶縁スペーサ６４は、前記コントロールゲート４０の第３面４２に隣接して、前記コントロールゲート４０の一部を覆うように前記ドレイン５４上に形成されている。前記第１絶縁スペーサ６２及び第２絶縁スペーサ６４は、それぞれ酸化膜、窒化膜、またはそれらの複合膜からなりうる。
図３は、本発明の第２実施例に係るスプリットゲート型のフラッシュメモリ素子を構成するメモリセルの断面図であって、図１のＩＩ−ＩＩ’線の断面に対応する一つのメモリセル（Ａ）の断面構造を示す図面である。図３において、第１実施例と同じ参照符号は同一部材を表す。
図３に示した第２実施例は、第１実施例とほぼ同じであるが、第１実施例と異なる点は、フローティングゲート２０のカーブ面２６上に第３絶縁スペーサ７０が形成されているという点である。前記第３絶縁スペーサ７０は、前記フローティングゲート２０の第２面２４の延長線２４ａ上に位置する垂直側壁７０ａを有する。前記第３絶縁スペーサ７０は、例えば、酸化膜からなりうる。
前記第３絶縁スペーサ７０を形成することで、前記ゲート間絶縁膜３２を挟んで前記フローティングゲート２０のカーブ面２６と対面している前記コントロールゲート４０の底面４６は、前記フローティングゲート２０のカーブ面２６より短い長さを有する。すなわち、前記フローティングゲート２０とコントロールゲート４０とのオーバーラップ面積が第１実施例の場合に比べて減る。したがって、プログラミング動作時に前記コントロールゲート４０にかかる電圧によって、前記フローティングゲート２０に及ぼす影響が減り、ＣＨＥＩ(channel hot electron injection)によるカップリングを極大化することができる。
次に、本発明の好ましい実施例に係るスプリットゲート型のフラッシュメモリ素子の動作について説明する。
まず、プログラミングは、チャンネルでのホットキャリアを利用したＣＨＥＩ方式からなる。初期状態でメモリセルのワードライン（ＷＬ）に高電圧を印加し、ソース５２に高電圧を印加すれば、前記ワードライン（ＷＬ）に印加された閾電圧（Ｖｔｈ）によってチャンネルが形成され、前記チャンネルを通じて前記ドレイン５４で発生した電子がソース５２に移動する。その時、チャンネルホットキャリアが発生して、高温電子が前記カップリングゲート絶縁膜１６を経て前記フローティングゲート２０に注入され、前記フローティングゲート２０は負にチャージングされる。プログラミングされた後には、前記フローティングゲート２０が電子によりチャージングされている状態になり、負電圧が誘導される。
消去は、前記フローティングゲート２０と前記コントロールゲート４０との間でゲート間絶縁膜３２を通じてのＦ−Ｎトンネリングが利用される。データの消去時には、前記ワードライン（ＷＬ）に高電圧を印加し、前記ソース５２に低電圧を印加すれば、前記フローティングゲート２０のコーナーに集中する強い電界によって、前記フローティングゲート２０に保存された電子が前記ワードライン（ＷＬ）にトンネリングされる。消去動作によって前記フローティングゲート２０に蓄積されていた電子が前記ワードライン（ＷＬ）に何れも出されれば、前記フローティングゲート２０は初期状態になる。その時、前記フローティングゲート２０の下に形成されるチャンネルでのＶｔｈは、プログラミング後のＶｔｈより低くなり、リード(read)時に相対的に高電流が流れる。
図４Ａないし図４Ｉは、本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。
図４Ａを参照すれば、素子分離工程によって活性領域１２（図１参照）が定義された半導体基板１００上にゲート絶縁膜１０２を形成し、半導体基板１００の主面に垂直である側壁を有するマスクパターン１１０を前記ゲート絶縁膜１０２上に形成する。前記ゲート絶縁膜１０２を形成するために、例えば、熱酸化工程、ＣＶＤ(chemical vapor deposition)工程、またはそれらの組合わせを利用でき、約８０Åの厚さに形成することができる。前記マスクパターン１１０は、シリコン窒化膜で形成することが好ましく、図１で“１１０ａ”と表示したような開口パターンを有するように形成される。前記マスクパターン１１０は、例えば、約３０００Åの厚さに形成される。
図４Ｂを参照すれば、前記半導体基板１００上に前記ゲート絶縁膜１０２及びマスクパターン１１０を覆う第１ブランケット導電層１２０を形成する。前記第１ブランケット導電層１２０は、ドーピングされたポリシリコン層で形成することができる。
図４Ｃを参照すれば、エッチバック工程によって前記第１ブランケット導電層１２０をエッチングして、前記マスクパターン１１０の側壁にスペーサ状の導電層を形成した後、それをワードライン（ＷＬ）（図１参照）延長方向に沿ってセル分離してフローティングゲート１２０ａを形成する。その時、前記マスクパターン１１０の約１／２の高さを有する前記フローティングゲート１２０ａが形成されるように、前記エッチバック工程でのエッチング量を調節することが好ましい。また、前記フローティングゲート１２０ａの幅（Ｗ）を広げるほどプログラム効率が高まり、ソース及びドレイン間の距離が拡大し、パンチスルー(punch through)を防止できる効果が得られる。前記スペーサ状の導電層のセル分離のために前記スペーサ状の導電層上に、図１で“１２８”と表示されたような形態のマスクパターンを形成した後、それをエッチングマスクとして利用して前記スペーサ状の導電層を異方性エッチングする。その結果、各メモリセル単位に分離された前記フローティングゲート１２０ａ（図１の“２０”に対応）が得られる。そのように、前記フローティングゲート１２０ａは、前記マスクパターン１１０の側壁に自己整列して形成されるため、メモリセル領域内で前記フローティングゲート１２０ａの形成のための別途のアラインマージンが要求されない。
前記フローティングゲート１２０は、前記半導体基板１００の主面に平行な第１面１２２と、前記半導体基板１００の主面に垂直である第２面１２４と、前記第１面１２２と第２面１２４との間に延びているカーブ面１２６とを有する。
図４Ｄを参照すれば、前記フローティングゲート１２０ａ上にゲート間絶縁膜１３０を形成する。前記ゲート間絶縁膜１３０は、前記ゲート絶縁膜１０２より更に厚く形成することが好ましい。例えば、前記ゲート間絶縁膜１３０は約１５０Åの厚さに形成することができる。前記ゲート間絶縁膜１３０は、例えば、酸化膜、窒化膜またはそれらの複合膜からなることができる。
図４Ｅを参照すれば、前記ゲート間絶縁膜１３０上に第２ブランケット導電層１４０を形成する。前記第２ブランケット導電層１４０は、ドーピングされたポリシリコン層で形成することができる。
図４Ｆを参照すれば、エッチバック工程によって、前記第２ブランケット導電層１４０をエッチングして前記マスクパターン１１０の側壁にスペーサ状の導電層を形成した後、それを所定のマスクパターンを利用してパターニングして複数のワードライン（ＷＬ）（図１参照）を形成する。その結果、前記フローティングゲート１２０ａ上には、前記マスクパターン１１０の側壁に自己整列方式で形成されるワードライン（ＷＬ）が形成され、前記ワードライン（ＷＬ）によってコントロールゲート１４０ａが形成される。前記コントロールゲート１４０ａは、前記マスクパターン１１０の側壁に自己整列方式で形成されるため、メモリセル領域内で前記コントロールゲート１４０ａの形成のための別途のアラインマージンが要求されない。
図４Ｇを参照すれば、前記マスクパターン１１０及びその上に残っている絶縁膜を選択的に除去して、前記フローティングゲート１２０ａ及びコントロールゲート１４０ａの周りの活性領域で半導体基板１００の上面を露出させた後、前記半導体基板１００にイオン注入を行なってソース１５２及びドレイン１５４を形成する。前記ビットライン（ＢＬ）延長方向に沿って隣接している２つのメモリセルが一つのドレイン１５４を共有する。
図４Ｈを参照すれば、前記ソース１５２及びドレイン１５４が形成された結果物の全面に絶縁物質を堆積させた後、それを再びエッチバックして前記ソース１５２上には第１絶縁スペーサ１６２を形成し、前記ドレイン１５４上には第２絶縁スペーサ１６４を形成する。前記第１絶縁スペーサ１６２及び第２絶縁スペーサ１６４は、それぞれ酸化膜、窒化膜、またはそれらの複合膜からなることができる。
図４Ｉを参照すれば、通常のシリサイド工程を利用して前記ソース１５２、ドレイン１５４及びコントロールゲート１４０ａの上面にそれぞれ金属シリサイド層１７２，１７４，１７６を形成する。前記金属シリサイド層１７２，１７４，１７６を形成することで、各コンタクトでの面抵抗及びコンタクト抵抗を減少させることができる。前記金属シリサイド層１７２，１７４，１７６は、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、ハフニウムシリサイド、白金シリサイド、またはタングステンシリサイドからなることができ、そのうち、コバルトシリサイドからなることが好ましい。
図５Ａないし図５Ｅは、本発明の第２実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。第２実施例は、第１実施例とほぼ同じであるが、第１実施例と異なる点は、図３を参照して説明したように、フローティングゲート１２０ａのカーブ面１２６上に第３絶縁スペーサ２７０を形成するということである。それについて、更に詳細に説明すれば次の通りである。図５Ａないし図５Ｅにおいて、図４Ａないし図４Ｉを参照して説明した第１実施例と同じ参照符号は同じ部材を示す。
図５Ａを参照すれば、図４Ａないし図４Ｃを参照して説明したように、半導体基板１００上にフローティングゲート１２０ａを形成した後、その結果物の全面に絶縁物質、好ましくは酸化物を堆積させ、再びエッチバックして前記絶縁スペーサ１１０の側壁及び前記フローティングゲート１２０ａのカーブ面１２６上に第３絶縁スペーサ２７０を形成する。
図５Ｂを参照すれば、図４Ｄを参照して説明したような方法で、前記フローティングゲート１２０ａ及び第３絶縁スペーサ２７０上にゲート間絶縁膜１３０を形成する。
図５Ｃを参照すれば、図４Ｅ及び図４Ｆを参照して説明したような方法で、前記第３絶縁スペーサ２７０の側壁に自己整列方式で形成されるコントロールゲート１４０ａを前記フローティングゲート１２０ａ上に形成する。前記フローティングゲート１２０ａ上に前記第３絶縁スペーサ２７０を形成することで、前記ゲート間絶縁膜１３０を挟んで前記フローティングゲート１２０ａとコントロールゲート１４０ａとのオーバーラップ面積が図４Ｆを参照して説明したような第１実施例の場合に比べて減る。したがって、プログラミング動作時に前記コントロールゲート１４０ａにかかる電圧によって前記フローティングゲート１２０ａに及ぼす影響が減り、ＣＨＥＩによるカップリングを極大化することができる。
図５Ｄを参照すれば、図４Ｇ及び図４Ｈを参照して説明したような方法で、前記マスクパターン１１０及びその上に残っている絶縁膜を選択的に除去し、半導体基板１００にソース１５２及びドレイン１５４を形成した後、前記ソース１５２及びドレイン１５４上にそれぞれ第１絶縁スペーサ１６２及び第２絶縁スペーサ１６４を形成する。
図５Ｅを参照すれば、図４Ｉを参照して説明したような方法で、前記ソース１５２、ドレイン１５４及びコントロールゲート１４０ａの上面にそれぞれ金属シリサイド層１７２，１７４，１７６を形成する。
以上、本発明を好ましい実施例を挙げて詳細に説明したが、本発明は、前記実施例に限定されず、本発明の技術的思想及び範囲内で当業者によって多様な変形及び変更が可能である。
本発明に係るスプリットゲート型のフラッシュメモリ素子及びその製造方法は、大規模、高集積ＬＳＩの回路素子及びその製造方法に適用できる。
本発明の好ましい実施例に係るスプリットゲート型のフラッシュメモリ素子のレイアウトである。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子を構成するメモリセルの断面図であって、図１のＩＩ−ＩＩ’線の断面に対応する一つのメモリセル（Ａ）の断面構造を示す図面である。 本発明の第２実施例に係るスプリットゲート型のフラッシュメモリ素子を構成するメモリセルの断面図であって、図１のＩＩ−ＩＩ’線の断面に対応する一つのメモリセル（Ａ）の断面構造を示す図面である。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第１実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第２実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第２実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第２実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第２実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。 本発明の第２実施例に係るスプリットゲート型のフラッシュメモリ素子の製造方法を説明するために、工程順序によって示した断面図である。
符号の説明
１０ 半導体基板
１４ ゲート絶縁膜
１６ カップリングゲート絶縁膜
２０ フローティングゲート
２２ 第１面
２２ａ 第１面２２の延長線
２４ａ 第２面２４の延長線
２６ カーブ面
３２ ゲート間絶縁膜
４０ コントロールゲート
４４ 第４面
４６ 底面
５２ ソース
６２ 第１絶縁スペーサ
６２ａ 垂直側壁
６４ 第２絶縁スペーサ

Claims (20)

  1. 一本のビットラインと一本のワードラインとの接点によって唯一に決定される一つのメモリセルを有するメモリセルアレイと、
    前記一つのメモリセルを構成するために前記基板上に形成され、前記基板の主面に平行な第１面と、前記基板の主面に垂直である第２面と、前記第１面と第２面との間に延びているカーブ面を有するフローティングゲートと、
    前記フローティングゲートの第１面の延長線と前記フローティングゲートの第２面の延長線との間で９０゜より小さな角度範囲に限定される領域内で、前記フローティングゲートのカーブ面上に形成されているコントロールゲートと、
    前記基板の活性領域に形成されているソース及びドレインと、を備えることを特徴とするスプリットゲート型のフラッシュメモリ素子。
  2. 前記コントロールゲートは、前記フローティングゲートの第１面の延長線に平行な第３面を有することを特徴とする請求項１に記載のスプリットゲート型のフラッシュメモリ素子。
  3. 前記コントロールゲートの第３面と前記基板との間に形成されているカップリングゲート絶縁膜を更に含むことを特徴とする請求項２に記載のスプリットゲート型のフラッシュメモリ素子。
  4. 前記コントロールゲートは、前記フローティングゲートの第２面の延長線に平行な第４面を有することを特徴とする請求項１に記載のスプリットゲート型のフラッシュメモリ素子。
  5. 前記フローティングゲートの第２面及び前記コントロールゲートの一部を同時に覆うように前記ソース上に形成されている第１絶縁スペーサと、
    前記コントロールゲートの第３面に隣接して、前記コントロールゲートの一部を覆うように前記ドレイン上に形成されている第２絶縁スペーサと、を更に含むことを特徴とする請求項２に記載のスプリットゲート型のフラッシュメモリ素子。
  6. 前記第１絶縁スペーサは、前記フローティングゲートの第２面に当接しており、前記基板の主面に対して垂直に延びる側壁を有することを特徴とする請求項５に記載のスプリットゲート型のフラッシュメモリ素子。
  7. 前記第１絶縁スペーサ及び第２絶縁スペーサは、それぞれ酸化膜、窒化膜、またはそれらの複合膜からなることを特徴とする請求項５に記載のスプリットゲート型のフラッシュメモリ素子。
  8. 前記フローティングゲートの第２面の延長線上に位置する側壁を有し、前記フローティングゲートのカーブ面上に形成されている第３絶縁スペーサを更に含むことを特徴とする請求項１に記載のスプリットゲート型のフラッシュメモリ素子。
  9. 前記第３絶縁スペーサは、酸化膜からなることを特徴とする請求項８に記載のスプリットゲート型のフラッシュメモリ素子。
  10. 前記コントロールゲートのカーブ面上に形成されたゲート間絶縁膜と、
    前記ゲート間絶縁膜を挟んで前記フローティングゲートのカーブ面と対面している前記コントロールゲートの底面を更に含み、
    前記コントロールゲートの底面は、前記フローティングゲートのカーブ面より更に短い長さを有することを特徴とする請求項８に記載のスプリットゲート型のフラッシュメモリ素子。
  11. 前記第１絶縁スペーサと前記第２絶縁スペーサとの間で、前記コントロールゲート上に形成されている金属シリサイド層を更に含むことを特徴とする請求項５に記載のスプリットゲート型のフラッシュメモリ素子。
  12. 半導体基板上にゲート絶縁膜を形成するステップと、
    前記ゲート絶縁膜上に側壁を有するマスクパターンを形成するステップと、
    前記マスクパターンの側壁に自己整列されるフローティングゲートを前記半導体基板上に形成するステップと、
    前記フローティングゲート上にゲート間絶縁膜を形成するステップと、
    前記マスクパターンの側壁に自己整列されるコントロールゲートを前記フローティングゲート上に形成するステップと、
    前記マスクパターンを除去した後、前記フローティングゲート及びコントロールゲートの周りにソース及びドレインを形成するステップと、を含むことを特徴とするスプリットゲート型のフラッシュメモリ素子の製造方法。
  13. 前記マスクパターンは、シリコン窒化膜からなることを特徴とする請求項１２に記載のスプリットゲート型のフラッシュメモリ素子の製造方法。
  14. 前記マスクパターンの側壁は、前記半導体基板の主面に対して垂直である側壁を有するように形成されることを特徴とする請求項１２に記載のスプリットゲート型のフラッシュメモリ素子の製造方法。
  15. 前記フローティングゲートを形成するステップは、
    前記マスクパターンを覆う第１ブランケット導電層を形成するステップと、
    前記マスクパターンの側壁を覆う前記フローティングゲートが得られるように前記第１ブランケット導電層をエッチバックするステップと、を含むことを特徴とする請求項１２に記載のスプリットゲート型のフラッシュメモリ素子の製造方法。
  16. 前記コントロールゲートを形成するステップは、
    前記マスクパターン及びフローティングゲートを覆う第２ブランケット導電層を形成するステップと、
    前記マスクパターンの側壁及び前記フローティングゲートの上面を覆う前記コントロールゲートが得られるように前記第２ブランケット導電層をエッチバックするステップと、を含むことを特徴とする請求項１２に記載のスプリットゲート型のフラッシュメモリ素子の製造方法。
  17. 前記コントロールゲートを形成する前に、前記マスクパターンの側壁を覆う絶縁スペーサを前記フローティングゲート上に形成するステップを更に含むことを特徴とする請求項１２に記載のスプリットゲート型のフラッシュメモリ素子の製造方法。
  18. 前記絶縁スペーサは、酸化物からなることを特徴とする請求項１７に記載のスプリットゲート型のフラッシュメモリ素子の製造方法。
  19. 前記フローティングゲートと接する第１絶縁スペーサを前記ソース上に形成するステップと、
    前記コントロールゲートと接する第２絶縁スペーサを前記ドレイン上に形成するステップと、を更に含むことを特徴とする請求項１２に記載のスプリットゲート型のフラッシュメモリ素子の製造方法。
  20. 前記第１絶縁スペーサ及び第２絶縁スペーサを形成した後、前記ソース及びドレインの上面に金属シリサイド層を形成するステップを更に含むことを特徴とする請求項１９に記載のスプリットゲート型のフラッシュメモリ素子の製造方法。
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