KR101580172B1 - 임베디드 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 임베디드 플래시 메모리 소자의 제조방법은 반도체 기판 상에 산화막을 형성하는 단계와, 산화막상에 펜스 질화막 패턴을 형성하는 단계와, 펜스 질화막 패턴 하부의 산화막을 남긴 나머지 산화막을 모두 제거하고, 반도체 기판 상에 ONO막을 형성하는 단계와, 반도체 기판 전면에 폴리 실리콘을 증착하는 단계와, 폴리 실리콘을 블랭킷 식각하여 펜스 질화막 패턴의 측면에 폴리 실리콘 패턴을 형성하는 단계와, 펜스 질화막 패턴을 제거하고 남은 폴리 실리콘 패턴 사이의 반도체 기판 내에 소스/드레인 임플란트를 진행하는 단계와, 메모리 게이트 전극으로 형성될 폴리 실리콘 패턴을 제외한 반도체 기판 전면의 폴리 실리콘 패턴 및 ONO막을 제거하는 단계와, 로직 트랜지스터를 형성하기 위해 메모리 게이트 전극과 이격된 반도체 기판 상에 폴리 실리콘을 증착하는 단계 및 메모리 게이트 전극 측면의 반도체 기판 내에 소스/드레인 임플란트를 진행하는 단계를 포함함을 특징으로 한다.
임페디드 플래시 메모리 소자, 블랭킷 식각
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 메모리 게이트 형성시 발생하는 미스 얼라인을 방지하는 임베디드 플래쉬 메모리 소자의 제조방법에 관한 것이다.
반도체 장치의 집적도가 향상됨에 따라, 소비자의 다양한 요구에 부응하기 위해 메모리 제품과 로직 제품이 하나의 칩에 병합된 복합 칩이 개발되고 있다. 이러한 복합 칩에 사용되는 메모리는 디램(Dynamic Random Access Memory:DRAM), 에스램(Static RAM:SRAM) 등과 같은 휘발성 메모리 소자 및 플래시 메모리 등과 같은 비휘발성 메모리 소자를 포함한다.
복합 칩은 개별적인 메모리 제품과 로직 제품을 하나의 칩 내에 구현하기 때문에 소형화, 저전력화, 고속화 및 낮은 전자파 장애(ElectroMagnetic Interference:EMI) 노이즈 실현할 수 있다는 등의 장점을 지닌다.
이에 따라, 최근 많은 분야에서 복합 칩의 개발과 관련된 연구가 활발하게 진행되고 있다.
이러한 복합 칩의 대표적인 예로는 디램 셀과 로직 소자가 병합되어 있는 디램-로직 병합 소자나 플래시 메모리 셀과 로직 소자가 병합되어 있는 플래시 로직 병합 소자를 들 수 있다.
플래시-로직 병합 소자의 경우에는 메모리 셀의 게이트 전극을 자기 정렬(self-align)에 의한 스플릿 게이트(split gate) 형태로 형성하는 방법이 이용되고 있다. 스플릿 게이트 형태로 제어 게이트 전극을 형성함으로써, 미세한 디자인 룰의 조건에서도 메모리 셀의 커플링 비가 증가하고, 소거 및 프로그램 효율이 높은 메모리 셀이 형성될 수 있다.
그러나 복합 칩을 형성하기 위해서는 반도체 장치를 제조할 때, 메모리 소자를 형성하기 위한 공정과 로직 회로를 형성하기 위한 공정을 동시에 고려해야 하는 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 플래시-로직 병합 소자의 메모리 셀의 게이트 전극 형성시 미스 얼라인(misalign)을 방지하는 임베디드 플래시 메모리 소자의 제조방법을 제공하는데 있다.
본 발명의 실시예에 따른 임베디드 플래시 메모리 소자의 제조방법은 반도체 기판 상에 산화막을 형성하는 단계와, 산화막상에 펜스 질화막 패턴을 형성하는 단계와, 펜스 질화막 패턴 하부의 상기 산화막을 남긴 나머지 산화막을 모두 제거하고, 반도체 기판 상에 ONO막을 형성하는 단계와, 반도체 기판 전면에 폴리 실리콘을 증착하는 단계와, 폴리 실리콘을 블랭킷 식각하여 펜스 질화막 패턴의 측면에 폴리 실리콘 패턴을 형성하는 단계와, 펜스 질화막 패턴을 제거하고 남은 폴리 실리콘 패턴 사이의 반도체 기판 내에 소스/드레인 임플란트를 진행하는 단계와, 메모리 게이트 전극으로 형성될 폴리 실리콘 패턴을 제외한 반도체 기판 전면의 폴리 실리콘 패턴 및 ONO막을 제거하는 단계와, 로직 트랜지스터를 형성하기 위해 메모리 게이트 전극과 이격된 반도체 기판 상에 폴리 실리콘을 증착하는 단계 및 메모리 게이트 전극 측면의 반도체 기판 내에 소스/드레인 임플란트를 진행하는 단계를 포함함을 특징으로 한다.
본 발명의 실시예에 따른 임베디드 플래시 메모리 소자의 제조방법은 질화막 을 식각 정지막으로 하는 블랭킷 폴리 식각 방법을 이용하여 메모리 트랜지스터의 게이트를 형성함으로써, 게이트 형성시 미스 얼라인 문제를 해결할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명에 의한 임베디드 플래시 메모리 소자의 제조방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 1 내지 도 10은 본 발명의 실시예에 의한 임베디드 플래시 메모리 소자의 제조방법에 의한 공정 단면도들이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 임베디드 플래시 메모리 소자는 반도체 기판(100) 상에 산화막(110)을 성장시킨다.
산화막(110)은 CVD(Chemical Vapor Deposition) 공정 방법으로 PSG, BSG, BPSG, SOG 등의 절연 물질을 증착하거나, HDP로 실리콘 산화막 등의 절연 물질을 증착하고, 산화막(110)의 평탄화를 위하여 화학적기계적연마(CMP:Chemical Mechanical Polishing) 공정으로 그 표면을 평탄화할 수 있다.
도 2에 도시된 바와 같이, 산화막(110) 상에 펜스(fencE) 성장을 위한 질화막(Nitride, 120)을 증착한다.
도 3에 도시된 바와 같이, 질화막(120)을 패터닝하기 위해 질화막(120) 상에 포토레지스트 물질을 을 도포한 후 패터닝하여 포토 레지스트 패턴(미도시)을 형성한다. 이후, 포토 레지스트 패턴을 이용하는 식각 공정 예컨대, RIE(Reactive Ion Etcher) 공정을 수행하여 질화막(120)을 식각하여 펜스 질화막(120a)을 형성한다.
도 4에 도시된 바와 같이, 펜스 질화막(120a) 하부의 산화막(110a)만 남기고 반도체 기판(100) 상의 산화막(110)을 제거한 후, ONO막(130)을 형성한다. ONO막(130)은 터널 산화막(tunneling oxide layer,132), 트랩 질화막(trap nitride layer,134) 및 하드마스크 산화막(hardmask oxide layer, 136)을 차례로 형성한다.
도 5에 도시된 바와 같이, 메모리 게이트 전극을 형성하기 위해 반도체 기판(100) 전면에 폴리 실리콘(140)을 증착한다. 이때, 증착하는 폴리 실리콘(140)의 두께로 향후 형성될 게이트 전극의 게이트 렝쓰(gate length)를 조절 할 수 있다.
도 6에 도시된 바와 같이, 폴리 실리콘(140)에 블랭킷 식각(blanket etch) 공정을 진행하고, 이때, 펜스 질화막(120a)은 식각 정지막 역할을 한다.
종래에는 메모리 게이트 전극을 형성하기 위해 포토 마스크 공정을 진행할 때, 게이트 전극의 미스 얼라인이 발생하였는데에 반해, 본 발명은 펜스 질화막(120a)을 식각 정지막으로 하여 폴리 실리콘(140)을 포토 마스크없이 블랭킷 식각함으로써, 게이트 렝쓰를 조절하며, 미스 얼라인을 방지할 수 있다.
이와 같이 폴리 실리콘(140)을 블랭킷 식각하여 메모리 게이트 전극(140a)을 얻을 수 있다.
도 7에 도시된 바와 같이, 패터닝된 포토레지스트를 마스크로 펜스 질화막(120a)을 제거하고, 메모리 소자의 소스(source) 및 셀렉트 트랜지스터의 드레인 영역을 위한 임플란트를 진행하며, 플래쉬 메모리 영역을 제외한 모든 지역의 폴리 실리콘(140) 및 ONO막(130)을 제거한다.
도 8에 도시된 바와 같이, 로직 트랜지스터의 게이트(150) 형성을 위한 산화막 형성 공정을 실시하고, 메모리 및 로직 트랜지스터를 형성하기 위해 소스 및 드레인 임플란트를 시행한다.
도 9에 도시된 바와 같이, 후속 콘택 및 후공정(BEOL:Back End of Line) 진행으로 전체적인 임베디드 플래시 메모리를 형성한다.
본 발명의 일 실시예에 따른 임베디드 플래시 메모리 소자의 제조방법은 포토 패터닝을 하지 않고, 단순하게 펜스 질화막의 높이나 혹은 폴리 실리콘의 증착 두께로 메모리 게이트 전극의 사이즈를 결정하므로 쉽게 셀의 면적을 줄일 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1 내지 도 9는 본 발명의 실시예에 따른 임베디드 플래시 메모리 소자의 제조 공정을 도시한 공정 단면도.
Claims (5)
- 반도체 기판 상에 산화막을 형성하는 단계;상기 산화막상에 펜스 질화막 패턴을 형성하는 단계;상기 펜스 질화막 패턴 하부의 상기 산화막을 남긴 나머지 산화막을 모두 제거하고, 상기 반도체 기판 상에 ONO막을 형성하는 단계;상기 반도체 기판 전면에 폴리 실리콘을 증착하는 단계;상기 폴리 실리콘을 블랭킷 식각하여 상기 펜스 질화막 패턴의 측면에 폴리 실리콘 패턴을 형성하는 단계;상기 펜스 질화막 패턴을 제거하고 남은 상기 폴리 실리콘 패턴 사이의 상기 반도체 기판 내에 소스/드레인 임플란트를 진행하는 단계;메모리 게이트 전극으로 형성될 상기 폴리 실리콘 패턴을 제외한 반도체 기판 전면의 상기 폴리 실리콘 패턴 및 상기 ONO막을 제거하는 단계;로직 트랜지스터를 형성하기 위해 상기 메모리 게이트 전극과 이격된 반도체 기판 상에 폴리 실리콘을 증착하는 단계; 및상기 메모리 게이트 전극 측면의 상기 반도체 기판 내에 소스/드레인 임플란트를 진행하는 단계를 포함함을 특징으로 하는 임베디드 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 펜스 질화막 패턴은 상기 블랭킷 식각시 식각 정지막으로 이용되는 것을 특징으로 한는 임베디드 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 메모리 게이트 전극을 제외한 상기 반도체 기판 전면의 상기 폴리 실리콘 및 ONO막을 제거시 손상된 지역의 보상 및 로직 트랜지스터 영역의 게이트 형성을 위한 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 소자의 제조방법.
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- 제 1 항에 있어서,상기 메모리 게이트 전극 및 상기 로직 트랜지스터 상에 콘택 및 BEOL(Back End Of Line) 공정을 더 진행하는 단계를 포함하는 것을 특징으로 하는 임베디드 플래시 메모리 소자의 제조방법.
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