JPH04208573A - 不揮発性半導体記憶装置の製造方法 - Google Patents

不揮発性半導体記憶装置の製造方法

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JPH04208573A
JPH04208573A JP2340914A JP34091490A JPH04208573A JP H04208573 A JPH04208573 A JP H04208573A JP 2340914 A JP2340914 A JP 2340914A JP 34091490 A JP34091490 A JP 34091490A JP H04208573 A JPH04208573 A JP H04208573A
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gate insulating
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gate electrode
forming
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Susumu Hasunuma
蓮沼 晋
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体装置の製造方法に関し、特に電
気的に書込み・消去が可能な浮遊ゲート型半導体記憶装
置の製造方法に関する。
〔従来の技術〕
従来電気的に書込み・消去が可能な不揮発性半導体記憶
装置としては、その書込み・消去にFowler−No
rdheim型トンネル電流ケトンネル電流−船釣であ
った。しかしながら、この方式ではその動作特性上、書
込み後のメモリ・トランジスタがテプレッション状態に
なるため選択的な読出しを可能にするためには各ビット
毎に選択トランジスタを設ける必要があった。従って、
1ビ、ソトのメモリ・セルは選択トランジスタとメモリ
・トランジスタとから構成され、このためにセル面積が
大きくなり、大容量化の妨げになっていた。
これに対する一つの対応策として最近フラッシュEEF
ROMが提案されている。これは従来のEEFROMの
ようなバイト単位の書換えは行えず、−括消去型ではあ
るものの紫外線消去型EPROMのような大容量セルと
「電気的消去」とを結びつける手法として最近注目を集
めている。
第3図は、そのようなF1a5h  EEPROMの中
で最もセル面積を小さくできるセルフ・アイランド・ゲ
ート型と呼ばれるメモリ・セルの断面構造図である。こ
の例はP型半導体基板11の表面にn+型トドレイン領
域18n++ソース領域17とを設け、ソース領域−ド
レイン領域間の半導体基板11上の一部にゲート絶縁膜
12を介して浮遊ゲート電極14を設け、さらにこの浮
遊ゲート電極14上にゲート電極間絶縁膜15を介して
制御ゲート電極16が形成されている。浮遊ゲート電極
14と制御ゲート電極16とはチャンネル長方向におい
て、自己整合的に形成されている。
このメモリ・トランジスタの動作原理をfluに説明す
る。書込み動作は通常の紫外線消去型EPROMと同様
に、トレイン領域、制御ゲート電極に高電圧を印加し、
チャンネル内のピンチ・オフ領域で発生したホット・エ
レクトロンを浮遊ゲート電極に注入するいわゆるホット
エレクトロン注入で行なう。消去動作は制御ゲート電極
を接地した状態でソース領域に高電圧を印加し、Fow
ler−Nordheim型トンネル電流ケトンネル電
流−ト電極内の電子の放出を行なう。このとき、このメ
モリ・セルでは従来のE E P ROMのような選択
ゲートがないため、「消去のし過き」によりテプレッン
ヨン状態に到ることは許されず浮遊ゲート電極内には負
電荷が残った状態で消去動作を止めるのが常である。
〔発明が解決しようとする課題〕
しかしながら、上述した従来のフラッシュEEFROM
では消去動作にトンネル電流を用(・るために浮遊ゲー
ト電極下でのゲート絶縁膜を、酸化膜であれば10nm
程度にまで薄膜化する必要があり、そのような状況では
セルフ・アラインド・ゲート型セルのソース側のアバラ
ンシェ・ブレーク・タウン発生電圧が低くなるという問
題があった。
この問題は特に浮遊ゲートが負に帯電している場合、つ
まり既書込みセルにおいて顕著である。
消去速度を速くするためには消去電圧を高くするかゲー
ト絶縁膜を薄くする必要があるが、どちらもアバランシ
ェ・ブレーク・ダウンが発生−しやすくなる方向の要求
であり、これらは書込みレベルが深くなる程厳しくなる
このようなブレーク・ダウン発生電圧とゲート絶縁膜厚
との兼ね合いによって消去電圧が決定されるが、通常の
接合の形成法ではブレーク・ダウン発生時は12〜13
Vであるため、12V程度の消去電圧で例えは1秒程度
で消去できるためにはゲート絶縁膜は、酸化膜の場合1
00人程堆積り薄い必要かある。
しかしながらゲート絶縁膜がこのように薄いと誤消去か
起こりやすくなる。誤消去にはProgramDist
urb、Read Disturbと呼ばれる各モード
があるが、このうちRead Disturbとは次の
ようなものである。
即ち、メモリ・トランジスタの読出し時にはトレインと
ゲートに5V程度の電圧を印加しトレイン電流の有・無
を調べるが、通常のICメモリでは10年間程度の読出
し動作を保証しなければならい。このとき、最悪の状況
においてはあるメモリ・トランジスタのトレインに5V
の読出し電圧が10年間印加され続ける場合が予想され
る。このとき、長時間にわたるトレイン電圧の印加によ
り浮遊ゲート中の電子がF−Nトンネル電流で引抜かれ
る現象をRe1d Disturbと呼ぶ。消去特性で
は単純に言って、消去電圧がlv低下すると消去時間が
1桁遅くなるが、これを先の例で言えば、12Vの消去
電圧で1秒間に消去され得るメモリ・トランジスタでは
、10年間にわたる5Vの印加で十分に消去されてしま
うため現実には使用できないことになる。それどころか
、読出し電圧を1V程度にまで低くしてもかなり低い閾
値電圧にまで消去されてしまい実用にならないことがわ
かる。
これを防ぐためには読出し電圧と消去電圧との差を大き
くすることが必要となるが、読出し電圧はオン電流をあ
る程度得るためにあまり低くすることができす、消去電
圧を高くすることも先に述べたように7ハランンエ・フ
レーク・ダウンの発生電圧により制限されている。この
ように従来のセルフ・アイランド・ゲート型フラッシュ
EEPROMでは誤動作を防きながら動作電圧を決定す
ることが極めて困難であった。
〔課題を解決するための手段〕
本発明の不揮発性半導体記憶装置の製造方法は、第1導
電型半導体基板表面の所定領域に膜厚の厚い素子分離領
域を形成する工程と、該素子分離領域以外の前記半導体
基板表面の活性領域に熱酸化法によって第1ゲート絶縁
膜を形成する工程と、将来メモリ・トランジスタを形成
する領域の該第1ゲート絶縁膜の一部をエッチング・除
去し、より膜厚の薄い第2ゲート絶縁膜を形成する工程
と、少なくとも前記第1ゲート絶縁膜の一部と前記第2
ゲート絶縁膜の一部を覆うが如く第1のポリシリコン層
を形成・パターニングする工程と、該第1のポリシリコ
ン層の表面に第3ゲート絶縁膜を形成する工程と、前記
基板表面に第2のポリ7977層を形成し、前記第3ゲ
ート絶縁膜、前記第1ポリシリコン層を介して、少なく
とも前記第1ゲート絶縁膜の一部と前記第2ゲート絶縁
膜の一部の上に延在するようにこれをパターニングし制
御ゲートを形成する工程と、該制御ゲート電極の外部に
延在する前記第1のポリシリコン層を前記制御ゲート電
極に整合させてエッチング・除去し浮遊ゲート電極を形
成する工程と、前記制御ゲート電極に整合させて前記活
性領域に第2導電型の不純物を拡散しソース及びトレイ
ン領域を形成する工程とから成る。
ご実施例〕 次に本発明について図面を参照して説明する。
第1図(a)〜Cd)は本発明の不揮発性半導体記憶装
置の製造方法の第1の実施例の半導体チップの断面図で
ある。まず第1図(a)に示すように、例えはP型ソリ
コン基板11の表面に通常のLOCO8法等により素子
分離領域(図示しない)を形成し、その活性領域内の基
板表面に第1のゲート絶縁膜12を例えば熱酸化法によ
り形成し、さらに将来メモリ・トランジスタを形成する
領域の第1のゲート絶縁膜12の一部をエツチングし、
例えは熱酸化法により第2のゲート絶縁膜13を形成す
る。この第2のゲート絶縁膜13の膜厚は、メモリ・ト
ランジスタの消去動作時にトンネル電流が通過するため
高々20nmであることが望ましく・。
このとき、第1のゲート絶縁膜12は追加酸化を受ける
ことになるため、第2のゲート絶縁膜13よりも厚くな
る。
次に必要があればメモリ・セル領域に関値電圧コー/ト
ロール用のチャンネル・トーピンクを行なうためホロン
のイオン注入を行なう。そして、基板表面に第1のポリ
シリコン層14をCVD法等により形成し、少なくとも
メモリ・1ラノ/7・り領域の一部には残るごうにパタ
ーニングする。このとぎ、画定された第1のポリノリコ
ン層]4は、第1図(b)に示すように第1のゲート絶
縁膜12と第2のゲート絶縁膜13との上に延在するよ
うにする。さらに、第1図(c)に示すように、第1の
ポリノリコン層14上に熱酸化法等により第3のゲート
絶縁膜15を形成し、その上に第2のポリノリコン層を
形成し、制御ゲート電極16をパターニングする。この
とき、制御ゲート電極16も第1のポリシリコン層14
と同様に、J 1のゲート絶縁膜12と第2のゲート絶
縁膜13との上に延在するようにする。次に第1図(d
)に示すようにチャンネル長方向において制御ゲート電
極16に整合させて第3のゲート絶縁膜15.第1のポ
リノリコン層14をエツチングし、残された第1のポリ
シリコン層14を浮遊ゲート電極とする。さらに、制御
ゲート電極16をマスクにしてソース側(第2のゲート
絶縁膜13がある側)に例えばリンのイオン注入を行な
い、またトレイン側(第1のゲート絶縁膜12がある側
)及びソース側に例えはヒ素の注入を行ない、ソース領
域17、  ドレイン領域18をそれぞれ形成する。こ
のとき、ソース側のヒ素の注入はゲート電Wi 16か
ら離間させて行なうことにより、ソース側をLDD構造
として消去動作時の高耐圧を実現する。
その後、層間絶縁膜として・例えばPSG膜を成長させ
、コンタクト孔を開孔した後金属配線を形成・パターニ
ングしパッシベーション膜を形成して最終形状を得る(
図示しない)。
このように浮遊ゲート下のゲート絶縁膜の膜厚チャンネ
ル長方向において変化させることにより、ソース側から
の消去時には薄い第2のゲート絶縁膜を通じてF−N)
ン不リングを生じやすくし、また第1のゲート絶縁膜1
2の膜厚を厚くすることにより読出し時、書込み時のト
レイン側からの誤消去を防止している。
第2図は本発明の第2の実施例の半導体チップの断面図
である。第1の実施例ではソース領域17をLDD構造
で形成したが、本実施例ではDDD構造としている。こ
の場合の形成方法としては第1の実施例の如く、制御ゲ
ート電極16を形成、これに整合させて浮遊ゲート電極
14も形成した後、フォトレジスト等でトレイン領域側
を覆った状態でリンのイオン注入を行ない、熱処理を施
した後制御ゲート電極16をマスクにしてヒ素のイオン
注入を行ない、トレイン領域18.ソース領域17とす
る。本実施例では第1の実施例に比べてLDD構造のよ
うにオフセット構造を作る必要がないため、製造が容易
であること、DDD構造をイオン注入及び熱拡散で形成
するためソース領域の接合耐圧を高めることができると
いう利点がある。
〔発明の効果〕
以上説明したように、本発明の半導体装置の製造方法に
例えば、浮遊ゲート電極下のゲート絶縁膜の膜厚をチャ
ネル長方向において変化させることにより、ソース側か
らの消去時には薄いゲート絶縁膜を通じてF−N)ンネ
リングを起こしやすくし、またドレイン側のゲート絶縁
膜厚を厚くすることにより読出し時及び書込み時の誤消
去を防止することができる。ゲート絶縁膜厚はトレイン
側、ソース側の動作に応じた任意の膜厚設定が可能とな
り、従来技術のような誤動作の危険を完全に除くことが
できる。
【図面の簡単な説明】
第1図は本発明の一実施例の主要断面図、第2図は本発
明の他の実施例の断面図、第3図は従来のF1a5h 
 EEPROMの断面図。 11・・・半導体基板、12・・・・第1のゲート絶縁
膜、13・・・・・・第2のゲート絶縁膜、14・・・
・第1のポリシリコン層、15  第3のゲート絶縁膜
、16・・・・第2のポリシリコン層、17・・四ソー
ス領域、18・・・・・トレイン領域。 代理人 弁理士  内 原   晋 拓l閃

Claims (1)

    【特許請求の範囲】
  1. 第1導電型半導体基板表面の所定領域に膜厚の厚い素子
    分離領域を形成する工程と、該素子分離領域以外の前記
    半導体基板表面の活性領域に熱酸化法によって第1ゲー
    ト絶縁膜を形成する工程と、将来メモリ・トランジスタ
    を形成する領域の該第1ゲート絶縁膜の一部をエッチン
    グ・除去し、より膜厚の薄い第2ゲート絶縁膜を形成す
    る工程と、少なくとも前記第1のゲート絶縁膜の一部と
    前記第2ゲート絶縁膜の一部を覆うが如く第1のポリシ
    リコン層を形成・パターニングする工程と、該第1のポ
    リシリコン層の表面に第3ゲート絶縁膜を形成する工程
    と、前記基板表面に第2のポリシリコン層を形成し、前
    記第3ゲート絶縁膜、前記第1のポリシリコン層を介し
    て、少なくとも前記第1ゲート絶縁膜の一部と前記第2
    ゲート絶縁膜の一部の上に延在するようにこれをパター
    ニングし制御ゲートを形成する工程と、該制御ゲート電
    極の外部に延在する前記第1のポリシリコン層を前記制
    御ゲート電極に整合させてエッチング・除去し浮遊ゲー
    ト電極を形成する工程と、前記制御ゲート電極に整合さ
    せて前記活性領域に第2導電型の不純物を拡散しソース
    及びドレイン領域を形成する工程とから成ることを特徴
    とする不揮発性半導体記憶装置の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434813A (en) * 1992-09-02 1995-07-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device and manufacturing method of the same
JPH09205158A (ja) * 1995-12-27 1997-08-05 Lg Semicon Co Ltd フラッシュメモリ素子及びその製造方法
US5877054A (en) * 1995-06-29 1999-03-02 Sharp Kabushiki Kaisha Method of making nonvolatile semiconductor memory
US5962889A (en) * 1995-07-31 1999-10-05 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory with a floating gate that has a bottom surface that is smaller than the upper surface
USRE37199E1 (en) * 1995-06-29 2001-05-29 Sharp Kabushiki Kaisha Method of making nonvolatile semiconductor memory
JP2015216395A (ja) * 2012-03-08 2015-12-03 イーメモリー テクノロジー インコーポレイテッド 消去可能プログラマブル単一ポリ不揮発性メモリ
US10276679B2 (en) * 2017-05-30 2019-04-30 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5434813A (en) * 1992-09-02 1995-07-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device and manufacturing method of the same
US5633184A (en) * 1992-09-02 1997-05-27 Mitsubishi Denki Kabushiki Kaisha Method of making semiconductor device with floating bate
US5877054A (en) * 1995-06-29 1999-03-02 Sharp Kabushiki Kaisha Method of making nonvolatile semiconductor memory
US6101128A (en) * 1995-06-29 2000-08-08 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory and driving method and fabrication method of the same
USRE37199E1 (en) * 1995-06-29 2001-05-29 Sharp Kabushiki Kaisha Method of making nonvolatile semiconductor memory
US5962889A (en) * 1995-07-31 1999-10-05 Sharp Kabushiki Kaisha Nonvolatile semiconductor memory with a floating gate that has a bottom surface that is smaller than the upper surface
JPH09205158A (ja) * 1995-12-27 1997-08-05 Lg Semicon Co Ltd フラッシュメモリ素子及びその製造方法
JP2015216395A (ja) * 2012-03-08 2015-12-03 イーメモリー テクノロジー インコーポレイテッド 消去可能プログラマブル単一ポリ不揮発性メモリ
US10276679B2 (en) * 2017-05-30 2019-04-30 Vanguard International Semiconductor Corporation Semiconductor device and method for manufacturing the same

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