JPH04208573A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体装置の製造方法に関し、特に電
気的に書込み・消去が可能な浮遊ゲート型半導体記憶装
置の製造方法に関する。

〔従来の技術〕

従来電気的に書込み・消去が可能な不揮発性半導体記憶
装置としては、その書込み・消去にＦｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍ型トンネル電流ケトンネル電流−船釣であ
った。しかしながら、この方式ではその動作特性上、書
込み後のメモリ・トランジスタがテプレッション状態に
なるため選択的な読出しを可能にするためには各ビット
毎に選択トランジスタを設ける必要があった。従って、
１ビ、ソトのメモリ・セルは選択トランジスタとメモリ
・トランジスタとから構成され、このためにセル面積が
大きくなり、大容量化の妨げになっていた。

これに対する一つの対応策として最近フラッシュＥＥＦ
ＲＯＭが提案されている。これは従来のＥＥＦＲＯＭの
ようなバイト単位の書換えは行えず、−括消去型ではあ
るものの紫外線消去型ＥＰＲＯＭのような大容量セルと
「電気的消去」とを結びつける手法として最近注目を集
めている。

第３図は、そのようなＦ１ａ５ｈ　　ＥＥＰＲＯＭの中
で最もセル面積を小さくできるセルフ・アイランド・ゲ
ート型と呼ばれるメモリ・セルの断面構造図である。こ
の例はＰ型半導体基板１１の表面にｎ＋型トドレイン領
域１８ｎ＋＋ソース領域１７とを設け、ソース領域−ド
レイン領域間の半導体基板１１上の一部にゲート絶縁膜
１２を介して浮遊ゲート電極１４を設け、さらにこの浮
遊ゲート電極１４上にゲート電極間絶縁膜１５を介して
制御ゲート電極１６が形成されている。浮遊ゲート電極
１４と制御ゲート電極１６とはチャンネル長方向におい
て、自己整合的に形成されている。

このメモリ・トランジスタの動作原理をｆｌｕに説明す
る。書込み動作は通常の紫外線消去型ＥＰＲＯＭと同様
に、トレイン領域、制御ゲート電極に高電圧を印加し、
チャンネル内のピンチ・オフ領域で発生したホット・エ
レクトロンを浮遊ゲート電極に注入するいわゆるホット
エレクトロン注入で行なう。消去動作は制御ゲート電極
を接地した状態でソース領域に高電圧を印加し、Ｆｏｗ
ｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネル電流ケトンネル電
流−ト電極内の電子の放出を行なう。このとき、このメ
モリ・セルでは従来のＥ　Ｅ　Ｐ　ＲＯＭのような選択
ゲートがないため、「消去のし過き」によりテプレッン
ヨン状態に到ることは許されず浮遊ゲート電極内には負
電荷が残った状態で消去動作を止めるのが常である。

〔発明が解決しようとする課題〕

しかしながら、上述した従来のフラッシュＥＥＦＲＯＭ
では消去動作にトンネル電流を用（・るために浮遊ゲー
ト電極下でのゲート絶縁膜を、酸化膜であれば１０ｎｍ
程度にまで薄膜化する必要があり、そのような状況では
セルフ・アラインド・ゲート型セルのソース側のアバラ
ンシェ・ブレーク・タウン発生電圧が低くなるという問
題があった。

この問題は特に浮遊ゲートが負に帯電している場合、つ
まり既書込みセルにおいて顕著である。

消去速度を速くするためには消去電圧を高くするかゲー
ト絶縁膜を薄くする必要があるが、どちらもアバランシ
ェ・ブレーク・ダウンが発生−しやすくなる方向の要求
であり、これらは書込みレベルが深くなる程厳しくなる
。

このようなブレーク・ダウン発生電圧とゲート絶縁膜厚
との兼ね合いによって消去電圧が決定されるが、通常の
接合の形成法ではブレーク・ダウン発生時は１２〜１３
Ｖであるため、１２Ｖ程度の消去電圧で例えは１秒程度
で消去できるためにはゲート絶縁膜は、酸化膜の場合１
００人程堆積り薄い必要かある。

しかしながらゲート絶縁膜がこのように薄いと誤消去か
起こりやすくなる。誤消去にはＰｒｏｇｒａｍＤｉｓｔ
ｕｒｂ、Ｒｅａｄ　Ｄｉｓｔｕｒｂと呼ばれる各モード
があるが、このうちＲｅａｄ　Ｄｉｓｔｕｒｂとは次の
ようなものである。

即ち、メモリ・トランジスタの読出し時にはトレインと
ゲートに５Ｖ程度の電圧を印加しトレイン電流の有・無
を調べるが、通常のＩＣメモリでは１０年間程度の読出
し動作を保証しなければならい。このとき、最悪の状況
においてはあるメモリ・トランジスタのトレインに５Ｖ
の読出し電圧が１０年間印加され続ける場合が予想され
る。このとき、長時間にわたるトレイン電圧の印加によ
り浮遊ゲート中の電子がＦ−Ｎトンネル電流で引抜かれ
る現象をＲｅ１ｄ　Ｄｉｓｔｕｒｂと呼ぶ。消去特性で
は単純に言って、消去電圧がｌｖ低下すると消去時間が
１桁遅くなるが、これを先の例で言えば、１２Ｖの消去
電圧で１秒間に消去され得るメモリ・トランジスタでは
、１０年間にわたる５Ｖの印加で十分に消去されてしま
うため現実には使用できないことになる。それどころか
、読出し電圧を１Ｖ程度にまで低くしてもかなり低い閾
値電圧にまで消去されてしまい実用にならないことがわ
かる。

これを防ぐためには読出し電圧と消去電圧との差を大き
くすることが必要となるが、読出し電圧はオン電流をあ
る程度得るためにあまり低くすることができす、消去電
圧を高くすることも先に述べたように７ハランンエ・フ
レーク・ダウンの発生電圧により制限されている。この
ように従来のセルフ・アイランド・ゲート型フラッシュ
ＥＥＰＲＯＭでは誤動作を防きながら動作電圧を決定す
ることが極めて困難であった。

〔課題を解決するための手段〕

本発明の不揮発性半導体記憶装置の製造方法は、第１導
電型半導体基板表面の所定領域に膜厚の厚い素子分離領
域を形成する工程と、該素子分離領域以外の前記半導体
基板表面の活性領域に熱酸化法によって第１ゲート絶縁
膜を形成する工程と、将来メモリ・トランジスタを形成
する領域の該第１ゲート絶縁膜の一部をエッチング・除
去し、より膜厚の薄い第２ゲート絶縁膜を形成する工程
と、少なくとも前記第１ゲート絶縁膜の一部と前記第２
ゲート絶縁膜の一部を覆うが如く第１のポリシリコン層
を形成・パターニングする工程と、該第１のポリシリコ
ン層の表面に第３ゲート絶縁膜を形成する工程と、前記
基板表面に第２のポリ７９７７層を形成し、前記第３ゲ
ート絶縁膜、前記第１ポリシリコン層を介して、少なく
とも前記第１ゲート絶縁膜の一部と前記第２ゲート絶縁
膜の一部の上に延在するようにこれをパターニングし制
御ゲートを形成する工程と、該制御ゲート電極の外部に
延在する前記第１のポリシリコン層を前記制御ゲート電
極に整合させてエッチング・除去し浮遊ゲート電極を形
成する工程と、前記制御ゲート電極に整合させて前記活
性領域に第２導電型の不純物を拡散しソース及びトレイ
ン領域を形成する工程とから成る。

ご実施例〕 次に本発明について図面を参照して説明する。

第１図（ａ）〜Ｃｄ）は本発明の不揮発性半導体記憶装
置の製造方法の第１の実施例の半導体チップの断面図で
ある。まず第１図（ａ）に示すように、例えはＰ型ソリ
コン基板１１の表面に通常のＬＯＣＯ８法等により素子
分離領域（図示しない）を形成し、その活性領域内の基
板表面に第１のゲート絶縁膜１２を例えば熱酸化法によ
り形成し、さらに将来メモリ・トランジスタを形成する
領域の第１のゲート絶縁膜１２の一部をエツチングし、
例えは熱酸化法により第２のゲート絶縁膜１３を形成す
る。この第２のゲート絶縁膜１３の膜厚は、メモリ・ト
ランジスタの消去動作時にトンネル電流が通過するため
高々２０ｎｍであることが望ましく・。

このとき、第１のゲート絶縁膜１２は追加酸化を受ける
ことになるため、第２のゲート絶縁膜１３よりも厚くな
る。

次に必要があればメモリ・セル領域に関値電圧コー／ト
ロール用のチャンネル・トーピンクを行なうためホロン
のイオン注入を行なう。そして、基板表面に第１のポリ
シリコン層１４をＣＶＤ法等により形成し、少なくとも
メモリ・１ラノ／７・り領域の一部には残るごうにパタ
ーニングする。このとぎ、画定された第１のポリノリコ
ン層］４は、第１図（ｂ）に示すように第１のゲート絶
縁膜１２と第２のゲート絶縁膜１３との上に延在するよ
うにする。さらに、第１図（ｃ）に示すように、第１の
ポリノリコン層１４上に熱酸化法等により第３のゲート
絶縁膜１５を形成し、その上に第２のポリノリコン層を
形成し、制御ゲート電極１６をパターニングする。この
とき、制御ゲート電極１６も第１のポリシリコン層１４
と同様に、Ｊ　１のゲート絶縁膜１２と第２のゲート絶
縁膜１３との上に延在するようにする。次に第１図（ｄ
）に示すようにチャンネル長方向において制御ゲート電
極１６に整合させて第３のゲート絶縁膜１５．第１のポ
リノリコン層１４をエツチングし、残された第１のポリ
シリコン層１４を浮遊ゲート電極とする。さらに、制御
ゲート電極１６をマスクにしてソース側（第２のゲート
絶縁膜１３がある側）に例えばリンのイオン注入を行な
い、またトレイン側（第１のゲート絶縁膜１２がある側
）及びソース側に例えはヒ素の注入を行ない、ソース領
域１７、　　ドレイン領域１８をそれぞれ形成する。こ
のとき、ソース側のヒ素の注入はゲート電Ｗｉ　１６か
ら離間させて行なうことにより、ソース側をＬＤＤ構造
として消去動作時の高耐圧を実現する。

その後、層間絶縁膜として・例えばＰＳＧ膜を成長させ
、コンタクト孔を開孔した後金属配線を形成・パターニ
ングしパッシベーション膜を形成して最終形状を得る（
図示しない）。

このように浮遊ゲート下のゲート絶縁膜の膜厚チャンネ
ル長方向において変化させることにより、ソース側から
の消去時には薄い第２のゲート絶縁膜を通じてＦ−Ｎ）
ン不リングを生じやすくし、また第１のゲート絶縁膜１
２の膜厚を厚くすることにより読出し時、書込み時のト
レイン側からの誤消去を防止している。

第２図は本発明の第２の実施例の半導体チップの断面図
である。第１の実施例ではソース領域１７をＬＤＤ構造
で形成したが、本実施例ではＤＤＤ構造としている。こ
の場合の形成方法としては第１の実施例の如く、制御ゲ
ート電極１６を形成、これに整合させて浮遊ゲート電極
１４も形成した後、フォトレジスト等でトレイン領域側
を覆った状態でリンのイオン注入を行ない、熱処理を施
した後制御ゲート電極１６をマスクにしてヒ素のイオン
注入を行ない、トレイン領域１８．ソース領域１７とす
る。本実施例では第１の実施例に比べてＬＤＤ構造のよ
うにオフセット構造を作る必要がないため、製造が容易
であること、ＤＤＤ構造をイオン注入及び熱拡散で形成
するためソース領域の接合耐圧を高めることができると
いう利点がある。

〔発明の効果〕

以上説明したように、本発明の半導体装置の製造方法に
例えば、浮遊ゲート電極下のゲート絶縁膜の膜厚をチャ
ネル長方向において変化させることにより、ソース側か
らの消去時には薄いゲート絶縁膜を通じてＦ−Ｎ）ンネ
リングを起こしやすくし、またドレイン側のゲート絶縁
膜厚を厚くすることにより読出し時及び書込み時の誤消
去を防止することができる。ゲート絶縁膜厚はトレイン
側、ソース側の動作に応じた任意の膜厚設定が可能とな
り、従来技術のような誤動作の危険を完全に除くことが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例の主要断面図、第２図は本発
明の他の実施例の断面図、第３図は従来のＦ１ａ５ｈ　
　ＥＥＰＲＯＭの断面図。 １１・・・半導体基板、１２・・・・第１のゲート絶縁
膜、１３・・・・・・第２のゲート絶縁膜、１４・・・
・第１のポリシリコン層、１５　　第３のゲート絶縁膜
、１６・・・・第２のポリシリコン層、１７・・四ソー
ス領域、１８・・・・・トレイン領域。 代理人　弁理士　　内　原　　　晋 拓ｌ閃

Claims (1)

【特許請求の範囲】
1. 第１導電型半導体基板表面の所定領域に膜厚の厚い素子
   分離領域を形成する工程と、該素子分離領域以外の前記
   半導体基板表面の活性領域に熱酸化法によって第１ゲー
   ト絶縁膜を形成する工程と、将来メモリ・トランジスタ
   を形成する領域の該第１ゲート絶縁膜の一部をエッチン
   グ・除去し、より膜厚の薄い第２ゲート絶縁膜を形成す
   る工程と、少なくとも前記第１のゲート絶縁膜の一部と
   前記第２ゲート絶縁膜の一部を覆うが如く第１のポリシ
   リコン層を形成・パターニングする工程と、該第１のポ
   リシリコン層の表面に第３ゲート絶縁膜を形成する工程
   と、前記基板表面に第２のポリシリコン層を形成し、前
   記第３ゲート絶縁膜、前記第１のポリシリコン層を介し
   て、少なくとも前記第１ゲート絶縁膜の一部と前記第２
   ゲート絶縁膜の一部の上に延在するようにこれをパター
   ニングし制御ゲートを形成する工程と、該制御ゲート電
   極の外部に延在する前記第１のポリシリコン層を前記制
   御ゲート電極に整合させてエッチング・除去し浮遊ゲー
   ト電極を形成する工程と、前記制御ゲート電極に整合さ
   せて前記活性領域に第２導電型の不純物を拡散しソース
   及びドレイン領域を形成する工程とから成ることを特徴
   とする不揮発性半導体記憶装置の製造方法。