JP2964636B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JP2964636B2 JP2964636B2 JP2340914A JP34091490A JP2964636B2 JP 2964636 B2 JP2964636 B2 JP 2964636B2 JP 2340914 A JP2340914 A JP 2340914A JP 34091490 A JP34091490 A JP 34091490A JP 2964636 B2 JP2964636 B2 JP 2964636B2
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 16
- 230000015556 catabolic process Effects 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- -1 boron ions Chemical class 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体装置の製造方法に関し、特に
電気的に書込み・消去が可能な浮遊ゲート型半導体記憶
装置の製造方法に関する。
電気的に書込み・消去が可能な浮遊ゲート型半導体記憶
装置の製造方法に関する。
従来電気的に書込み・消去が可能な不揮発性半導体記
憶装置としては、その書込み・消去にFowler−Nordheim
型トンネル電流を用いる方式が一般的であった。しかし
ながら、この方式ではその動作特性上、書込み後のメモ
リ・トランジスタがデプレッション状態になるため選択
的な読出しを可能にするためには各ビット毎に選択トラ
ンジスタを設ける必要があった。従って、１ビットのメ
モリ・セルは選択トランジスタとメモリ・トランジスタ
とから構成され、このためにセル面積が大きくなり、大
容量化の妨げになっていた。
憶装置としては、その書込み・消去にFowler−Nordheim
型トンネル電流を用いる方式が一般的であった。しかし
ながら、この方式ではその動作特性上、書込み後のメモ
リ・トランジスタがデプレッション状態になるため選択
的な読出しを可能にするためには各ビット毎に選択トラ
ンジスタを設ける必要があった。従って、１ビットのメ
モリ・セルは選択トランジスタとメモリ・トランジスタ
とから構成され、このためにセル面積が大きくなり、大
容量化の妨げになっていた。
これに対する一つの対応策として最近フラッシュEEPR
OMが提案されている。これは従来のEEPROMのようなバイ
ト単位の書換えは行えず、一括消去型ではあるものの紫
外線消去型EPROMのような大容量セルと「電気的消去」
とを結びつける手法として最近注目を集めている。
OMが提案されている。これは従来のEEPROMのようなバイ
ト単位の書換えは行えず、一括消去型ではあるものの紫
外線消去型EPROMのような大容量セルと「電気的消去」
とを結びつける手法として最近注目を集めている。
第３図は、そのようなFlash EEPROMの中で最もセル
面積を小さくできるセルフ・アイランド・ゲート型と呼
ばれるメモリ・セルの断面構造図である。この例はＰ型
半導体基板11の表面にn+型ドレイン領域18とn+型ソース
領域17とを設け、ソース領域−ドレイン領域間の半導体
基板11上の−部にゲート絶縁膜12を介して浮遊ゲート電
極14を設け、さらにこの浮遊ゲート電極14上にゲート電
極間絶縁膜15を介して制御ゲート電極16が形成されてい
る。浮遊ゲート電極14と制御ゲート電極16とはチャンネ
ル長方向において、自己整合的に形成されている。
面積を小さくできるセルフ・アイランド・ゲート型と呼
ばれるメモリ・セルの断面構造図である。この例はＰ型
半導体基板11の表面にn+型ドレイン領域18とn+型ソース
領域17とを設け、ソース領域−ドレイン領域間の半導体
基板11上の−部にゲート絶縁膜12を介して浮遊ゲート電
極14を設け、さらにこの浮遊ゲート電極14上にゲート電
極間絶縁膜15を介して制御ゲート電極16が形成されてい
る。浮遊ゲート電極14と制御ゲート電極16とはチャンネ
ル長方向において、自己整合的に形成されている。
このメモリ・トランジスタの動作原理を簡単に説明す
る。書込み動作は通常の紫外線消去型EPROMと同様に、
ドレイン領域，制御ゲート電極に高電圧を印加し、チャ
ンネル内のピンチ・オフ領域で発生したホット・エレク
トロンを浮遊ゲート電極に注入するいわゆるホットエレ
クトロン注入で行なう。消去動作は制御ゲート電極を接
地した状態でソース領域に高電圧を印加し、Fowler−No
rdheim型トンネル電流を用いて浮遊ゲート電極内の電子
を放出を行なう。このとき、このメモリ・セルでは従来
のEEPROMのような選択ゲートがないため、「消去のし過
ぎ」によりデプレッション状態に到ることは許されず浮
遊ゲート電極内には負電荷が残った状態で消去動作を止
めるのが常である。
る。書込み動作は通常の紫外線消去型EPROMと同様に、
ドレイン領域，制御ゲート電極に高電圧を印加し、チャ
ンネル内のピンチ・オフ領域で発生したホット・エレク
トロンを浮遊ゲート電極に注入するいわゆるホットエレ
クトロン注入で行なう。消去動作は制御ゲート電極を接
地した状態でソース領域に高電圧を印加し、Fowler−No
rdheim型トンネル電流を用いて浮遊ゲート電極内の電子
を放出を行なう。このとき、このメモリ・セルでは従来
のEEPROMのような選択ゲートがないため、「消去のし過
ぎ」によりデプレッション状態に到ることは許されず浮
遊ゲート電極内には負電荷が残った状態で消去動作を止
めるのが常である。
しかしながら、上述した従来のフラッシュEEPROMでは
消去動作にトンネル電流を用いるために浮遊ゲート電極
下でのゲート絶縁膜を、酸化膜であれば10nm程度にまで
薄膜化する必要があり、そのような状況ではセルフ・ア
ラインド・ゲート型セルのソース側のアバランシェ・ブ
レーク・ダウン発生電圧が低くなるという問題があっ
た。
消去動作にトンネル電流を用いるために浮遊ゲート電極
下でのゲート絶縁膜を、酸化膜であれば10nm程度にまで
薄膜化する必要があり、そのような状況ではセルフ・ア
ラインド・ゲート型セルのソース側のアバランシェ・ブ
レーク・ダウン発生電圧が低くなるという問題があっ
た。
この問題は特に浮遊ゲートが負に帯電している場合、
つまり既書込みセルにおいて顕著である。消去速度を速
くするためには消去電圧を高くするがゲート絶縁膜を薄
くする必要があるが、どちらもアバランシェ・ブレーク
・ダウンが発生しやすくなる方向の要求であり、これら
は書込みレベルが深くなる程厳しくなる。
つまり既書込みセルにおいて顕著である。消去速度を速
くするためには消去電圧を高くするがゲート絶縁膜を薄
くする必要があるが、どちらもアバランシェ・ブレーク
・ダウンが発生しやすくなる方向の要求であり、これら
は書込みレベルが深くなる程厳しくなる。
このようなブレーク・ダウン発生電圧とゲート絶縁膜
厚との兼ね合いによって消去電圧が決定されるが、通常
の接合の形成法ではブレーク・ダウン発生時は12〜13V
であるため、12V程度の消去電圧で例えば１秒程度で消
去できるためにはゲート絶縁膜は、酸化膜の場合100Å
程度より薄い必要がある。
厚との兼ね合いによって消去電圧が決定されるが、通常
の接合の形成法ではブレーク・ダウン発生時は12〜13V
であるため、12V程度の消去電圧で例えば１秒程度で消
去できるためにはゲート絶縁膜は、酸化膜の場合100Å
程度より薄い必要がある。
しかしながらゲート絶縁膜がこのように薄いと誤消去
が起こりやすくなる。誤消去にはProgram Disturb,Read
Disturbと呼ばれる各モードがあるが、このうちRead D
isturbとは次のようなものである。
が起こりやすくなる。誤消去にはProgram Disturb,Read
Disturbと呼ばれる各モードがあるが、このうちRead D
isturbとは次のようなものである。
即ち、メモリ・トランジスタの読出し時にはドレイン
とゲートに5V程度の電圧を印加しドレイン電流の有・無
を調べるが、通常のICメモリでは10年間程度の読出し動
作を保証しなければならない。このとき、最悪の状況に
おいてはあるメモリ・トランジスタのドレインに5Vの読
出し電圧が10年間印加され続ける場合が予想される。こ
のとき、長時間にわたるドレイン電圧の印加により浮遊
ゲート中の電子がＦ−Ｎトンネリングで引抜かれる現象
をRead Disturbと呼ぶ。消去特性では単純に言って、消
去電圧が1V低下すると消去時間が１桁遅くなるが、これ
を先の例で言えば、12Vの消去電圧で１秒間に消去され
得るメモリ・トランジスタでは、10年間にわたる5Vの印
加で十分に消去されてしまうため現実には使用できない
ことになる。それどころか読出し電圧を1V程度にまで低
くしてもかなり低い閾値電圧にまで消去されてしまい実
用にならないことがわかる。
とゲートに5V程度の電圧を印加しドレイン電流の有・無
を調べるが、通常のICメモリでは10年間程度の読出し動
作を保証しなければならない。このとき、最悪の状況に
おいてはあるメモリ・トランジスタのドレインに5Vの読
出し電圧が10年間印加され続ける場合が予想される。こ
のとき、長時間にわたるドレイン電圧の印加により浮遊
ゲート中の電子がＦ−Ｎトンネリングで引抜かれる現象
をRead Disturbと呼ぶ。消去特性では単純に言って、消
去電圧が1V低下すると消去時間が１桁遅くなるが、これ
を先の例で言えば、12Vの消去電圧で１秒間に消去され
得るメモリ・トランジスタでは、10年間にわたる5Vの印
加で十分に消去されてしまうため現実には使用できない
ことになる。それどころか読出し電圧を1V程度にまで低
くしてもかなり低い閾値電圧にまで消去されてしまい実
用にならないことがわかる。
これを防ぐためには読出し電圧と消去電圧との差を大
きくすることが必要となるが、読出し電圧はオン電流を
ある程度得るためにあまり低くすることができず、消去
電圧を高くすることも先に述べたようにアバランシェ・
ブレーク・ダウンの発生電圧により制限されている。こ
のように従来のセルフ・アイランド・ゲート型フラッシ
ュEEPROMでは誤動作を防ぎながら動作電圧を決定するこ
とが極めて困難であった。
きくすることが必要となるが、読出し電圧はオン電流を
ある程度得るためにあまり低くすることができず、消去
電圧を高くすることも先に述べたようにアバランシェ・
ブレーク・ダウンの発生電圧により制限されている。こ
のように従来のセルフ・アイランド・ゲート型フラッシ
ュEEPROMでは誤動作を防ぎながら動作電圧を決定するこ
とが極めて困難であった。
本発明の不揮発性半導体記憶装置の製造方法は、第１
導電型半導体基板表面の所定領域に膜厚の厚い素子分離
領域を形成する工程と、該素子分離領域以外の前記半導
体基板表面の活性領域に熱酸化法によって第１ゲート絶
縁膜を形成する工程と、将来メモリ・トランジスタを形
成する領域の該第１ゲート絶縁膜の一部をエッチング・
除去し、より膜厚の薄い第２ゲート絶縁膜を形成する工
程と、少なくとも前記第１ゲート絶縁膜の一部と前記第
２ゲート絶縁膜の一部を覆うが如く第１のポリシリコン
層を形成・パターニングする工程と、該第１のポリシリ
コン層の表面に第３ゲート絶縁膜を形成する工程と、前
記基板表面に第２のポリシリコン層を形成し、前記第３
ゲート絶縁膜，前記第１ポリシリコン層を介して、少な
くとも前記第１ゲート絶縁膜の一部と前記第２ゲート絶
縁膜の一部の上に延在するようにこれをパターニングし
制御ゲートを形成する工程と、該制御ゲート電極の外部
に延在する前記第１のポリシリコン層を前記制御ゲート
電極に整合させてエッチング・除去し浮遊ゲート電極を
形成する工程と、前記制御ゲート電極に整合させて前記
活性領域に第２導電型の不純物を拡散しソース及びドレ
イン領域を形成する工程とから成る。
導電型半導体基板表面の所定領域に膜厚の厚い素子分離
領域を形成する工程と、該素子分離領域以外の前記半導
体基板表面の活性領域に熱酸化法によって第１ゲート絶
縁膜を形成する工程と、将来メモリ・トランジスタを形
成する領域の該第１ゲート絶縁膜の一部をエッチング・
除去し、より膜厚の薄い第２ゲート絶縁膜を形成する工
程と、少なくとも前記第１ゲート絶縁膜の一部と前記第
２ゲート絶縁膜の一部を覆うが如く第１のポリシリコン
層を形成・パターニングする工程と、該第１のポリシリ
コン層の表面に第３ゲート絶縁膜を形成する工程と、前
記基板表面に第２のポリシリコン層を形成し、前記第３
ゲート絶縁膜，前記第１ポリシリコン層を介して、少な
くとも前記第１ゲート絶縁膜の一部と前記第２ゲート絶
縁膜の一部の上に延在するようにこれをパターニングし
制御ゲートを形成する工程と、該制御ゲート電極の外部
に延在する前記第１のポリシリコン層を前記制御ゲート
電極に整合させてエッチング・除去し浮遊ゲート電極を
形成する工程と、前記制御ゲート電極に整合させて前記
活性領域に第２導電型の不純物を拡散しソース及びドレ
イン領域を形成する工程とから成る。
次に本発明について図面を参照して説明する。第１図
（ａ）〜（ｄ）は本発明の不揮発性半導体記憶装置の製
造方法の第１の実施例の半導体チップの断面図である。
まず第１図（ａ）に示すように、例えばＰ型シリコン基
板11の表面に通常のLOCOS法等により素子分離領域（図
示しない）を形成し、その活性領域内の基板表面に第１
のゲート絶縁膜12を例えば熱酸化法により形成し、さら
に将来メモリ・トランジスタを形成する領域の第１のゲ
ート絶縁膜12の一部をエッチングし、例えば熱酸化法に
より第２のゲート絶縁膜13を形成する。この第２のゲー
ト絶縁膜13の膜厚は、メモリ・トランジスタの消去動作
時にトンネル電流が通過するため高々20nmであることが
望ましい。このとき、第１のゲート絶縁膜12は追加酸化
を受けることになるため、第２のゲート絶縁膜13よりも
厚くなる。
（ａ）〜（ｄ）は本発明の不揮発性半導体記憶装置の製
造方法の第１の実施例の半導体チップの断面図である。
まず第１図（ａ）に示すように、例えばＰ型シリコン基
板11の表面に通常のLOCOS法等により素子分離領域（図
示しない）を形成し、その活性領域内の基板表面に第１
のゲート絶縁膜12を例えば熱酸化法により形成し、さら
に将来メモリ・トランジスタを形成する領域の第１のゲ
ート絶縁膜12の一部をエッチングし、例えば熱酸化法に
より第２のゲート絶縁膜13を形成する。この第２のゲー
ト絶縁膜13の膜厚は、メモリ・トランジスタの消去動作
時にトンネル電流が通過するため高々20nmであることが
望ましい。このとき、第１のゲート絶縁膜12は追加酸化
を受けることになるため、第２のゲート絶縁膜13よりも
厚くなる。
次に必要があればメモリ・セル領域に閾値電圧コント
ロール用のチャンネル・ドーピングを行なうためボロン
のイオン注入を行なう。そして、基板表面に第１のポリ
シリコン層14をCVD法等により形成し、少なくともメモ
リ・トランジスタ領域の一部には残るようにパターニン
グする。このとき、画定された第１のポリシリコン層14
は、第１図（ｂ）に示すように第１のゲート絶縁膜12と
第２のゲート絶縁膜13との上に延在するようにする。さ
らに、第１図（ｃ）に示すように、第１のポリシリコン
層14上に熱酸化法等により第３のゲート絶縁膜15を形成
し、その上に第２のポリシリコン層を形成し、制御ゲー
ト電極16をパターニングする。このとき、制御ゲート電
極16も第１のポリシリコン層14と同様に、第１のゲート
絶縁膜12と第２のゲート絶縁膜13との上に延在するよう
にする。次に第１図（ｄ）に示すようにチャンネル長方
向において制御ゲート電極16に整合させて第３のゲート
絶縁膜15,第１のポリシリコン層14をエッチングし、残
された第１のポリシリコン層14を浮遊ゲート電極とす
る。さらに、制御ゲート電極16をマスクにしてソース側
（第２のゲート絶縁膜13がある側）に例えばリンのイオ
ン注入を行ない、またドレイン側（第１のゲート絶縁膜
12がある側）及びソース側に例えばヒ素の注入を行な
い、ソース領域17,ドレイン領域18をそれぞれ形成す
る。このとき、ソース側のヒ素の注入はゲート電極16か
ら離間させて行なうことにより、ソース側をLDD構造と
して消去動作時の高耐圧を実験する。その後、層間絶縁
膜として例えばPSG膜を成長させ、コンタクト孔を開孔
した後金属配線を形成・パターニングしパッシベーショ
ン膜を形成して最終形状を得る（図示しない）。
ロール用のチャンネル・ドーピングを行なうためボロン
のイオン注入を行なう。そして、基板表面に第１のポリ
シリコン層14をCVD法等により形成し、少なくともメモ
リ・トランジスタ領域の一部には残るようにパターニン
グする。このとき、画定された第１のポリシリコン層14
は、第１図（ｂ）に示すように第１のゲート絶縁膜12と
第２のゲート絶縁膜13との上に延在するようにする。さ
らに、第１図（ｃ）に示すように、第１のポリシリコン
層14上に熱酸化法等により第３のゲート絶縁膜15を形成
し、その上に第２のポリシリコン層を形成し、制御ゲー
ト電極16をパターニングする。このとき、制御ゲート電
極16も第１のポリシリコン層14と同様に、第１のゲート
絶縁膜12と第２のゲート絶縁膜13との上に延在するよう
にする。次に第１図（ｄ）に示すようにチャンネル長方
向において制御ゲート電極16に整合させて第３のゲート
絶縁膜15,第１のポリシリコン層14をエッチングし、残
された第１のポリシリコン層14を浮遊ゲート電極とす
る。さらに、制御ゲート電極16をマスクにしてソース側
（第２のゲート絶縁膜13がある側）に例えばリンのイオ
ン注入を行ない、またドレイン側（第１のゲート絶縁膜
12がある側）及びソース側に例えばヒ素の注入を行な
い、ソース領域17,ドレイン領域18をそれぞれ形成す
る。このとき、ソース側のヒ素の注入はゲート電極16か
ら離間させて行なうことにより、ソース側をLDD構造と
して消去動作時の高耐圧を実験する。その後、層間絶縁
膜として例えばPSG膜を成長させ、コンタクト孔を開孔
した後金属配線を形成・パターニングしパッシベーショ
ン膜を形成して最終形状を得る（図示しない）。
このように浮遊ゲート下のゲート絶縁膜の膜厚チャン
ネル長方向において変化させることにより、ソース側か
らの消去時には薄い第２のゲート絶縁膜を通じてＦ−Ｎ
トンネリングを生じやすくし、また第１のゲート絶縁膜
12の膜厚を厚くすることにより読出し時，書込み時のド
レイン側からの誤消去を防止している。
ネル長方向において変化させることにより、ソース側か
らの消去時には薄い第２のゲート絶縁膜を通じてＦ−Ｎ
トンネリングを生じやすくし、また第１のゲート絶縁膜
12の膜厚を厚くすることにより読出し時，書込み時のド
レイン側からの誤消去を防止している。
第２図は本発明の第２の実施例の半導体チップの断面
図である。第１の実施例ではソース領域17をLDD構造で
形成したが、本実施例ではDDD構造としている。この場
合の形成方法としては第１の実施例の如く、制御ゲート
電極16を形成、これに整合させて浮遊ゲート電極14も形
成した後、フォトレジスト等でドレイン領域側を覆った
状態でリンのイオン注入を行ない、熱処理を施した後制
御ゲート電極16をマスクにしてヒ素のイオン注入を行な
い、ドレイン領域18,ソース領域17とする。本実施例で
は第１の実施例に比べてLDD構造のようにオフセット構
造を作る必要がないため、製造が容易であること、DDD
構造をイオン注入及び熱拡散で形成するためソース領域
の接合耐圧を高めることができるという利点がある。
図である。第１の実施例ではソース領域17をLDD構造で
形成したが、本実施例ではDDD構造としている。この場
合の形成方法としては第１の実施例の如く、制御ゲート
電極16を形成、これに整合させて浮遊ゲート電極14も形
成した後、フォトレジスト等でドレイン領域側を覆った
状態でリンのイオン注入を行ない、熱処理を施した後制
御ゲート電極16をマスクにしてヒ素のイオン注入を行な
い、ドレイン領域18,ソース領域17とする。本実施例で
は第１の実施例に比べてLDD構造のようにオフセット構
造を作る必要がないため、製造が容易であること、DDD
構造をイオン注入及び熱拡散で形成するためソース領域
の接合耐圧を高めることができるという利点がある。
以上説明したように、本発明の半導体装置の製造方法
に例えば、浮遊ゲート電極下のゲート絶縁膜の膜厚をチ
ャネル長方向において変化させることにより、ソース側
からの消去時には薄いゲート絶縁膜を通じてＦ−Ｎトン
ネリングを起こしやすくし、またドレイン側のゲート絶
縁膜厚を厚くすることにより読出し時及び書込み時の誤
消去を防止することができる。ゲート絶縁膜厚はドレイ
ン側，ソース側の動作に応じた任意の膜厚設定が可能と
なり、従来技術のような誤動作の危険を完全に除くこと
ができる。
に例えば、浮遊ゲート電極下のゲート絶縁膜の膜厚をチ
ャネル長方向において変化させることにより、ソース側
からの消去時には薄いゲート絶縁膜を通じてＦ−Ｎトン
ネリングを起こしやすくし、またドレイン側のゲート絶
縁膜厚を厚くすることにより読出し時及び書込み時の誤
消去を防止することができる。ゲート絶縁膜厚はドレイ
ン側，ソース側の動作に応じた任意の膜厚設定が可能と
なり、従来技術のような誤動作の危険を完全に除くこと
ができる。
第１図は本発明の一実施例の主要断面図、第２図は本発
明の他の実施例の断面図、第３図は従来のFlash EEPRO
Mの断面図。 11……半導体基板、12……第１のゲート絶縁膜、13……
第２のゲート絶縁膜、14……第１のポリシリコン層、15
……第３のゲート絶縁膜、16……第２のポリシリコン
層、17……ソース領域、18……ドレイン領域。
明の他の実施例の断面図、第３図は従来のFlash EEPRO
Mの断面図。 11……半導体基板、12……第１のゲート絶縁膜、13……
第２のゲート絶縁膜、14……第１のポリシリコン層、15
……第３のゲート絶縁膜、16……第２のポリシリコン
層、17……ソース領域、18……ドレイン領域。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】第１導電型半導体基板表面の所定領域に膜
厚の厚い素子分離領域を形成する工程と、該素子分離領
域以外の前記半導体基板表面の活性領域に熱酸化法によ
って第１ゲート絶縁膜を形成する工程と、将来メモリ・
トランジスタを形成する領域の該第１ゲート絶縁膜の一
部をエッチング・除去し、より膜厚の薄い第２ゲート絶
縁膜を形成する工程と、少なくとも前記第１のゲート絶
縁膜の一部と前記第２ゲート絶縁膜の一部を覆うが如く
第１のポリシリコン層を形成・パターニングする工程
と、該第１のポリシリコン層の表面に第３ゲート絶縁膜
を形成する工程と、前記基板表面に第２のポリシリコン
層を形成し、前記第３ゲート絶縁膜，前記第１のポリシ
リコン層を介して、少なくとも前記第１ゲート絶縁膜の
一部と前記第２ゲート絶縁膜の一部の上に延在するよう
にこれをパターニングし制御ゲートを形成する工程と、
該制御ゲート電極の外部に延在する前記第１のポリシリ
コン層を前記制御ゲート電極に整合させてエッチング・
除去し浮遊ゲート電極を形成する工程と、前記制御ゲー
ト電極に整合させて前記活性領域に第２導電型の不純物
を拡散しソース及びドレイン領域を形成する工程とから
成ることを特徴とする不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340914A JP2964636B2 (ja) | 1990-11-30 | 1990-11-30 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340914A JP2964636B2 (ja) | 1990-11-30 | 1990-11-30 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04208573A JPH04208573A (ja) | 1992-07-30 |
| JP2964636B2 true JP2964636B2 (ja) | 1999-10-18 |
Family
ID=18341467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340914A Expired - Lifetime JP2964636B2 (ja) | 1990-11-30 | 1990-11-30 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2964636B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2585180B2 (ja) * | 1992-09-02 | 1997-02-26 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| EP0752721B1 (en) * | 1995-06-29 | 2009-04-29 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory and driving method and fabrication method of the same |
| US5877054A (en) * | 1995-06-29 | 1999-03-02 | Sharp Kabushiki Kaisha | Method of making nonvolatile semiconductor memory |
| JP3366173B2 (ja) * | 1995-07-31 | 2003-01-14 | シャープ株式会社 | 不揮発性半導体メモリの製造方法 |
| KR0179791B1 (ko) * | 1995-12-27 | 1999-03-20 | 문정환 | 플래쉬 메모리 소자 및 그 제조방법 |
| JP2013187534A (ja) * | 2012-03-08 | 2013-09-19 | Ememory Technology Inc | 消去可能プログラマブル単一ポリ不揮発性メモリ |
| US10276679B2 (en) * | 2017-05-30 | 2019-04-30 | Vanguard International Semiconductor Corporation | Semiconductor device and method for manufacturing the same |
-
1990
- 1990-11-30 JP JP2340914A patent/JP2964636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04208573A (ja) | 1992-07-30 |
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