JP2013187534A - 消去可能プログラマブル単一ポリ不揮発性メモリ - Google Patents
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Abstract
【解決手段】浮遊ゲート36、浮遊ゲート36の下のゲート酸化膜362およびチャネル領域を有する浮遊ゲートトランジスタと、消去ゲート領域35とを含み、浮遊ゲート36が消去ゲート領域35まで延びて隣接している。ゲート酸化膜362は、浮遊ゲートトランジスタのチャネル領域の上の第1部分362aと、消去ゲート領域の上の第2部分362bとを備え、ゲート酸化膜362の第1部分362aの厚さはゲート酸化膜362の第2部分362bの厚さとは異なるように形成されている。
【選択図】図3C
Description
すなわち、第1蓄積状態のドレイン電流(id)およびゲート・ソース間電圧(Vgs)の特性曲線(つまり、id−Vgs特性曲線)と、第2蓄積状態のid−Vgs特性曲線とは区別される。その結果、浮遊ゲートトランジスタの蓄積状態は、id−Vgs特性曲線の変動に従って実現されてもよい。
下記特許文献1は、プログラマブル単一ポリ不揮発性メモリを開示している。図2Aは、特許文献1で開示されている従来のプログラマブル単一ポリ不揮発性メモリを図示する模式断面図である。図2Bは図2Aの従来のプログラマブル単一ポリ不揮発性メモリを図示する模式平面図である。図2Cは、図2Aの従来のプログラマブル単一ポリ不揮発性メモリを図示する模式回路図である。
従来のプログラマブル単一ポリ不揮発性メモリの2つのPMOSトランジスタはそれぞれのゲート24および26を有するため、従来のプログラマブル単一ポリ不揮発性メモリを製作するプロセスは、標準的なCMOS製造プロセスと互換性がある。
本発明の目的は、先行技術において直面する欠点をなくすために、消去可能プログラマブル単一ポリ不揮発性メモリを提供することである。
本発明の上述の目的および利点は、以下の詳細な説明および添付の図面を精査した後に、当業者にはより容易に明らかになるであろう。
図4A〜図4Cは、本発明の第1実施形態によるプログラムされた状態、消去された状態および読み出された状態の消去可能プログラマブル単一ポリ不揮発性メモリのバイアス電圧を模式的にそれぞれ図示している。
ホットキャリア(例、エレクトロン)が浮遊ゲート36に対応する浮遊ゲートトランジスタのチャネル領域を通過して送られる場合、ゲート酸化膜362の第1部分362aがホットエレクトロンにトンネリングされて、さらにホットエレクトロンは浮遊ゲート36に注入される。すなわち、ホットキャリアの注入はチャネルホットキャリア効果による。
図4Bを参照されたい。消去された状態では、ビットライン電圧VBL、ソースライン電圧VSL、Nウェル電圧VNWおよびPウェル電圧VPWはそれぞれ接地電圧(0V)に等しい。これに対して、消去ライン電圧VELは第2正電圧VEEに等しい。図4Bに書き込んだように、消去ライン電圧VELが第2正電圧VEEに等しい場合、蓄積キャリア(例、エレクトロン)は浮遊ゲート36から除去される。すなわち、ゲート酸化膜362の第2部分362bは蓄積キャリアによりトンネリングされ、さらに浮遊ゲート36の蓄積キャリアはn型ドープ領域38を通過して不揮発性メモリから排出される。すなわち、蓄積キャリアの放出は、ファウラー・ノルトハイム(FN)効果を使用して達成できる。その結果、消去された状態の後、浮遊ゲート36に蓄積されるキャリアはない。
ホットキャリアが浮遊ゲート36に蓄積されているかどうかによって、異なる読み出し電流IRの大きさが得られる。つまり、読み出された状態では、不揮発性メモリの蓄積状態は読み出し電流IRに従って実現される。例えば、第1蓄積状態(例、「0」状態)では、読み出し電流IRは5μAよりも高い。第2蓄積状態(例、「1」状態)では、読み出し電流IRは0.1μAよりも低い。また、前述のバイアス電圧はおそらく定電圧に制限する必要はないだろう。例えば、ビットライン電圧VBLは0Vから0.5Vの範囲にすることができ、ソースライン電圧VSLおよびNウェル電圧VNWはVDDからVDD2の範囲にすることができ、消去ライン電圧VELは0VからVDD2の範囲にすることができ、ここでVDDは不揮発性メモリのコアデバイス電圧であり、VDD2は不揮発性メモリのIOデバイス電圧である。
図6Aおよび図6Bに図示するように、図3Cと比較して消去ゲート領域65のn型ドープ領域62とPウェル領域(PW)との間には二重拡散ドレイン(DDD)領域64が形成されている。より低い消去ライン電圧(VEL)を達成するために、ゲート酸化膜362の第2部分362bの厚さはゲート酸化物362の第1部分362aの厚さよりも薄い。
図6Cおよび図6Dに図示するように、第2Nウェル領域(NW2)には追加のPMOSトランジスタが構成されている。PMOSトランジスタは、浮遊ゲート36、およびゲート酸化膜362および消去ゲート領域68の組み合わせとして見ることもできる。すなわち、消去ゲート領域68は第2Nウェル領域(NW2)と、p型ドープ領域66とを含む。図6Cに図示するように、p型ドープ領域66は第2Nウェル領域(NW2)に形成されている。また、図6Cに図示するように、第1Nウェル領域(NW1)および第2Nウェル領域(NW2)は、素子分離構造39およびP型領域(PW)によって互いに完全に分離している。加えて、P型領域(PW)はPW電圧VPWに接続されている。また、第1Nウェル領域(NW1)および第2Nウェル領域(NW2)は、完全な分離を達成するために、互いに離して、p基板に形成されている。より低い消去ライン電圧(VEL)を達成するために、ゲート酸化膜362の第1部分362aの厚さはゲート酸化膜362の第2部分362bの厚さよりも厚い。さらに、第1Nウェル領域(NW1)および第2Nウェル領域(NW2)の上の浮遊ゲート36はPドープポリシリコンゲート36である。また、第1Nウェル領域(NW1)および第2Nウェル領域(NW2)は、2つの別々のNドープウェル領域である。
図7A〜図7Dは、本発明の第2実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する。図7Aは、本発明の第2実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを図示する模式平面図である。図7Bは、図7Aの消去可能プログラマブル単一ポリ不揮発性メモリを、第2方向(b1−b2)に沿って切断して図示する模式断面図である。図7Cは、図7Aの消去可能プログラマブル単一ポリ不揮発性メモリを、第5方向(a5−a6)に沿って切断して図示する模式断面図である。図7Dは、本発明の第2実施形態による消去可能プログラマブル単一ポリ不揮発性メモリの模式等価回路図である。本実施形態の消去可能プログラマブル単一ポリ不揮発性メモリの第1方向(a1−a2)に沿った断面図は、第1実施形態のものと同様であるため、重複して示していない。
図8は、第2実施形態による消去可能プログラマブル単一ポリ不揮発性メモリおよび追加PMOSトランジスタの模式等価回路図を図示する。図8に図示するように、ワードライントランジスタは浮遊ゲートトランジスタに直列接続されている。ワードライントランジスタのゲートはワードライン電圧(VWL)を受け取り、ワードライントランジスタの第1端子はビットライン電圧(VBL)を受け取り、第2端子は浮遊ゲートトランジスタに接続されている。さらに、ワードライントランジスタ、浮遊ゲートトランジスタおよび選択トランジスタはすべてPウェル領域(PW1)に構成されている。
図9は、本発明の第3実施形態による消去可能プログラマブル単一ポリ不揮発性メモリを模式的に図示する。また、図9は、等価回路図のみを示す。
また、消去ゲート領域92およびアシストゲート領域94は、NMOSトランジスタまたはPMOSトランジスタを使用することによって実施される。
図10は、第2実施形態による消去可能プログラマブル単一ポリ不揮発性メモリおよび追加NMOSトランジスタの模式等価回路図である。
図10に図示するように、ワードライントランジスタは浮遊ゲートトランジスタに直列接続されている。ワードライントランジスタのゲートはワードライン電圧(VWL)を受け取り、ワードライントランジスタの第1端子はビットライン電圧(VBL)を受け取り、第2端子は浮遊ゲートトランジスタに接続されている。さらに、ワードライントランジスタ、浮遊ゲートトランジスタおよび選択トランジスタはすべてPウェル領域(PW)に構成されている。
現在もっとも実用的で好適な実施例と考えられるものの観点から本発明を説明してきたが、本発明が、開示される実施形態に制限される必要はないことは理解されるべきである。その反対に、添付の請求項の精神および範囲に含まれる様々な変更および同様な構成を包含することが意図されており、添付の請求項は、当該すべての変更および同様な構造を包含するようにもっとも広い解釈に従うべきである。
Claims (15)
- 浮遊ゲート、前記浮遊ゲートの下のゲート酸化膜およびチャネル領域を備える浮遊ゲートトランジスタと、消去ゲート領域とを備え、前記浮遊ゲートは前記消去ゲート領域まで延びて隣接している、消去可能プログラマブル単一ポリ不揮発性メモリであって、
前記ゲート酸化膜は前記浮遊ゲートトランジスタの前記チャネル領域の上の第1部分と、前記消去ゲート領域の上の第2部分とを備えており、前記ゲート酸化膜の前記第1部分の厚さは前記ゲート酸化膜の前記第2部分の厚さとは異なることを特徴とする、消去可能プログラマブル単一ポリ不揮発性メモリ。 - 前記浮遊ゲートトランジスタに直列接続されている選択トランジスタをさらに備え、前記浮遊ゲートトランジスタおよび前記選択トランジスタは第1ウェル領域に構成され、前記消去ゲート領域は第2ウェル領域に構成されており、前記消去ゲート領域はトンネリングコンデンサであり、前記トンネリングコンデンサは前記第2ウェル領域に構成されていることを特徴とする、請求項1に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 前記ゲート酸化膜の前記第1部分の前記厚さは、前記ゲート酸化膜の前記第2部分の前記厚さよりも厚く、前記ゲート酸化膜の前記第2部分をエッチングするためにエッチバックプロセスを採用することを特徴とする、請求項1に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 前記消去ゲート領域は前記浮遊ゲートと、ドレインと、ソースとを有するNMOSトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されており、前記消去ゲート領域は前記浮遊ゲートと、ドレインと、ソースとを有するPMOSトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されていることを特徴とする、請求項1に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 前記浮遊ゲートへのキャリアの注入はチャネルホットキャリア効果により、前記浮遊ゲートからのキャリアの放出はファウラー・ノルトハイム効果によることを特徴とする、請求項1に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 浮遊ゲート、前記浮遊ゲートの下のゲート酸化膜およびチャネル領域を備える浮遊ゲートトランジスタと、消去ゲート領域と、アシストゲート領域とを備え、前記浮遊ゲートが前記消去ゲート領域および前記アシストゲート領域まで延びて隣接する、消去可能プログラマブル単一ポリ不揮発性メモリであって、
前記ゲート酸化膜は、前記浮遊ゲートトランジスタの前記チャネル領域の上の第1部分と、前記消去ゲート領域の上の第2部分とを備えており、前記ゲート酸化膜の前記第1部分の厚さが、前記ゲート酸化膜の前記第2部分の厚さとは異なることを特徴とする、消去可能プログラマブル単一ポリ不揮発性メモリ。 - 前記浮遊ゲートトランジスタに直列接続されている選択トランジスタをさらに備えており、前記浮遊ゲートトランジスタおよび前記選択トランジスタは第1ウェル領域に構成され、前記消去ゲート領域は第2ウェル領域に構成され、前記アシストゲート領域は第3ウェル領域に構成されており、前記消去ゲート領域はトンネリングコンデンサであり、前記トンネリングコンデンサは前記第2ウェル領域に構成されていることを特徴とする、請求項6に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 前記ゲート酸化膜の前記第1部分の前記厚さは、前記ゲート酸化膜の前記第2部分の前記厚さよりも厚く、前記ゲート酸化膜の前記第2部分をエッチングするためにエッチバックプロセスを採用することを特徴とする、請求項6に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 前記消去ゲート領域または前記アシストゲート領域は、前記浮遊ゲートと、ドレインと、ソースとを有するNMOSトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されており、前記消去ゲート領域または前記アシストゲート領域は、前記浮遊ゲートと、ドレインと、ソースとを有するPMOSトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されていることを特徴とする、請求項6に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 前記浮遊ゲートへのキャリアの注入はチャネルホットキャリア効果により、前記浮遊ゲートからのキャリアの放出はファウラー・ノルトハイム効果によることを特徴とする、請求項6に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- ワードライントランジスタと、浮遊ゲート、前記浮遊ゲートの下のゲート酸化膜およびチャネル領域を備える浮遊ゲートトランジスタと、選択ゲートトランジスタとを備え、前記ワードライントランジスタ、前記浮遊ゲートトランジスタおよび前記選択ゲートトランジスタは直列接続されており、
消去ゲート領域と、アシストゲート領域とを備え、前記浮遊ゲートが前記消去ゲート領域および前記アシストゲート領域まで延びて隣接している、消去可能プログラマブル単一ポリ不揮発性メモリであって、
前記ゲート酸化膜は、前記浮遊ゲートトランジスタの前記チャネル領域の上の第1部分と、前記消去ゲート領域の上の第2部分とを備えており、前記ゲート酸化膜の前記第1部分の厚さは、前記ゲート酸化膜の前記第2部分の厚さとは異なっていることを特徴とする、消去可能プログラマブル単一ポリ不揮発性メモリ。 - 前記ワードライントランジスタ、前記浮遊ゲートトランジスタおよび前記選択トランジスタは第1ウェル領域に構成され、前記消去ゲート領域は第2ウェル領域に構成され、前記アシストゲート領域は第3ウェル領域に構成されており、前記消去ゲート領域はトンネリングコンデンサであり、前記トンネリングコンデンサは前記第2ウェル領域に構成されていることを特徴とする、請求項11に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 前記ゲート酸化膜の前記第1部分の前記厚さは、前記ゲート酸化膜の前記第2部分の前記厚さよりも厚く、前記ゲート酸化膜の前記第2部分をエッチングするためにエッチバックプロセスを採用することを特徴とする、請求項11に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 前記消去ゲート領域または前記アシストゲート領域は、前記浮遊ゲートと、ドレインと、ソースとを有するNMOSトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されており、前記消去ゲート領域または前記アシストゲート領域は、前記浮遊ゲートと、ドレインと、ソースとを有するNMOSトランジスタによって構成され、前記ドレインおよび前記ソースは互いに接続されていることを特徴とする、請求項11に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
- 前記浮遊ゲートへのキャリアの注入はチャネルホットキャリア効果により、前記浮遊ゲートからのキャリアの放出はファウラー・ノルトハイム効果によることを特徴とする、請求項11に記載の消去可能プログラマブル単一ポリ不揮発性メモリ。
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