TW201444060A - 具可程式可抹除的單一多晶矽層非揮發性記憶體 - Google Patents

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Abstract

一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括：一基板結構；一第一p型電晶體，包括一選擇閘極連接至一選擇閘極電壓，一第一p型源/汲區域連接至一源極線電壓以及一第二p型源/汲區域；一第二p型電晶體，包括該第二p型源/汲區域，一第三p型源/汲區域連接至一位元線電壓，以及一浮動閘極，其中該第一p型源/汲區域、該第二p型源/汲區域、與該第三p型源/汲區域形成於一N型井區內；以及一抹除閘區域，相鄰於該浮動閘極，且該抹除閘區域包括一P型井區以及一n型源/汲區域，該n型源/汲區域連接至一抹除線電壓；其中，該P型井區與該N型井區形成於該基板結構內。

Description

具可程式可抹除的單一多晶矽層非揮發性記憶體
本發明是有關於一種非揮發性記憶體(nonvolatile memory)，且特別是有關於一種具可程式可抹除的單一多晶矽層非揮發性記憶體。
請參照第1圖，其所繪示為習知具可程式的雙多晶矽層非揮發性記憶體(programmable dual-poly nonvolatile memory)示意圖。此具可程式的雙多晶矽層的非揮發性記憶體又稱為浮動閘極電晶體(floating-gate transistor)。此非揮發性記憶體包括堆疊且不相接觸的二個閘極，上方為控制閘極(control gate)12連接至控制線(C)、下方為浮動閘極(floating gate)14。而在p型基板(P-substrate)中包括一n型源極摻雜區域(n type source doped region)連接至源極線(S)以及一n型汲極摻雜區域(n type drain doped region)連接至汲極線(D)。
舉例來說，於程式狀態(programmed state)時，汲極線(D)提供一高電壓(例如+16V)、源極線(S)提供一接地電壓(Ground)、控制線(C)提供一控制電壓(例如+25V)。因此，當電子由源極線(S)經過n通道(n-channel)至汲極線(D)的過程，熱載子(hot carrier)，例如熱電子(hot electron)，會被控制閘極12上的控制電壓所吸引並且注入(inject)浮動閘極14中。此時，浮動閘極14累積許多載子(carrier)，因此可視為第一儲存狀態(例如“0”)。
於未程式狀態(not-programmed state)時，浮動閘極14中沒有任何載子(carrier)，因此可視為第二儲存狀態(例如“1”)。
換句話說，於第一儲存狀態以及第二儲存狀態將造成浮動閘極電晶體的汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)變化。因此，根據汲極電流(id)與閘極源電壓(Vgs)的特性(id-Vgs characteristic)變化即可得知浮動閘極電晶體的儲存狀態。
然而，雙多晶矽層的非揮發性記憶體由於需要分開製作浮動閘極14以及控制閘極12，因此需要較多的製作步驟才可完成，並且不相容於傳統標準CMOS電晶體的製程。
美國專利US6678190揭露一種具可程式的單一多晶矽層非揮發性記憶體。請參照第2A圖，其所繪示為習知具可程式的單一多晶矽層非揮發性記憶體示意圖；第2B圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體的上視圖；第2C圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體的電路圖。
如第2A圖至第2C圖所示，習知具可程式的單一多晶矽層非揮發性記憶體係包括二個串接(serially connected)的p型電晶體。第一P型電晶體係作為選擇電晶體(select transistor)，其選擇閘極(select gate)24連接至一選擇閘極電壓(select gate voltage，VSG)，第一p型源/汲區域(p type source/drain region)21連接至源極線電壓(source line voltage，VSL)。再者，第二p型源/汲區域22可視為第一p型電晶體的p型汲極區域(p type drain region)與第二p型電晶體的p型源極區域(p type source region)相互連接。第二p型電晶體上方包括一浮動閘極26，其第三p型源/汲區域23連接至位元線電壓(bit line voltage，VBL)。再者，該二p型電晶體係製作於一N型井區(N-well region，NW)其連接至一N型井區電壓(N-well voltage，VNW)。
再者，經由適當地控制選擇閘極電壓(VSG)、源極線電壓(VSL)、位元線電壓(VBL)、以及N型井區電壓(VNW)即可以使習知具可程式的單一多晶矽層非揮發性記憶體進入程式狀態、或 者讀取狀態。
由於習知具可程式的單一多晶矽層非揮發性記憶體中，2個p型電晶體各僅有一個閘極24、26，因此可完全相容於標準CMOS電晶體的製程。
然而，第1圖與第2A~2C圖的非揮發性記憶體僅具備可程式的功能，其僅可利用電氣特性將熱載子注入於浮動閘極中，並無法利用電氣的特性來將浮動閘極中的儲存載子移除，僅可利用紫外光(ultravilote light)照射方式來清除於浮動閘極中的儲存載子，進而達成資料抹除的功能。因此，這類非揮發性記憶體係被稱為具一次程式的記憶體(one time programming memory，簡稱OTP memory)。
因此，如何改進上述具可程式的單一多晶矽層非揮發性記憶體，並且達成具可程式可抹除的單一多晶矽層非揮發性記憶體，也就是達成具多次程式的記憶體(multi-times programming memory，簡稱MTP memory)即是本發明所欲達成的目的。
本發明的目的係提出一種具可程式可抹除的單一多晶矽層非揮發性記憶體。係針對習知非揮發性記憶體進行改進達成具可程式可抹除的單一多晶矽層非揮發性記憶體。
本發明係有關於一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括：一基板結構；一第一p型電晶體，包括一選擇閘極連接至一選擇閘極電壓，一第一p型源/汲區域連接至一源極線電壓以及一第二p型源/汲區域；一第二p型電晶體，包括該第二p型源/汲區域，一第三p型源/汲區域連接至一位元線電壓，以及一浮動閘極，其中該第一p型源/汲區域、該第二p型源/汲區域、與該第三p型源/汲區域形成於一N型井區內；以及一抹除閘區域，相鄰於該浮動閘極，且該抹除閘區域包括一P型 井區以及一n型源/汲區域，該n型源/汲區域連接至一抹除線電壓；其中，該P型井區與該N型井區形成於該基板結構內。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
12‧‧‧控制閘極
14‧‧‧浮動閘極
21‧‧‧第一p型源/汲區域
22‧‧‧第二p型源/汲區域
23‧‧‧第三p型源/汲區域
24‧‧‧選擇閘極
26‧‧‧浮動閘極
31‧‧‧第一p型源/汲區域
32‧‧‧第二p型源/汲區域
33‧‧‧第三p型源/汲區域
34‧‧‧選擇閘極
35、95‧‧‧抹除閘區域
36‧‧‧浮動閘極
38‧‧‧n型源/汲區域
39‧‧‧隔離結構
48‧‧‧p型摻雜區域
92‧‧‧n型源/汲區域
94‧‧‧雙擴散汲極摻雜區
第1圖所繪示為習知具可程式的雙多晶矽層非揮發性記憶體示意圖。
第2A圖~第2C圖所繪示為習知具可程式的單一多晶矽層非揮發性記憶體示意圖。
第3A圖~第3D圖所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第一實施例。
第4圖所示之基板結構係為一P型基板。
第5圖所示之基板結構包括一P型基板與一深N型井區(DNW)。
第6圖所示之基板結構包括一第四p型區域(p4)、一n型位障層(NBL)與一P型基板。
第7A圖~第7C圖所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第二實施例。
第8圖所示之基板結構包括一P型基板與一深N型井區(DNW)。
第9圖所示之基板結構包括一第四p型區域(p4)、一n型位障層(NBL)與一P型基板。
第10圖所繪示抹除狀態時的二種偏壓方法。
請參照第3A圖~第3D圖，其所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第一實施例。其 中，第3A圖為第一實施例的上視圖；第3B圖為第一實施例的第一方向(a1 a2方向)剖面圖；第3C圖為第一實施例的第二方向(b1 b2方向)剖面圖；以及，第3D為第一實施例的等效電路圖。
由第3A圖與第3B圖可知，本發明第一實施例中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型源/汲區域31、32、33，在三個p型源/汲區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG)，第一p型源/汲區域31連接至源極線電壓(VSL)。再者，第二p型源/汲區域32可視為第一p型電晶體的p型汲極區域與第二p型電晶體的p型源極區域相互連接。第二p型電晶體上方包括一浮動閘極36，其第三p型源/汲區域33連接至位元線電壓(VBL)。而N型井區(NW)係連接至一N型井區電壓(VNW)。
一般來說，在形成三個p型源/汲區域31、32、33的離子佈植製程時，浮動閘極36以及選擇閘極34可作為遮罩層(mask)，因此在N型井區(NW)上方的浮動閘極36以及選擇閘極34係屬於p型閘極。
由第3A圖與第3C圖可知，本發明第一實施例中更包括一個n型電晶體，或者可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)35所組合而成的元件。n型電晶體製作於一P型井區(PW)。在P型井區(PW)中包括一個n型源/汲區域38。換言之，抹除閘區域35係包括P型井區(PW)以及n型源/汲區域38。
如第3A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為n型電晶體的閘極，而n型源/汲區域38可視為n型源極區域與n型汲極區域相互連接。再者，n型源/汲區域38連接至抹除線電壓(erase line voltage， VEL)。而P型井區(PW)係連接至一P型井區電壓(VPW)。再者，由第3C圖可知，隔離結構(isolating structure)39形成於抹除閘區域35與N型井區(NW)之間，此隔離結構39例如為淺溝槽隔離(shallow trench isolation，STI)。
在形成n型源/汲區域38的離子佈植製程時，浮動閘極36可作為遮罩層，因此在抹除閘區域35上方的浮動閘極36係屬於n型閘極。
再者，以下將詳細的介紹運用於第一實施例的各種不同的基板結構以及P型井區(PW)。如第4圖所示，基板結構係為一P型基板。
如第4圖所示，第一實施例的N型井區(NW)與P型井區(PW)形成於P型基板內。再者，P型井區(PW)個包括一個第一p型區域(p1)、二個第二p型區域(p2)、與一個第三p型區域(p3)。其中，第二p型區域(p2)的摻雜量(dosage)大於等於第一p型區域(p1)的摻雜量；且第三p型區域(p3)的摻雜量大於等於第一p型區域(p1)的摻雜量。
再者，第一p型區域(p1)係形成於P形基板的表面下方並且接觸於n型源/汲區域38。第三p型區域(p3)形成於第一p型區域(p1)的下方。而第一p型區域(p1)與第三p型區域(p3)被第二p型區域(p2)圍繞住，且此第二p型區域(p2)形成於隔離結構39下方。
本發明的第4圖結構之優點在於，第一p型區域(p1)與n型源/汲區域38之間的接面崩潰電壓(junction breakdown voltage)可以提高，使得本發明具可程式可抹除的單一多晶矽層非揮發性記憶體之抹除效率將有效地被提升。
請參照第5圖，基板結構包括一P型基板與一深N型井區(DNW)。其中，深N型井區(DNW)形成於P型基板中，並且深N型井區(DNW)連接於深N型井區電壓(VDNW)。
如第5圖所示，第一實施例的N型井區(NW)與P 型井區(PW)形成於基板結構中的深N型井區(DNW)內。再者，P型井區(PW)個包括一個第一p型區域(p1)、二個第二p型區域(p2)、與一個第三p型區域(p3)。其中，第二p型區域(p2)的摻雜量大於等於第一p型區域(p1)的摻雜量；且第三p型區域(p3)的摻雜量大於等於第一p型區域(p1)的摻雜量。
再者，第一p型區域(p1)係形成於基板結構的表面下方並且接觸於n型源/汲區域38。第三p型區域(p3)形成於第一p型區域(p1)的下方。而第一p型區域(p1)與第三p型區域(p3)被第二p型區域(p2)圍繞住，且此第二p型區域(p2)形成於隔離結構39下方。
本發明的第5圖結構之第一優點在於，第一p型區域(p1)與n型源/汲區域38之間的接面崩潰電壓可以提高，使得本發明具可程式可抹除的單一多晶矽層非揮發性記憶體之抹除效率將有效地被提升。另外，第二優點在於，第二p型區域(p2)能夠改善高溫環境下n型源/汲區域38與N型井區(NW)之間的側面擊穿效應(lateral punch through effect)；第三p型區域(p3)能夠改善高溫環境下n型源/汲區域38與深N型井區(DNW)之間的垂直擊穿效應(vertical punch through effect)。
請參照第6圖，基板結構包括一第四p型區域(p4)、一n型位障層(n-type barrier layer，NBL)與一P型基板。而n型位障層即為一n型區域。其中，n型位障層(NBL)形成於P型基板中，並且第四p型區域(p4)位於n型位障層(NBL)上方並且接觸於n型位障層(NBL)。
如第6圖所示，第一實施例的N型井區(NW)與P型井區(PW)形成於基板結構中的第四p型區域(p4)內。再者，P型井區(PW)個包括一個第一p型區域(p1)、二個第二p型區域(p2)、與一個第三p型區域(p3)。其中，第二p型區域(p2)的摻雜量大於等於第一p型區域(p1)的摻雜量；且第三p型區域(p3)的摻雜量大於等於第一p型區域(p1)的摻雜量。另外，第四p型區域 (p4)的摻雜量等於P型基板的摻雜量。或者，第四p型區域(p4)的摻雜量大於或等於第三p型區域(p3)的摻雜量；或者第四p型區域(p4)的摻雜量小於等於第二p型區域(p2)的摻雜量。
再者，第一p型區域(p1)係形成於基板結構的表面下方並且接觸於n型源/汲區域38。第三p型區域(p3)形成於第一p型區域(p1)的下方。而第一p型區域(p1)與第三p型區域(p3)被第二p型區域(p2)圍繞住，且此第二p型區域(p2)形成於隔離結構39下方。
本發明的第6圖結構之第一優點在於，第一p型區域(p1)與n型源/汲區域38之間的接面崩潰電壓可以提高，使得本發明具可程式可抹除的單一多晶矽層非揮發性記憶體之抹除效率將有效地被提升。另外，第二優點在於，第二p型區域(p2)能夠改善高溫環境下n型源/汲區域38與N型井區(NW)之間的側面擊穿效應(lateral punch through effect)；第三p型區域(p3)能夠改善高溫環境下n型源/汲區域38與n型位障層(NBL)之間的垂直擊穿效應(vertical punch through effect)。而第三優點在於，利用第四p型區域(p4)與P型井區(PW)將N型井區(NW)隔離，使得N型井區(NW)使用獨立的偏壓操作，進而可以降低浮動閘極36與N型井區(NW)之間的電壓應力(voltage stress)。
請參照第7A圖~第7C圖，其所繪示為本發明具可程式可抹除的單一多晶矽層非揮發性記憶體的第二實施例。其中，第7A圖為第二實施例的上視圖；第7B圖為第二實施例的第二方向(b1 b2方向)剖面圖；以及，第7C為第二實施例的等效電路圖。由於第一方向(a1 a2方向)剖面圖與第一實施例相同，因此不再贅述。
如第7A圖所示，本發明第二實施例中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型源/汲區域31、32、33，在三個p型源/汲區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極 34、36。
第一p型電晶體係作為選擇電晶體，其選擇閘極34連接至一選擇閘極電壓(VSG)，第一p型源/汲區域31連接至源極線電壓(VSL)。再者，第二p型源/汲區域32可視為第一p型電晶體的p型汲極區域與第二p型電晶體的p型源極區域相互連接。第二p型電晶體上方包括一浮動閘極36，其第三p型源/汲區域33連接至位元線電壓(VBL)。而N型井區(NW)係連接至一N型井區電壓(VNW)。
由第7A圖與第7B圖可知，本發明第二實施例中更包括一個n型電晶體製作於一P型井區(PW)。n型電晶體也可視為包括一浮動閘極36以及一個抹除閘區域95所組合而成的元件。換言之，抹除閘區域95係包括P型井區(PW)，n型源/汲區域92以及雙擴散汲極(double diffused drain，DDD)摻雜區94。當然，而雙擴散汲極(DDD)摻雜區94即為一n型區域。再者，n型源/汲區域92以及雙擴散汲極(DDD)摻雜區94形成於P型井區(PW)中，n型源/汲區域92形成於雙擴散汲極(DDD)摻雜區94中。除此之外，於製作雙擴散汲極(DDD)摻雜區94所使用的光罩，在完成雙擴散汲極(DDD)摻雜區94後也可以再次使用於蝕刻抹除閘區域95上方的閘極氧化層。因此，抹除閘區域95上方的閘極氧化層厚度會小於浮動閘極36下方的閘極氧化層。如此，在抹除狀態時可使用較低的抹除線電壓(VEL)。
如第7A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域95。再者，雙擴散汲極(DDD)摻雜區94與n型源/汲區域92可視為n型源極區域與n型汲極區域相互連接。P型井區(PW)係連接至一P型井區電壓(VPW)。再者，由第7B圖可知，隔離結構39形成於P型井區(PW)與N型井區(NW)之間。
再者，以下將詳細的介紹運用於第二實施例的各種不同的基板結構以及P型井區(PW)。如第8圖所示，基板結構包括一P型基板與一深N型井區(DNW)。其中，深N型井區(DNW) 形成於P型基板中，並且深N型井區(DNW)連接於深N型井區電壓(VDNW)。
如第8圖所示，第二實施例的N型井區(NW)與P型井區(PW)形成於基板結構中的深N型井區(DNW)內。再者，P型井區(PW)個包括一個第一p型區域(p1)、二個第二p型區域(p2)、與一個第三p型區域(p3)。其中，第二p型區域(p2)的摻雜量大於等於第一p型區域(p1)的摻雜量；且第三p型區域(p3)的摻雜量大於等於第一p型區域(p1)的摻雜量。N型井區(NW)的摻雜量大於等於雙擴散汲極(DDD)摻雜區94的摻雜量；且第一p型區域(p1)的摻雜量大於等於雙擴散汲極(DDD)摻雜區94的摻雜量。
再者，第一p型區域(p1)係形成於基板結構的表面下方並且接觸於雙擴散汲極(DDD)摻雜區94。第三p型區域(p3)形成於第一p型區域(p1)的下方。而第一p型區域(p1)與第三p型區域(p3)被第二p型區域(p2)圍繞住，且此第二p型區域(p2)形成於隔離結構39下方。
本發明的第8圖結構之第一優點在於，第一p型區域(p1)與雙擴散汲極(DDD)摻雜區94之間的接面崩潰電壓可以提高，使得本發明具可程式可抹除的單一多晶矽層非揮發性記憶體之抹除效率將有效地被提升。另外，第二優點在於，第二p型區域(p2)能夠改善高溫環境下雙擴散汲極(DDD)摻雜區94與N型井區(NW)之間的側面擊穿效應；第三p型區域(p3)能夠改善高溫環境下雙擴散汲極(DDD)摻雜區94與深N型井區(DNW)之間的垂直擊穿效應。
請參照第9圖，基板結構包括一第四p型區域(p4)、一n型位障層(NBL)與一P型基板。而n型位障層即為一n型區域。其中，n型位障層(NBL)形成於P型基板中，並且第四p型區域(p4)位於n型位障層(NBL)上方並且接觸於n型位障層(NBL)。
如第9圖所示，第二實施例的N型井區(NW)與P型井區(PW)形成於基板結構中的第四p型區域(p4)內。再者，P 型井區(PW)個包括一個第一p型區域(p1)、二個第二p型區域(p2)、與一個第三p型區域(p3)。其中，第二p型區域(p2)的摻雜量大於等於第一p型區域(p1)的摻雜量；且第三p型區域(p3)的摻雜量大於等於第一p型區域(p1)的摻雜量。另外，第四p型區域(p4)的摻雜量等於P型基板的摻雜量。或者，第四p型區域(p4)的摻雜量大於或等於第三p型區域(p3)的摻雜量；或者第四p型區域(p4)的摻雜量小於等於第二p型區域(p2)的摻雜量。
再者，第一p型區域(p1)係形成於基板結構的表面下方並且接觸於雙擴散汲極(DDD)摻雜區94。第三p型區域(p3)形成於第一p型區域(p1)的下方。而第一p型區域(p1)與第三p型區域(p3)被第二p型區域(p2)圍繞住，且此第二p型區域(p2)形成於隔離結構39下方。
本發明的第9圖結構之第一優點在於，第一p型區域(p1)與雙擴散汲極(DDD)摻雜區94之間的接面崩潰電壓可以提高，使得本發明具可程式可抹除的單一多晶矽層非揮發性記憶體之抹除效率將有效地被提升。另外，第二優點在於，二個第二p型區域(p2)能夠改善高溫環境下雙擴散汲極(DDD)摻雜區94與N型井區(NW)之間的側面擊穿效應(lateral punch through effect)；第三p型區域(p3)能夠改善高溫環境下雙擴散汲極(DDD)摻雜區94與深N型井區(DNW)之間的垂直擊穿效應(vertical punch through effect)。而第三優點在於，利用第四p型區域(p4)與P型井區(PW)將N型井區(NW)隔離，使得N型井區(NW)具有獨立的偏壓操作，進而可以降低浮動閘極36與N型井區(NW)之間的電壓應力。
再者，當本發明的第一實施例與第二實施例建構於第5圖與第8圖中基板結構的深N型井區(DNW)之中時，可以有多種的偏壓方法用於抹除狀態。如第10圖所示，為其中二種偏壓方法。當第一方法運用於抹除狀態時，源極線電壓(VSL)與位元線電壓(VBL)為0V~VEE，N型井區電壓(VNW)與字元線電壓(VWL)與深N型井區電壓(VDNW)為VEE，抹除線電壓(VEL)P型井區電壓 (VPW)為-Vee。其中，VEE為介於+6.5V~+20V之間的正電壓，-Vee為介於-6.5V~-20V之間的負電壓。並且，第一方法係以Fowler-Nordhiem(FN)效應來退出熱載子。
當第二方法運用於抹除狀態時，源極線電壓(VSL)為浮接(floating)，位元線電壓(VBL)為0V，N型井區電壓(VNW)與字元線電壓(VWL)與深N型井區電壓(VDNW)為VEE，抹除線電壓(VEL)P型井區電壓(VPW)為-Vee。其中，VEE為介於+6.5V~+18V之間的正電壓，-Vee為介於-6.5V~-18V之間的負電壓。並且，第二方法係以熱電洞(Hot Hole，簡稱HH)效應來退出熱載子。而HH效應可為帶間熱電洞(band-to-band hoe hole，簡稱BBHH)效應，基板熱電洞(Substrate hoe hole，簡稱SHH)效應，以及汲極崩潰熱電洞(drain avalanche hoe hole，簡稱DAHH)效應。
由以上的說明可知，本發明的單一多晶矽層非揮發性記憶體可以改進先前技術僅能利用紫外光來移除儲存載子的缺點。也就是說，本發明可以提供抹除線電壓(VEL)並且改變非揮發性記憶體的儲存狀態。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
36‧‧‧浮動閘極
38‧‧‧n型源/汲區域
39‧‧‧隔離結構

Claims (16)

  1. 一種具可程式可抹除的單一多晶矽非揮發性記憶體，包括：一基板結構；一第一p型電晶體，包括一選擇閘極連接至一選擇閘極電壓，一第一p型源/汲區域連接至一源極線電壓以及一第二p型源/汲區域；一第二p型電晶體，包括該第二p型源/汲區域，一第三p型源/汲區域連接至一位元線電壓，以及一浮動閘極，其中該第一p型源/汲區域、該第二p型源/汲區域、與該第三p型源/汲區域形成於一N型井區內；以及一抹除閘區域，相鄰於該浮動閘極，且該抹除閘區域包括一P型井區以及一n型源/汲區域，該n型源/汲區域連接至一抹除線電壓；其中，該P型井區與該N型井區形成於該基板結構內。
  2. 如申請專利範圍第1項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該抹除閘區域更包括一第一n型區域位於該P型井區以及該n型源/汲區域之間。
  3. 如申請專利範圍第2項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該第一n型區域為一雙擴散汲極摻雜區。
  4. 如申請專利範圍第2項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該P型井包括：一第一p型區域，形成於該基板結構的表面下方並且接觸於該第一n型區域；多個第二p型區域；以及 一第三p型區域，形成於該第一p型區域的下方；其中，該些第二p型區域圍繞住該第一p型區域與該第三p型區域。
  5. 如申請專利範圍第4項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該第二p型區域的摻雜量大於或等於該第一p型區域的摻雜量；且該第三p型區域的摻雜量大於或等於該第一p型區域的摻雜量。
  6. 如申請專利範圍第4項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該基板結構包括：一P型基板；以及一深N型井區形成於該P形基板內，其中該深N型井區接觸於該N型井區、該些第二p型區域、與該第三p型區域，並且該深N型井區連接至一深N型井區電壓。
  7. 如申請專利範圍第4項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該基板結構包括：一P型基板；一第二n型區域，形成於該P型基板內；以及一第四p型區域，形成於該第二n型區域上方，且該第四p型區域接觸於該第二n型區域；其中，該第四p型區域更接觸於該N型井區、該些第二p型區域、與該第三p型區域。
  8. 如申請專利範圍第7項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該第四p型區域的摻雜量大於或等於該P型基板的摻雜量。
  9. 如申請專利範圍第7項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該第四p型區域的摻雜量大於或等於該第三p型區域的摻雜量，且該第四p型區域的摻雜量小於或等於該第二p型區域的摻雜量。
  10. 如申請專利範圍第1項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該P型井區包括：一第一p型區域，形成於該基板結構的表面下方並且接觸於該n型源/汲區域；多個第二p型區域；以及一第三p型區域，形成於該第一p型區域的下方；其中，該些第二p型區域圍繞住該第一p型區域與該第三p型區域。
  11. 如申請專利範圍第10項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該第二p型區域的摻雜量大於或等於該第一p型區域的摻雜量；且該第三p型區域的摻雜量大於或等於該第一p型區域的摻雜量。
  12. 如申請專利範圍第10項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該基板結構係為一P型基板，其中該P型基板接觸於該N型井區、該些第二p型區域、與該第三p型區域。
  13. 如申請專利範圍第10項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該基板結構包括：一P型基板；以及一深N型井區形成於該P形基板內，其中該深N型井區接觸於該N型井區、該些第二p型區域、與該第三p型區域。
  14. 如申請專利範圍第10項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該基板結構包括：一P型基板；一第二n型區域，形成於該P型基板內；以及一第四p型區域，形成於該第二n型區域上方，且該第四p型區域接觸於該第二n型區域；其中，該第四p型區域更接觸於該N型井區、該些第二p型區域、與該第三p型區域。
  15. 如申請專利範圍第14項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該第四p型區域的摻雜量大於或等於該P型基板的摻雜量。
  16. 如申請專利範圍第15項所述之具可程式可抹除的單一多晶矽非揮發性記憶體，其中，該第四p型區域的摻雜量大於或等於該第三p型區域的摻雜量，且該第四p型區域的摻雜量小於或等於該第二p型區域的摻雜量。
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