CN104157651A - 具可编程可抹除的单一多晶硅层非挥发性存储器 - Google Patents
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Abstract
本发明公开一种具可编程可抹除的单一多晶硅非挥发性存储器，其包括：一基板结构；一第一p型晶体管，包括一选择栅极连接至一选择栅极电压，一第一p型源/漏区域连接至一源极线电压以及一第二p型源/漏区域；一第二p型晶体管，包括该第二p型源/漏区域，一第三p型源/漏区域连接至一位线电压，以及一浮动栅极，其中该第一p型源/漏区域、该第二p型源/漏区域、与该第三p型源/漏区域形成于一N型阱区内；以及一抹除栅区域，相邻于该浮动栅极，且该抹除栅区域包括一P型阱区以及一n型源/漏区域，该n型源/漏区域连接至一抹除线电压；其中，该P型阱区与该N型阱区形成于该基板结构内。
Description
技术领域
本发明是有关于一种非挥发性存储器(nonvolatile memory)，且特别是有关于一种具可编程可抹除的单一多晶硅层非挥发性存储器。
背景技术
请参照图1，其所绘示为现有具可编程（可程式）的双多晶硅层非挥发性存储器(programmable dual-poly nonvolatile memory)示意图。此具可编程的双多晶硅层的非挥发性存储器又称为浮动栅极晶体管(floating-gate transistor)。此非挥发性存储器包括堆叠且不相接触的二个栅极，上方为控制栅极(control gate)12连接至控制线(C)、下方为浮动栅极(floating gate)14。而在p型基板(P-substrate)中包括一n型源极掺杂区域(n type source doped region)连接至源极线(S)以及一n型漏极掺杂区域(n type drain doped region)连接至漏极线(D)。
举例来说，在编程状态(programmed state)时，漏极线(D)提供一高电压(例如+16V)、源极线(S)提供一接地电压(Ground)、控制线(C)提供一控制电压(例如+25V)。因此，当电子由源极线(S)经过n沟道(n-channel)至漏极线(D)的过程，热载流子(hot carrier)，例如热电子(hot electron)，会被控制栅极12上的控制电压所吸引并且注入(inject)浮动栅极14中。此时，浮动栅极14累积许多载流子(carrier)，因此可视为第一存储状态(例如“0”)。
在未编程状态(not-programmed state)时，浮动栅极14中没有任何载流子(carrier)，因此可视为第二存储状态(例如“1”)。
换句话说，于第一存储状态以及第二存储状态将造成浮动栅极晶体管的漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化。因此，根据漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化即可得知浮动栅极晶体管的存储状态。
然而，双多晶硅层的非挥发性存储器由于需要分开制作浮动栅极14以及控制栅极12，因此需要较多的制作步骤才可完成，并且不相容于传统标准CMOS晶体管的制作工艺。
美国专利US6678190揭露一种具可编程的单一多晶硅层非挥发性存储器。请参照图2A，其所绘示为现有具可编程的单一多晶硅层非挥发性存储器示意图；图2B所绘示为现有具可编程的单一多晶硅层非挥发性存储器的上视图；图2C所绘示为现有具可编程的单一多晶硅层非挥发性存储器的电路图。
如图2A至图2C所示，现有具可编程的单一多晶硅层非挥发性存储器包括二个串接(serially connected)的p型晶体管。第一p型晶体管作为选择晶体管(select transistor)，其选择栅极(select gate)24连接至一选择栅极电压(select gate voltage，VSG)，第一p型源/漏区域(p typesource/drain region)21连接至源极线电压(source line voltage，VSL)。再者，第二p型源/漏区域22可视为第一p型晶体管的p型漏极区域(p type drain region)与第二p型晶体管的p型源极区域(p type source region)相互连接。第二p型晶体管上方包括一浮动栅极26，其第三p型源/漏区域23连接至位线电压(bit line voltage，VBL)。再者，该二p型晶体管制作于一N型阱区(N-well region，NW)其连接至一N型阱区电压(N-well voltage，VNW)。
再者，经由适当地控制选择栅极电压(VSG)、源极线电压(VSL)、位线电压(VBL)、以及N型阱区电压(VNW)即可以使现有具可编程的单一多晶硅层非挥发性存储器进入编程状态、或者读取状态。
由于现有具可编程的单一多晶硅层非挥发性存储器中，2个p型晶体管各仅有一个栅极24、26，因此可完全相容于标准CMOS晶体管的制作工艺。
然而，图1与图2A-2C的非挥发性存储器仅具备可编程的功能，其仅可利用电气特性将热载流子注入于浮动栅极中，并无法利用电气的特性来将浮动栅极中的存储载流子移除，仅可利用紫外光(ultravilote light)照射方式来清除于浮动栅极中的存储载流子，进而达成数据抹除的功能。因此，这类非挥发性存储器被称为具一次程序的存储器(one time programming memory，简称OTP memory)。
因此，如何改进上述具可编程的单一多晶硅层非挥发性存储器，并且达 成具可编程可抹除的单一多晶硅层非挥发性存储器，也就是达成具多次程序的存储器(multi-times programming memory，简称MTP memory)即是本发明所欲达成的目的。
发明内容
本发明的目的在于提出一种具可编程可抹除的单一多晶硅层非挥发性存储器。针对现有非挥发性存储器进行改进达成具可编程可抹除的单一多晶硅层非挥发性存储器。
为达上述目的，本发明提供一种具可编程可抹除的单一多晶硅非挥发性存储器，其包括：一基板结构；一第一p型晶体管，包括一选择栅极连接至一选择栅极电压，一第一p型源/漏区域连接至一源极线电压以及一第二p型源/漏区域；一第二p型晶体管，包括该第二p型源/漏区域，一第三p型源/漏区域连接至一位线电压，以及一浮动栅极，其中该第一p型源/漏区域、该第二p型源/漏区域、与该第三p型源/漏区域形成于一N型阱区内；以及一抹除栅区域，相邻于该浮动栅极，且该抹除栅区域包括一P型阱区以及一n型源/漏区域，该n型源/漏区域连接至一抹除线电压；其中，该P型阱区与该N型阱区形成于该基板结构内。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1所绘示为现有具可编程的双多晶硅层非挥发性存储器示意图。
图2A-图2C所绘示为现有具可编程的单一多晶硅层非挥发性存储器示意图。
图3A-图3D所绘示为本发明具可编程可抹除的单一多晶硅层非挥发性存储器的第一实施例。
图4所示的基板结构为一P型基板。
图5所示的基板结构包括一P型基板与一深N型阱区(DNW)。
图6所示的基板结构包括一第四p型区域(p4)、一n型位障层(NBL)与一P型基板。
图7A-图7C所绘示为本发明具可编程可抹除的单一多晶硅层非挥发性 存储器的第二实施例。
图8所示的基板结构包括一P型基板与一深N型阱区(DNW)。
图9所示的基板结构包括一第四p型区域(p4)、一n型位障层(NBL)与一P型基板。
图10所绘示抹除状态时的二种偏压方法。
符号说明
12：控制栅极
14：浮动栅极
21：第一p型源/漏区域
22：第二p型源/漏区域
23：第三p型源/漏区域
24：选择栅极
26：浮动栅极
31：第一p型源/漏区域
32：第二p型源/漏区域
33：第三p型源/漏区域
34：选择栅极
35、95：抹除栅区域
36：浮动栅极
38：n型源/漏区域
39：隔离结构
48：p型掺杂区域
92：n型源/漏区域
94：双扩散漏极掺杂区
具体实施方式
请参照图3A-图3D，其所绘示为本发明具可编程可抹除的单一多晶硅层非挥发性存储器的第一实施例。其中，图3A为第一实施例的上视图；图3B为第一实施例的第一方向(a1a2方向)剖面图；图3C为第一实施例的第二方向(b1b2方向)剖面图；以及，图3D为第一实施例的等效电路图。
由图3A与图3B可知，本发明第一实施例中包括二个串接的p型晶体管 制作于一N型阱区(NW)。在N型阱区NW中包括三个p型源/漏区域31、32、33，在三个p型源/漏区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。
第一p型晶体管作为选择晶体管，其选择栅极34连接至一选择栅极电压(VSG)，第一p型源/漏区域31连接至源极线电压(VSL)。再者，第二p型源/漏区域32可视为第一p型晶体管的p型漏极区域与第二p型晶体管的p型源极区域相互连接。第二p型晶体管上方包括一浮动栅极36，其第三p型源/漏区域33连接至位线电压(VBL)。而N型阱区(NW)连接至一N型阱区电压(VNW)。
一般来说，在形成三个p型源/漏区域31、32、33的离子注入制作工艺时，浮动栅极36以及选择栅极34可作为掩模层(mask)，因此在N型阱区(NW)上方的浮动栅极36以及选择栅极34属于p型栅极。
由图3A与图3C可知，本发明第一实施例中还包括一个n型晶体管，或者可说包括一浮动栅极36以及一个抹除栅区域(erase gate region)35所组合而成的元件。n型晶体管制作于一P型阱区(PW)。在P型阱区(PW)中包括一个n型源/漏区域38。换言之，抹除栅区域35包括P型阱区(PW)以及n型源/漏区域38。
如图3A所示，浮动栅极36向外延伸并相邻于抹除栅区域35。因此，浮动栅极36可视为n型晶体管的栅极，而n型源/漏区域38可视为n型源极区域与n型漏极区域相互连接。再者，n型源/漏区域38连接至抹除线电压(erase line voltage，VEL)。而P型阱区(PW)连接至一P型阱区电压(VPW)。再者，由图3C可知，隔离结构(isolating structure)39形成于抹除栅区域35与N型阱区(NW)之间，此隔离结构39例如为浅沟槽隔离(shallow trench isolation，STI)。
在形成n型源/漏区域38的离子注入制作工艺时，浮动栅极36可作为掩模层，因此在抹除栅区域35上方的浮动栅极36属于n型栅极。
再者，以下将详细的介绍运用于第一实施例的各种不同的基板结构以及P型阱区(PW)。如图4所示，基板结构为一P型基板。
如图4所示，第一实施例的N型阱区(NW)与P型阱区(PW)形成于P型基板内。再者，P型阱区(PW)个包括一个第一p型区域(p1)、二个第二p型区域(p2)、与一个第三p型区域(p3)。其中，第二p型区域(p2)的掺杂量(dosage) 大于等于第一p型区域(p1)的掺杂量；且第三p型区域(p3)的掺杂量大于等于第一p型区域(p1)的掺杂量。
再者，第一p型区域(p1)形成于P形基板的表面下方并且接触于n型源/漏区域38。第三p型区域(p3)形成于第一p型区域(p1)的下方。而第一p型区域(p1)与第三p型区域(p3)被第二p型区域(p2)围绕住，且此第二p型区域(p2)形成于隔离结构39下方。
本发明的图4结构的优点在于，第一p型区域(p1)与n型源/漏区域38之间的接面击穿电压(junction breakdown voltage)可以提高，使得本发明具可编程可抹除的单一多晶硅层非挥发性存储器的抹除效率将有效地被提升。
请参照图5，基板结构包括一P型基板与一深N型阱区(DNW)。其中，深N型阱区(DNW)形成于P型基板中，并且深N型阱区(DNW)连接于深N型阱区电压(VDNW)。
如图5所示，第一实施例的N型阱区(NW)与P型阱区(PW)形成于基板结构中的深N型阱区(DNW)内。再者，P型阱区(PW)个包括一个第一p型区域(p1)、二个第二p型区域(p2)、与一个第三p型区域(p3)。其中，第二p型区域(p2)的掺杂量大于等于第一p型区域(p1)的掺杂量；且第三p型区域(p3)的掺杂量大于等于第一p型区域(p1)的掺杂量。
再者，第一p型区域(p1)形成于基板结构的表面下方并且接触于n型源/漏区域38。第三p型区域(p3)形成于第一p型区域(p1)的下方。而第一p型区域(p1)与第三p型区域(p3)被第二p型区域(p2)围绕住，且此第二p型区域(p2)形成于隔离结构39下方。
本发明的图5结构的第一优点在于，第一p型区域(p1)与n型源/漏区域38之间的接面击穿电压可以提高，使得本发明具可编程可抹除的单一多晶硅层非挥发性存储器的抹除效率将有效地被提升。另外，第二优点在于，第二p型区域(p2)能够改善高温环境下n型源/漏区域38与N型阱区(NW)之间的侧面击穿效应(lateral punch through effect)；第三p型区域(p3)能够改善高温环境下n型源/漏区域38与深N型阱区(DNW)之间的垂直击穿效应(vertical punch through effect)。
请参照图6，基板结构包括一第四p型区域(p4)、一n型位障层(n-type barrier layer，NBL)与一P型基板。而n型位障层即为一n型区域。其中， n型位障层(NBL)形成于P型基板中，并且第四p型区域(p4)位于n型位障层(NBL)上方并且接触于n型位障层(NBL)。
如图6所示，第一实施例的N型阱区(NW)与P型阱区(PW)形成于基板结构中的第四p型区域(p4)内。再者，P型阱区(PW)个包括一个第一p型区域(p1)、二个第二p型区域(p2)、与一个第三p型区域(p3)。其中，第二p型区域(p2)的掺杂量大于等于第一p型区域(p1)的掺杂量；且第三p型区域(p3)的掺杂量大于等于第一p型区域(p1)的掺杂量。另外，第四p型区域(p4)的掺杂量等于P型基板的掺杂量。或者，第四p型区域(p4)的掺杂量大于或等于第三p型区域(p3)的掺杂量；或者第四p型区域(p4)的掺杂量小于等于第二p型区域(p2)的掺杂量。
再者，第一p型区域(p1)形成于基板结构的表面下方并且接触于n型源/漏区域38。第三p型区域(p3)形成于第一p型区域(p1)的下方。而第一p型区域(p1)与第三p型区域(p3)被第二p型区域(p2)围绕住，且此第二p型区域(p2)形成于隔离结构39下方。
本发明的图6结构的第一优点在于，第一p型区域(p1)与n型源/漏区域38之间的接面击穿电压可以提高，使得本发明具可编程可抹除的单一多晶硅层非挥发性存储器的抹除效率将有效地被提升。另外，第二优点在于，第二p型区域(p2)能够改善高温环境下n型源/漏区域38与N型阱区(NW)之间的侧面击穿效应(lateral punch through effect)；第三p型区域(p3)能够改善高温环境下n型源/漏区域38与n型位障层(NBL)之间的垂直击穿效应(vertical punch through effect)。而第三优点在于，利用第四p型区域(p4)与P型阱区(PW)将N型阱区(NW)隔离，使得N型阱区(NW)使用独立的偏压操作，进而可以降低浮动栅极36与N型阱区(NW)之间的电压应力(voltage stress)。
请参照图7A-图7C，其所绘示为本发明具可编程可抹除的单一多晶硅层非挥发性存储器的第二实施例。其中，图7A为第二实施例的上视图；图7B为第二实施例的第二方向(b1b2方向)剖面图；以及，图7C为第二实施例的等效电路图。由于第一方向(a1a2方向)剖面图与第一实施例相同，因此不再赘述。
如图7A所示，本发明第二实施例中包括二个串接的p型晶体管制作于一N型阱区(NW)。在N型阱区NW中包括三个p型源/漏区域31、32、33，在 三个p型源/漏区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。
第一p型晶体管作为选择晶体管，其选择栅极34连接至一选择栅极电压(VSG)，第一p型源/漏区域31连接至源极线电压(VSL)。再者，第二p型源/漏区域32可视为第一p型晶体管的p型漏极区域与第二p型晶体管的p型源极区域相互连接。第二p型晶体管上方包括一浮动栅极36，其第三p型源/漏区域33连接至位线电压(VBL)。而N型阱区(NW)连接至一N型阱区电压(VNW)。
由图7A与图7B可知，本发明第二实施例中还包括一个n型晶体管制作于一P型阱区(PW)。n型晶体管也可视为包括一浮动栅极36以及一个抹除栅区域95所组合而成的元件。换言之，抹除栅区域95包括P型阱区(PW)，n型源/漏区域92以及双扩散漏极(double diffused drain，DDD)掺杂区94。当然，而双扩散漏极(DDD)掺杂区94即为一n型区域。再者，n型源/漏区域92以及双扩散漏极(DDD)掺杂区94形成于P型阱区(PW)中，n型源/漏区域92形成于双扩散漏极(DDD)掺杂区94中。除此之外，于制作双扩散漏极(DDD)掺杂区94所使用的光罩，在完成双扩散漏极(DDD)掺杂区94后也可以再次使用于蚀刻抹除栅区域95上方的栅极氧化层。因此，抹除栅区域95上方的栅极氧化层厚度会小于浮动栅极36下方的栅极氧化层。如此，在抹除状态时可使用较低的抹除线电压(VEL)。
如图7A所示，浮动栅极36向外延伸并相邻于抹除栅区域95。再者，双扩散漏极(DDD)掺杂区94与n型源/漏区域92可视为n型源极区域与n型漏极区域相互连接。P型阱区(PW)连接至一P型阱区电压(VPW)。再者，由图7B可知，隔离结构39形成于P型阱区(PW)与N型阱区(NW)之间。
再者，以下将详细的介绍运用于第二实施例的各种不同的基板结构以及P型阱区(PW)。如图8所示，基板结构包括一P型基板与一深N型阱区(DNW)。其中，深N型阱区(DNW)形成于P型基板中，并且深N型阱区(DNW)连接于深N型阱区电压(VDNW)。
如图8所示，第二实施例的N型阱区(NW)与P型阱区(PW)形成于基板结构中的深N型阱区(DNW)内。再者，P型阱区(PW)个包括一个第一p型区域(p1)、二个第二p型区域(p2)、与一个第三p型区域(p3)。其中，第二p型区域(p2)的掺杂量大于等于第一p型区域(p1)的掺杂量；且第三p型区域(p3) 的掺杂量大于等于第一p型区域(p1)的掺杂量。N型阱区(NW)的掺杂量大于等于双扩散漏极(DDD)掺杂区94的掺杂量；且第一p型区域(p1)的掺杂量大于等于双扩散漏极(DDD)掺杂区94的掺杂量。
再者，第一p型区域(p1)形成于基板结构的表面下方并且接触于双扩散漏极(DDD)掺杂区94。第三p型区域(p3)形成于第一p型区域(p1)的下方。而第一p型区域(p1)与第三p型区域(p3)被第二p型区域(p2)围绕住，且此第二p型区域(p2)形成于隔离结构39下方。
本发明的图8结构的第一优点在于，第一p型区域(p1)与双扩散漏极(DDD)掺杂区94之间的接面击穿电压可以提高，使得本发明具可编程可抹除的单一多晶硅层非挥发性存储器的抹除效率将有效地被提升。另外，第二优点在于，第二p型区域(p2)能够改善高温环境下双扩散漏极(DDD)掺杂区94与N型阱区(NW)之间的侧面击穿效应；第三p型区域(p3)能够改善高温环境下双扩散漏极(DDD)掺杂区94与深N型阱区(DNW)之间的垂直击穿效应。
请参照图9，基板结构包括一第四p型区域(p4)、一n型位障层(NBL)与一P型基板。而n型位障层即为一n型区域。其中，n型位障层(NBL)形成于P型基板中，并且第四p型区域(p4)位于n型位障层(NBL)上方并且接触于n型位障层(NBL)。
如图9所示，第二实施例的N型阱区(NW)与P型阱区(PW)形成于基板结构中的第四p型区域(p4)内。再者，P型阱区(PW)个包括一个第一p型区域(p1)、二个第二p型区域(p2)、与一个第三p型区域(p3)。其中，第二p型区域(p2)的掺杂量大于等于第一p型区域(p1)的掺杂量；且第三p型区域(p3)的掺杂量大于等于第一p型区域(p1)的掺杂量。另外，第四p型区域(p4)的掺杂量等于P型基板的掺杂量。或者，第四p型区域(p4)的掺杂量大于或等于第三p型区域(p3)的掺杂量；或者第四p型区域(p4)的掺杂量小于等于第二p型区域(p2)的掺杂量。
再者，第一p型区域(p1)形成于基板结构的表面下方并且接触于双扩散漏极(DDD)掺杂区94。第三p型区域(p3)形成于第一p型区域(p1)的下方。而第一p型区域(p1)与第三p型区域(p3)被第二p型区域(p2)围绕住，且此第二p型区域(p2)形成于隔离结构39下方。
本发明的图9结构的第一优点在于，第一p型区域(p1)与双扩散漏极(DDD)掺杂区94之间的接面击穿电压可以提高，使得本发明具可编程可抹除 的单一多晶硅层非挥发性存储器的抹除效率将有效地被提升。另外，第二优点在于，二个第二p型区域(p2)能够改善高温环境下双扩散漏极(DDD)掺杂区94与N型阱区(NW)之间的侧面击穿效应(lateral punch through effect)；第三p型区域(p3)能够改善高温环境下双扩散漏极(DDD)掺杂区94与深N型阱区(DNW)之间的垂直击穿效应(vertical punch through effect)。而第三优点在于，利用第四p型区域(p4)与P型阱区(PW)将N型阱区(NW)隔离，使得N型阱区(NW)具有独立的偏压操作，进而可以降低浮动栅极36与N型阱区(NW)之间的电压应力。
再者，当本发明的第一实施例与第二实施例建构于图5与图8中基板结构的深N型阱区(DNW)之中时，可以有多种的偏压方法用于抹除状态。如图10所示，为其中二种偏压方法。当第一方法运用于抹除状态时，源极线电压(VSL)与位线电压(VBL)为0V-VEE，N型阱区电压(VNW)与字符线电压(VWL)与深N型阱区电压(VDNW)为VEE，抹除线电压(VEL)P型阱区电压(VPW)为-Vee。其中，VEE为介于+6.5V-+20V之间的正电压，-Vee为介于-6.5V--20V之间的负电压。并且，第一方法以Fowler-Nordhiem(FN)效应来退出热载流子。
当第二方法运用于抹除状态时，源极线电压(VSL)为浮接(floating)，位线电压(VBL)为0V，N型阱区电压(VNW)与字符线电压(VWL)与深N型阱区电压(VDNW)为VEE，抹除线电压(VEL)P型阱区电压(VPW)为-Vee。其中，VEE为介于+6.5V-+18V之间的正电压，-Vee为介于-6.5V--18V之间的负电压。并且，第二方法以热空穴(Hot Hole，简称HH)效应来退出热载流子。而HH效应可为带间热空穴(band-to-band hoe hole，简称BBHH)效应，基板热空穴(Substrate hoe hole，简称SHH)效应，以及漏极击穿热空穴(drain avalanche hoe hole，简称DAHH)效应。
由以上的说明可知，本发明的单一多晶硅层非挥发性存储器可以改进先前技术仅能利用紫外光来移除存储载流子的缺点。也就是说，本发明可以提供抹除线电压(VEL)并且改变非挥发性存储器的存储状态。
综上所述，虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。
Claims (16)
1.一种具可编程可抹除的单一多晶硅非挥发性存储器，包括：
基板结构；
第一p型晶体管，包括选择栅极连接至一选择栅极电压，第一p型源/漏区域连接至一源极线电压以及第二p型源/漏区域；
第二p型晶体管，包括该第二p型源/漏区域，第三p型源/漏区域连接至一位线电压，以及浮动栅极，其中该第一p型源/漏区域、该第二p型源/漏区域、与该第三p型源/漏区域形成于一N型阱区内；以及
抹除栅区域，相邻于该浮动栅极，且该抹除栅区域包括P型阱区以及一n型源/漏区域，该n型源/漏区域连接至一抹除线电压；
其中，该P型阱区与该N型阱区形成于该基板结构内。
2.如权利要求1所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该抹除栅区域还包括第一n型区域位于该P型阱区以及该n型源/漏区域之间。
3.如权利要求2所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第一n型区域为一双扩散漏极掺杂区。
4.如权利要求2所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该P型阱包括：
第一p型区域，形成于该基板结构的表面下方并且接触于该第一n型区域；
多个第二p型区域；以及
第三p型区域，形成于该第一p型区域的下方；
其中，该些第二p型区域围绕住该第一p型区域与该第三p型区域。
5.如权利要求4所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第二p型区域的掺杂量大于或等于该第一p型区域的掺杂量；且该第三p型区域的掺杂量大于或等于该第一p型区域的掺杂量。
6.如权利要求4所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该基板结构包括：
P型基板；以及
深N型阱区形成于该P形基板内，其中该深N型阱区接触于该N型阱区、该些第二p型区域、与该第三p型区域，并且该深N型阱区连接至一深N型阱区电压。
7.如权利要求4所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该基板结构包括：
P型基板；
第二n型区域，形成于该P型基板内；以及
第四p型区域，形成于该第二n型区域上方，且该第四p型区域接触于该第二n型区域；
其中，该第四p型区域还接触于该N型阱区、该些第二p型区域、与该第三p型区域。
8.如权利要求7所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第四p型区域的掺杂量大于或等于该P型基板的掺杂量。
9.如权利要求7所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第四p型区域的掺杂量大于或等于该第三p型区域的掺杂量，且该第四p型区域的掺杂量小于或等于该第二p型区域的掺杂量。
10.如权利要求1所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该P型阱区包括：
第一p型区域，形成于该基板结构的表面下方并且接触于该n型源/漏区域；
多个第二p型区域；以及
第三p型区域，形成于该第一p型区域的下方；
其中，该些第二p型区域围绕住该第一p型区域与该第三p型区域。
11.如权利要求10所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第二p型区域的掺杂量大于或等于该第一p型区域的掺杂量；且该第三p型区域的掺杂量大于或等于该第一p型区域的掺杂量。
12.如权利要求10所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该基板结构为一P型基板，其中该P型基板接触于该N型阱区、该些第二p型区域、与该第三p型区域。
13.如权利要求10所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该基板结构包括：
P型基板；以及
深N型阱区形成于该P形基板内，其中该深N型阱区接触于该N型阱区、该些第二p型区域、与该第三p型区域。
14.如权利要求10所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该基板结构包括：
P型基板；
第二n型区域，形成于该P型基板内；以及
第四p型区域，形成于该第二n型区域上方，且该第四p型区域接触于该第二n型区域；
其中，该第四p型区域还接触于该N型阱区、该些第二p型区域、与该第三p型区域。
15.如权利要求14所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第四p型区域的掺杂量大于或等于该P型基板的掺杂量。
16.如权利要求15所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第四p型区域的掺杂量大于或等于该第三p型区域的掺杂量，且该第四p型区域的掺杂量小于或等于该第二p型区域的掺杂量。
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