CN104157652A - 具可编程可抹除的单一多晶硅层非挥发性存储器 - Google Patents
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Abstract
本发明公开一种具可编程可抹除的单一多晶硅非挥发性存储器，其包括：一基板结构；一浮动栅极晶体管，包括一浮动栅极、一栅极氧化层位于该浮动栅极下方、以及一沟道区域位于一N型阱区内；以及一抹除栅区域，包括一P型阱区与一n型源/漏区域，该n型源/漏区域连接至一抹除线电压，其中该浮动栅极向外延伸并相邻于该抹除栅区域；其中，该P型阱区与该N型阱区形成于该基板结构中，该栅极氧化层包括一第一部分位于该沟道区域上方，以及一第二部分位于该抹除栅区域上方，并且该栅极氧化层的该第一部分的厚度相异于该栅极氧化层的该第二部分的厚度。
Description
技术领域
本发明是有关于一种非挥发性存储器(nonvolatile memory)，且特别是有关于一种具可编程可抹除的单一多晶硅层非挥发性存储器。
背景技术
请参照图1，其所绘示为现有具可编程的双多晶硅层非挥发性存储器(programmable dual-poly nonvolatile memory)示意图。此具可编程的双多晶硅层的非挥发性存储器又称为浮动栅极晶体管(floating-gate transistor)。此非挥发性存储器包括堆迭且不相接触的二个栅极，上方为控制栅极(control gate)12连接至控制线(C)、下方为浮动栅极(floating gate)14。而在p型基板(P-substrate)中包括一n型源极掺杂区域(n type source doped region)连接至源极线(S)以及一n型漏极掺杂区域(n type drain doped region)连接至漏极线(D)。
举例来说，于编程状态(programmed state)时，漏极线(D)提供一高电压(例如+16V)、源极线(S)提供一接地电压(Ground)、控制线(C)提供一控制电压(例如+25V)。因此，当电子由源极线(S)经过n沟道(n-channel)至漏极线(D)的过程，热载流子(hot carrier)，例如热电子(hot electron)，会被控制栅极12上的控制电压所吸引并且注入(inject)浮动栅极14中。此时，浮动栅极14累积许多载流子(carrier)，因此可视为第一存储状态(例如“0”)。
于未编程状态(not-programmed state)时，浮动栅极14中没有任何载流子(carrier)，因此可视为第二存储状态(例如“1”)。
换句话说，于第一存储状态以及第二存储状态将造成浮动栅极晶体管的漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化。因此，根据漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化即可得知浮动栅极晶体管的存储状态。
然而，双多晶硅层的非挥发性存储器由于需要分开制作浮动栅极14以及控制栅极12，因此需要较多的制作步骤才可完成，并且不相容于标准CMOS晶体管的制作工艺。
美国专利US6678190揭露一种具可编程的单一多晶硅层非挥发性存储器。请参照图2A，其所绘示为现有具可编程的单一多晶硅层非挥发性存储器示意图；图2B所绘示为现有具可编程的单一多晶硅层非挥发性存储器的上视图；图2C所绘示为现有具可编程的单一多晶硅层非挥发性存储器的电路图。
如图2A至图2C所示，现有具可编程的单一多晶硅层非挥发性存储器包括二个串接(serially connected)的PMOS晶体管。第一PMOS晶体管作为选择晶体管(select transistor)，其选择栅极(select gate)24连接至一选择栅极电压(select gate voltage，VSG)，第一p型源/漏区域(p type source/drain region)21连接至源极线电压(source line voltage，VSL)。再者，第二p型源/漏区域22可视为第一PMOS晶体管的p型漏极区域(p type drain region)与第二PMOS晶体管的p型源极区域相互连接。第二PMOS晶体管上方包括一浮动栅极26，其第三p型源/漏区域23连接至位线电压(bit line voltage，VBL)。再者，该二PMOS晶体管制作于一N型阱区(N-well，NW)其连接至一N型阱区电压(N-well voltage，VNW)。其中，第二PMOS晶体管作为浮动栅极晶体管。
再者，经由适当地控制选择栅极电压(VSG)、源极线电压(VSL)、位线电压(VBL)、以及N型阱区电压(VNW)即可以使现有具可编程的单一多晶硅层非挥发性存储器进入编程状态、或者读取状态。
由于现有具可编程的单一多晶硅层非挥发性存储器中，2个PMOS晶体管各仅有一个栅极24、26，因此可完全相容于传统标准CMOS晶体管的制作工艺。
然而，图1与图2A至2C的非挥发性存储器仅具备可编程的功能，其仅可利用电气特性将热载流子注入于浮动栅极中，并无法利用电气的特性来将浮动栅极中的存储载流子移除，仅可利用紫外光(ultravilote light)照射方式来清除于浮动栅极中的存储载流子，进而达成资料抹除的功能。因此，这类非挥发性存储器被称为具一次编程的存储器(one time programming memory，简称OTP memory)。
因此，如何改进上述具可编程的单一多晶硅层非挥发性存储器，并且达成具可编程可抹除的单一多晶硅层非挥发性存储器，也就是达成具多次编程的存储器(multi-times programming memory，简称MTP memory)即是本发明所欲达成的目的。
发明内容
本发明的目的在于提出一种具可编程可抹除的单一多晶硅层非挥发性存储器。针对现有非挥发性存储器进行改进达成具可编程可抹除的单一多晶硅层非挥发性存储器。
为达上述目的，本发明有关于一种具可编程可抹除的单一多晶硅非挥发性存储器，包括：一基板结构；一浮动栅极晶体管，包括一浮动栅极、一栅极氧化层位于该浮动栅极下方、以及一沟道区域位于一N型阱区内；以及一抹除栅区域，包括一P型阱区与一n型源/漏区域，该n型源/漏区域连接至一抹除线电压，其中该浮动栅极向外延伸并相邻于该抹除栅区域；其中，该P型阱区与该N型阱区形成于该基板结构中，该栅极氧化层包括一第一部分位于该沟道区域上方，以及一第二部分位于该抹除栅区域上方，并且该栅极氧化层的该第一部分的厚度相异于该栅极氧化层的该第二部分的厚度。
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1为现有具可编程的双多晶硅层非挥发性存储器示意图。
图2A-图2C所绘示为现有具可编程的单一多晶硅层非挥发性存储器示意图。
图3A-图3D所绘示为本发明具可编程可抹除的单一多晶硅层非挥发性存储器的第一实施例。
图4所示的基板结构包括一P型基板与一深N型阱区。
图5所示的基板结构包括一第四p型区域、一n型位障层(NBL)与一P型基板。
图6A-图6B所绘示为另一种抹除栅区域的示意图。
图7所示的基板结构包括一P型基板与一深N型阱区。
图8所示的基板结构包括一第四p型区域、一n型位障层(NBL)与一P型基板。
图9所示为抹除状态时的二种偏压方法。
符号说明
12：控制栅极
14：浮动栅极
21：第一p型源/漏区域
22：第二p型源/漏区域
23：第三p型源/漏区域
24：选择栅极
26：浮动栅极
31：第一p型源/漏区域
32：第二p型源/漏区域
33：第三p型源/漏区域
34：选择栅极
35、65：抹除栅区域
36：浮动栅极
362：栅极氧化层
362a：第一部分
362b：第二部分
38、62：n型源/漏区域
39：隔离结构
64：双扩散漏极掺杂区
具体实施方式
请参照图3A-图3D，其所绘示为本发明具可编程可抹除的单一多晶硅层非挥发性存储器的第一实施例。其中，图3A为第一实施例的上视图；图3B为第一实施例的第一方向(a1a2方向)剖面图；图3C为第一实施例的第二方向(b1b2方向)剖面图；以及，第3D为第一实施例的等效电路图。再者，本发明的非挥发性存储器利用相容于逻辑CMOS制成的单一多晶程序(single ploy process)来制造完成。
由图3A与图3B可知，本发明第一实施例中包括二个串接的PMOS晶体管制作于一N型阱区(NW)。在N型阱区NW中包括三个p型源/漏区域31、32、33，在三个p型源/漏区域31、32、33之间的表面上方包括二个栅极氧化层342、362以及由多晶硅(polysilicon)所组成的栅极34、36。再者，位于N型阱区NW上方二个栅极34、36为p型漏极掺杂的多晶硅(polysilicon)栅极34、36。
第一PMOS晶体管作为选择晶体管，其栅极34(可称为选择栅极)连接至一选择栅极电压(VSG)，第一p型源/漏区域31连接至源极线电压(VSL)。再者，第二p型源/漏区域32可视为第一PMOS晶体管的p型漏极区域与第二PMOS晶体管的p型源极区域相互连接。第二PMOS晶体管上方包括一栅极36(可称为浮动栅极)，其第三p型源/漏区域33连接至位线电压(VBL)。而N型阱区(NW)连接至一N型阱区电压(VNW)。其中，第二PMOS晶体管作为浮动栅极晶体管。
由图3A与图3C可知，本发明第一实施例中还包括一个NMOS晶体管，或者可说包括一浮动栅极36、栅极氧化层362以及一个抹除栅区域(erase gate region)35所组合而成的元件。而NMOS晶体管制作于一P型阱区(PW)中。换言之，抹除栅区域35包括P型阱区(PW)以及n型源/漏区域38。再者，位于P型阱区(PW)上方的浮动栅极36为一n型掺杂的多晶硅栅极；P型阱区(PW)也可以是p型掺杂的阱区，N型阱区(NW)也可以是n型掺杂的阱区。
如图3A所示，浮动栅极36向外延伸并相邻于抹除栅区域35。因此，浮动栅极36可视为NMOS晶体管的栅极，而n型源/漏区域38可视为n型源极区域与n型漏极区域相互连接。再者，n型源/漏区域38连接至抹除线电压(erase line voltage，VEL)。而P型阱区(PW)连接至一P型阱区电压(VPW)。再者，由图3C可知，浮动栅极36下方的栅极氧化层362包括二个部分362a、362b。栅极氧化层362的第一部分362a形成于浮动栅极晶体管(第二PMOS晶体管)上；栅极氧化层362的第二部分362b形成于NMOS晶体管上或者可说是形成于抹除栅区域35的上方。在本发明的实施例中，可以利用回蚀制作工艺(etching back process)来蚀刻并形成第二部分362b的栅极氧化层362，或是也可以利用热氧化或是沉积制作工艺来形成。因此，栅极氧化层362第一部分362a的厚度将大于栅极氧化层362第二部分362b的厚度。再者，抹除栅区域35与N型阱区(NW)之间形成隔离结构(isolating structure)39，此隔离结构39例如为浅沟槽隔离(shallow trench isolation，STI)。
如图3D所示，抹除栅区域35实际上可以视为一穿透电容器(tunneling capacitor)用以退出(eject)存储在浮动栅极36中的载流子。
再者，以下将详细的介绍运用于第一实施例的各种不同的基板结构以及P型阱区(PW)。请参照图4，基板结构包括一P型基板与一深N型阱区(DNW)。其中，深N型阱区(DNW)形成于P型基板中，并且深N型阱区(DNW)连接于深N型阱区电压(VDNW)。
如图4所示，第一实施例的N型阱区(NW)与P型阱区(PW)形成于基板结构中的深N型阱区(DNW)内。再者，P型阱区(PW)个包括一个第一p型区域(p1)、二个第二p型区域(p2)、与一个第三p型区域(p3)。其中，第二p型区域(p2)的掺杂量大于等于第一p型区域(p1)的掺杂量；且第三p型区域(p3)的掺杂量大于等于第一p型区域(p1)的掺杂量。
再者，第一p型区域(p1)形成于基板结构的表面下方并且接触于n型源/漏区域38。第三p型区域(p3)形成于第一p型区域(p1)的下方。而第一p型区域(p1)与第三p型区域(p3)被第二p型区域(p2)围绕住，且第二p型区域(p2)形成于二个隔离结构39下方。
本发明的图4结构的第一优点在于，第一p型区域(p1)与n型源/漏区域38之间的接面击穿电压可以提高，使得本发明具可编程可抹除的单一多晶硅层非挥发性存储器的抹除效率将有效地被提升。另外，第二优点在于，二个第二p型区域(p2)能够改善高温环境下n型源/漏区域38与N型阱区(NW)之间的侧面击穿效应(lateral punch through effect)；第三p型区域(p3)能够改善高温环境下n型源/漏区域38与深N型阱区(DNW)之间的垂直击穿效应(vertical punch through effect)。
请参照图5，基板结构包括一第四p型区域(p4)、一n型位障层(n-type barrier layer，NBL)与一P型基板。而n型位障层即为一n型区域。其中，n型位障层(NBL)形成于P型基板中，并且第四p型区域(p4)位于n型位障层(NBL)上方并且接触于n型位障层(NBL)。
如图5所示，第一实施例的N型阱区(NW)与P型阱区(PW)形成于基板结构中的第四p型区域(p4)内。再者，P型阱区(PW)个包括一个第一p型区域(p1)、二个第二p型区域(p2)、与一个第三p型区域(p3)。其中，第二p型 区域(p2)的掺杂量大于等于第一p型区域(p1)的掺杂量；且第三p型区域(p3)的掺杂量大于等于第一p型区域(p1)的掺杂量。另外，第四p型区域(p4)的掺杂量等于P型基板的掺杂量。或者，第四p型区域(p4)的掺杂量大于等于第三p型区域(p3)的掺杂量；并且第四p型区域(p4)的掺杂量小于等于第二p型区域(p2)的掺杂量。
再者，第一p型区域(p1)形成于基板结构的表面下方并且接触于n型源/漏区域38。第三p型区域(p3)形成于第一p型区域(p1)的下方。而第一p型区域(p1)与第三p型区域(p3)被第二p型区域(p2)围绕住，且第二p型区域(p2)形成于二个隔离结构39下方。
本发明的图5结构的第一优点在于，第一p型区域(p1)与n型源/漏区域38之间的接面击穿电压可以提高，使得本发明具可编程可抹除的单一多晶硅层非挥发性存储器的抹除效率将有效地被提升。另外，第二优点在于，二个第二p型区域(p2)能够改善高温环境下n型源/漏区域38与N型阱区(NW)之间的侧面击穿效应(lateral punch through effect)；第三p型区域(p3)能够改善高温环境下n型源/漏区域38与n型位障层(NBL)之间的垂直击穿效应(vertical punch through effect)。而第三优点在于，利用第四p型区域(p4)与P型阱区(PW)将N型阱区(NW)隔离，使N型阱区(NW)可独立的偏压操作，进而可以降低浮动栅极36与N型阱区(NW)之间的电压应力(voltage stress)。
请参照图6A与图6B，其所绘示为另一种抹除栅区域的示意图。此抹除栅区域65可以取代第一实施例中的抹除栅区域35。而第一PMOS晶体管(选择晶体管)与第二PMOS晶体管(浮动栅极晶体管)的结构与图3B相同，不再赘述。
相较于图3C的抹除栅区域35，图6A与图6B所绘示的抹除栅区域65包括一双扩散漏极(double diffused drain，DDD)掺杂区64形成于n型掺杂区域62与P型阱区(PW)之间，而此双扩散漏极(DDD)掺杂区64也是一种n型区域。同理，为了具备较低的抹除线电压(VEL)，第二部分362b的栅极氧化层362的厚度小于第一部分362a的栅极氧化层362的厚度。
图6B所绘示为具备第一PMOS晶体管、第二PMOS晶体管、以及抹除栅区域65的非挥发性存储器的等效电路。
再者，以下将详细的介绍运用于图6A的实施例的各种不同的基板结构 以及P型阱区(PW)。请参照图7，基板结构包括一P型基板与一深N型阱区(DNW)。其中，深N型阱区(DNW)形成于P型基板中，并且深N型阱区(DNW)连接于深N型阱区电压(VDNW)。
如图7所示，N型阱区(NW)与P型阱区(PW)形成于基板结构中的深N型阱区(DNW)内。再者，P型阱区(PW)个包括一个第一p型区域(p1)、二个第二p型区域(p2)、与一个第三p型区域(p3)。其中，第二p型区域(p2)的掺杂量大于等于第一p型区域(p1)的掺杂量；且第三p型区域(p3)的掺杂量大于等于第一p型区域(p1)的掺杂量。第一p型区域(p1)的掺杂量等于小于双扩散漏极(DDD)掺杂区64的掺杂量。
再者，第一p型区域(p1)形成于基板结构的表面下方并且接触于双扩散漏极(DDD)掺杂区64。第三p型区域(p3)形成于第一p型区域(p1)的下方。而第一p型区域(p1)与第三p型区域(p3)被第二p型区域(p2)围绕住，且第二p型区域(p2)形成于二个隔离结构39下方。
本发明的图7结构的第一优点在于，第一p型区域(p1)与双扩散漏极(DDD)掺杂区64之间的接面击穿电压可以提高，使得本发明具可编程可抹除的单一多晶硅层非挥发性存储器的抹除效率将有效地被提升。另外，第二优点在于，二个第二p型区域(p2)能够改善高温环境下双扩散漏极(DDD)掺杂区64与N型阱区(NW)之间的侧面击穿效应；第三p型区域(p3)能够改善高温环境下双扩散漏极(DDD)掺杂区64与深N型阱区(DNW)之间的垂直击穿效应。
请参照图8，基板结构包括一第四p型区域(p4)、一n型位障层(NBL)与一P型基板。而n型位障层即为一n型区域。其中，n型位障层(NBL)形成于P型基板中，并且第四p型区域(p4)位于n型位障层(NBL)上方并且接触于n型位障层(NBL)。
如图8所示，N型阱区(NW)与P型阱区(PW)形成于基板结构中的第四p型区域(p4)内。再者，P型阱区(PW)个包括一个第一p型区域(p1)、二个第二p型区域(p2)、与一个第三p型区域(p3)。其中，第二p型区域(p2)的掺杂量大于等于第一p型区域(p1)的掺杂量；且第三p型区域(p3)的掺杂量大于等于第一p型区域(p1)的掺杂量。另外，第四p型区域(p4)的掺杂量等于P型基板的掺杂量。或者，第四p型区域(p4)的掺杂量大于等于第三p型区域(p3)的掺杂量；或者第四p型区域(p4)的掺杂量小于等于第二p型区域(p2) 的掺杂量。
再者，第一p型区域(p1)形成于基板结构的表面下方并且接触于双扩散漏极(DDD)掺杂区64。第三p型区域(p3)形成于第一p型区域(p1)的下方。而第一p型区域(p1)与第三p型区域(p3)被第二p型区域(p2)围绕住，且第二p型区域(p2)形成于二个隔离结构39下方。
本发明的图8结构的第一优点在于，第一p型区域(p1)与双扩散漏极(DDD)掺杂区64之间的接面击穿电压可以提高，使得本发明具可编程可抹除的单一多晶硅层非挥发性存储器的抹除效率将有效地被提升。另外，第二优点在于，二个第二p型区域(p2)能够改善高温环境下双扩散漏极(DDD)掺杂区64与N型阱区(NW)之间的侧面击穿效应(lateral punch through effect)；第三p型区域(p3)能够改善高温环境下双扩散漏极(DDD)掺杂区64与深N型阱区(DNW)之间的垂直击穿效应(vertical punch through effect)。而第三优点在于，利用第四p型区域(p4)与P型阱区(PW)将N型阱区(NW)隔离，使N型阱区(NW)得独立的偏压操作，进而可以降低浮动栅极36与N型阱区(NW)之间的电压应力。
再者，当本发明的实施例建构于图4与图7中基板结构的深N型阱区(DNW)之中时，可以有多种的偏压方法用用于抹除状态。如图9所示，为其中二种偏压方法。当第一方法运用于抹除状态时，源极线电压(VSL)与位线电压(VBL)为0V-VEE，N型阱区电压(VNW)与字元线电压(VWL)与深N型阱区电压(VDNW)为VEE，抹除线电压(VEL)P型阱区电压(VPW)为-Vee。其中，VEE为介于+6.5V-+20V之间的正电压，-Vee为介于-6.5V--20V之间的负电压。并且，第一方法以Fowler-Nordhiem(FN)效应来退出热载流子。
当第二方法运用于抹除状态时，源极线电压(VSL)为浮接(floating)，位线电压(VBL)为0V，N型阱区电压(VNW)与字元线电压(VWL)与深N型阱区电压(VDNW)为VEE，抹除线电压(VEL)P型阱区电压(VPW)为-Vee。其中，VEE为介于+6.5V-+20V之间的正电压，-Vee为介于-6.5V--20V之间的负电压。并且，第二方法以热空穴(Hot Hole，简称HH)效应来退出热载流子。而HH效应可为带间热空穴(band-to-band hoe hole，简称BBHH)效应，基板热空穴(Substrate hoe hole，简称SHH)效应，以及漏极击穿热空穴(drain avalanche hoe hole，简称DAHH)效应。
由以上的说明可知，本发明的单一多晶硅层非挥发性存储器能够有效地 降低抹除线电压(VEL)。也就是说，本发明可以利用较低的抹除线电压(VEL)并且改变非挥发性存储器的存储状态。
综上所述，虽然结合以上较佳实施例揭露了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应以附上的权利要求所界定的为准。
Claims (16)
1.一种具可编程可抹除的单一多晶硅非挥发性存储器，包括：
基板结构；
浮动栅极晶体管，包括浮动栅极、栅极氧化层位于该浮动栅极下方、以及沟道区域位于一N型阱区内；以及
抹除栅区域，包括P型阱区与n型源/漏区域，该n型源/漏区域连接至一抹除线电压，其中该浮动栅极向外延伸并相邻于该抹除栅区域；
其中，该P型阱区与该N型阱区形成于该基板结构中，该栅极氧化层包括第一部分位于该沟道区域上方，以及第二部分位于该抹除栅区域上方，并且该栅极氧化层的该第一部分的厚度相异于该栅极氧化层的该第二部分的厚度。
2.如权利要求1所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该抹除栅区域还包括一第一n型区域位于该P型阱区以及该n型源/漏区域之间。
3.如权利要求2所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第一n型区域为一双扩散漏极掺杂区。
4.如权利要求2所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该P型阱包括：
第一p型区域，形成于该基板结构的表面下方并且接触于该第一n型区域；
多个第二p型区域；以及
第三p型区域，形成于该第一p型区域的下方；
其中，该些第二p型区域围绕住该第一p型区域与该第三p型区域。
5.如权利要求4所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第二p型区域的掺杂量大于等于该第一p型区域的掺杂量；且该第三p型区域的掺杂量大于等于该第一p型区域的掺杂量。
6.如权利要求4所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该基板结构包括：
P型基板；以及
深N型阱区，形成于该P形基板内，其中该深N型阱区接触于该N型阱区、该些第二p型区域、与该第三p型区域，并且该深N型阱区连接至一深N型阱区电压。
7.如权利要求4所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该基板结构包括：
P型基板；
第二n型区域，形成于该P型基板内；以及
第四p型区域，形成于该第二n型区域上方，且该第四p型区域接触于该第二n型区域；
其中，该第四p型区域还接触于该N型阱区、该些第二p型区域、与该第三p型区域。
8.如权利要求7所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第四p型区域的掺杂量大于等于该P型基板的掺杂量。
9.如权利要求7所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第四p型区域的掺杂量大于等于该第三p型区域的掺杂量，且该第四p型区域的掺杂量小于等于该第二p型区域的掺杂量。
10.如权利要求1所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该P型阱区包括：
第一p型区域，形成于该基板结构的表面下方并且接触于该n型源/漏区域；
多个第二p型区域；以及
第三p型区域，形成于该第一p型区域的下方；
其中，该些第二p型区域围绕住该第一p型区域与该第三p型区域。
11.如权利要求10所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第二p型区域的掺杂量大于等于该第一p型区域的掺杂量；且该第三p型区域的掺杂量大于等于该第一p型区域的掺杂量。
12.如权利要求10所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该基板结构包括：
P型基板；以及
深N型阱区，形成于该P形基板内，其中该深N型阱区接触于该N型阱区、该些第二p型区域、与该第三p型区域。
13.如权利要求10所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该基板结构包括：
P型基板；
第二n型区域，形成于该P型基板内；以及
第四p型区域，形成于该第二n型区域上方，且该第四p型区域接触于该第二n型区域；
其中，该第四p型区域还接触于该N型阱区、该些第二p型区域、与该第三p型区域。
14.如权利要求13所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第四p型区域的掺杂量大于等于该P型基板的掺杂量。
15.如权利要求13所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中，该第四p型区域的掺杂量大于等于该第三p型区域的掺杂量，且该第四p型区域的掺杂量小于等于该第二p型区域的掺杂量。
16.如权利要求1所述的具可编程可抹除的单一多晶硅非挥发性存储器，其中该栅极氧化层的该第一部分的厚度大于该栅极氧化层的该第二部分的厚度。
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