CN103311252A - 具有可编程可擦除的单一多晶硅层非易失性存储器 - Google Patents

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Abstract

一种具有可编程可擦除的单一多晶硅非易失性存储器，包括：一浮动栅极晶体管，包括一浮动栅极、一栅极氧化层位于该浮动栅极下方、以及一通道区域；以及一擦除栅区域，其中该浮动栅极向外延伸并相邻于该擦除栅区域；其中，该栅极氧化层包括一第一部份位于该通道区域上方，以及一第二部份位于该擦除栅区域上方，并且该栅极氧化层的该第一部份的厚度相异于该栅极氧化层的该第二部份的厚度。

Description

具有可编程可擦除的单一多晶硅层非易失性存储器
技术领域
本发明涉及一种非易失性存储器(nonvolatile memory)，特别是涉及一种具有可编程可擦除的单一多晶硅层非易失性存储器。 
背景技术
请参照图1，其所示为现有的具有可编程的双多晶硅层非易失性存储器(programmable dual-poly nonvolatile memory)示意图。此具有可编程的双多晶硅层的非易失性存储器又称为浮动栅极晶体管(floating-gate transistor)。此非易失性存储器包括堆迭且不相接触的二个栅极，上方为控制栅极(control gate)12连接至控制线(C)、下方为浮动栅极(floating gate)14。而在p型基板(P-substrate)中包括一n型源极掺杂区域(n type source doped region)连接至源极线(S)以及一n型漏极掺杂区域(n type drain doped region)连接至漏极线(D)。 
举例来说，于编程状态(programmed state)时，漏极线(D)提供一高电压(例如+16V)、源极线(S)提供一接地电压(Ground)、控制线(C)提供一控制电压(例如+25V)。因此，当电子由源极线(S)经过n通道(n-channel)至漏极线(D)的过程，热载流子(hot carrier)，例如热电子(hot electron)，会被控制栅极12上的控制电压所吸引并且注入(inject)浮动栅极14中。此时，浮动栅极14累积许多载流子(carrier)，因此可视为第一储存状态(例如“0”)。 
于未编程状态(not-programmed state)时，浮动栅极14中没有任何载流子(carrier)，因此可视为第二储存状态(例如“1”)。 
换句话说，于第一储存状态以及第二储存状态将造成浮动栅极晶体管的漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化。因此，根据漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化即可得知浮动栅极晶体管的储存状态。 
然而，双多晶硅层的非易失性存储器由于需要分开制作浮动栅极14以 及控制栅极12，因此需要较多的制作步骤才可完成，并且不相容于传统标准CMOS晶体管的制程。 
美国专利US6678190揭示一种具有可编程的单一多晶硅层非易失性存储器。请参照图2A，其所示为现有的具有可编程的单一多晶硅层非易失性存储器示意图；图2B所示为现有的具有可编程的单一多晶硅层非易失性存储器的上视图；图2C所示为现有的具有可编程的单一多晶硅层非易失性存储器的电路图。 
如图2A至图2C所示，现有的具有可编程的单一多晶硅层非易失性存储器包括二个串接(serially connected)的PMOS晶体管。第一PMOS晶体管作为选择晶体管(select transistor)，其选择栅极(select gate)24连接至一选择栅极电压(select gate voltage，VSG)，p型源极掺杂区域(p type source doped region)21连接至源极线电压(source line voltage，VSL)。再者，p型漏极掺杂区域22可视为第一PMOS晶体管的p型漏极掺杂区域(p type drain doped region)与第二PMOS晶体管的p型第一掺杂区域相互连接。第二PMOS晶体管上方包括一浮动栅极26，其p型第二掺杂区域23连接至位线电压(bit line voltage，VBL)。再者，该二PMOS晶体管制作于一N型阱区(N-well，NW)其连接至一N型阱区电压(N-well voltage，VNW)。其中，第二PMOS晶体管作为浮动栅极晶体管。 
再者，经由适当地控制选择栅极电压(VSG)、源极线电压(VSL)、位线电压(VBL)、以及N型阱区电压(VNW)即可以使现有的具有可编程的单一多晶硅层非易失性存储器进入编程状态、或者读取状态。 
由于现有的具有可编程的单一多晶硅层非易失性存储器中，2个PMOS晶体管各仅有一个栅极24、26，因此可完全相容于传统标准CMOS晶体管的制程。 
然而，图1与图2A~图2C的非易失性存储器仅具备可编程的功能，其仅可利用电气特性将热载流子注入于浮动栅极中，并无法利用电气的特性来将浮动栅极中的储存载流子移除，仅可利用紫外光(ultravilote light)照射方式来清除于浮动栅极中的储存载流子，进而实现数据擦除的功能。因此，这类非易失性存储器被称为具有一次编程的存储器(one time programming memory，简称OTP memory)。 
因此，如何改进上述具有可编程的单一多晶硅层非易失性存储器，并且 实现具有可编程可擦除的单一多晶硅层非易失性存储器，也就是实现具有多次编程的存储器(multi-times programming memory，简称MTP memory)即是本发明所欲实现的目的。 
发明内容
本发明的目的是提出一种具有可编程可擦除的单一多晶硅层非易失性存储器。是针对现有的非易失性存储器进行改进实现具有可编程可擦除的单一多晶硅层非易失性存储器。 
本发明是有关于一种具有可编程可擦除的单一多晶硅非易失性存储器，包括：一浮动栅极晶体管，包括一浮动栅极、一栅极氧化层位于该浮动栅极下方、以及一通道区域；以及一擦除栅区域，其中该浮动栅极向外延伸并相邻于该擦除栅区域；其中，该栅极氧化层包括一第一部份位于该通道区域上方，以及一第二部份位于该擦除栅区域上方，并且该栅极氧化层的该第一部份的厚度相异于该栅极氧化层的该第二部份的厚度。 
本发明是有关于一种具有可编程可擦除的单一多晶硅非易失性存储器，包括：一浮动栅极晶体管，包括一浮动栅极、一栅极氧化层位于该浮动栅极下方、以及一通道区域；一擦除栅区域；以及一辅助栅区域，其中该浮动栅极向外延伸并相邻于该擦除栅区域与该辅助栅区域；其中，该栅极氧化层包括一第一部份位于该通道区域上方，以及一第二部份位于该擦除栅区域上方，并且该栅极氧化层的该第一部份的厚度相异于该栅极氧化层的该第二部份的厚度。 
本发明是有关于一种具有可编程可擦除的单一多晶硅非易失性存储器，包括：一字符线晶体管；一浮动栅极晶体管，包括一浮动栅极、一栅极氧化层位于该浮动栅极下方、以及一通道区域；一选择晶体管，其中该字符线晶体管、该浮动栅极晶体管、与该选择晶体管为串接；一擦除栅区域；以及一辅助栅区域，其中该浮动栅极向外延伸并相邻于该擦除栅区域与该辅助栅区域；其中，该栅极氧化层包括一第一部份位于该通道区域上方，以及一第二部份位于该擦除栅区域上方，并且该栅极氧化层的该第一部份的厚度相异于该栅极氧化层的该第二部份的厚度。 
为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并结合附图详细说明如下。 
附图说明
图1所示为现有的具有可编程的双多晶硅层非易失性存储器示意图。 
图2A~图2C所示为现有的具有可编程的单一多晶硅层非易失性存储器示意图。 
图3A~图3D所示为本发明具有可编程可擦除的单一多晶硅层非易失性存储器的第一实施例。 
图4A至图4C分别绘示了第一实施例的具有可编程可擦除的单一多晶硅层非易失性存储器在编程状态、擦除状态、读取状态的偏压电压示意图。 
图5所示为栅极氧化层厚度与擦除线电压(VEL)之间的关系。 
图6A~图6D所示为另外二种擦除栅区域的示意图。 
图7A~图7D所示为本发明具有可编程可擦除的单一多晶硅层非易失性存储器的第二实施例。 
图8所示为本发明第二实施例加上PMOS晶体管(字符线晶体管)的等效电路示意图。 
图9所示为本发明第三实施例。 
图10所示为本发明第三实施例加上NMOS晶体管(字符线晶体管)的等效电路示意图。 
附图符号说明 
12：控制栅极 
14：浮动栅极 
21：p型源极掺杂区域 
22：p型漏极掺杂区域 
23：p型第二掺杂区域 
24：选择栅极 
26：浮动栅极 
31：p型源极掺杂区域 
32：p型漏极掺杂区域 
33：p型第二掺杂区域 
34：选择栅极 
35、65、68、75、82、92：擦除栅区域 
36：浮动栅极 
362：栅极氧化层 
362a：第一部份 
362b：第二部份 
38、62、73：n型掺杂区域 
39：隔离结构 
64：双扩散漏极掺杂区 
66、78：p型掺杂区域 
72：n型轻掺杂漏极区域 
76、84、94：辅助栅区域 
具体实施方式
请参照图3A~图3D，其所示为本发明具有可编程可擦除的单一多晶硅层非易失性存储器的第一实施例。其中，图3A为第一实施例的上视图；图3B为第一实施例的第一方向(a1 a2方向)剖面图；图3C为第一实施例的第二方向(b1 b2方向)剖面图；以及，图3D为第一实施例的等效电路图。再者，本发明的非易失性存储器是利用相容于逻辑CMOS制成的单一多晶程序(single ploy process)来制造完成。 
由图3A与图3B可知，本发明第一实施例中包括二个串接的PMOS晶体管制作于一N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括二个栅极氧化层342、362以及由多晶硅(polysilicon)所组成的栅极34、36。再者，位于N型阱区NW上方二个栅极34、36为p型漏极掺杂的多晶硅(polysilicon)栅极34、36。 
第一PMOS晶体管是作为选择晶体管，其栅极34(可称为选择栅极)连接至一选择栅极电压(VSG)，p型源极掺杂区域31连接至源极线电压(VSL)。再者，p型漏极掺杂区域32可视为第一PMOS晶体管的p型漏极掺杂区域与第二PMOS晶体管的p型第一掺杂区域相互连接。第二PMOS晶体管上方包括一栅极36(可称为浮动栅极)，其p型第二掺杂区域33连接至位线电压(VBL)。而N型阱区(NW)连接至一N型阱区电压(VNW)。其中，第二PMOS 晶体管作为浮动栅极晶体管。 
由图3A与图3C可知，本发明第一实施例中还包括一个NMOS晶体管，或者可说包括一浮动栅极36、栅极氧化层362以及一个擦除栅区域(erase gate region)35所组合而成的元件。而NMOS晶体管制作于一P型阱区(PW)中。换言之，擦除栅区域35包括P型阱区(PW)以及n型掺杂区域38。再者，位于P型阱区(PW)上方的浮动栅极36为一n型掺杂的多晶硅栅极；P型阱区(PW)也可以是p型掺杂的阱区，N型阱区(NW)也可以是n型掺杂的阱区。 
如图3A所示，浮动栅极36向外延伸并相邻于擦除栅区域35。因此，浮动栅极36可视为NMOS晶体管的栅极，而n型掺杂区域38可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38连接至擦除线电压(erase line voltage，VEL)。而P型阱区(PW)连接至一P型阱区电压(VPW)。再者，由图3C可知，浮动栅极26下方的栅极氧化层262包括二个部份362a、362b。栅极氧化层362的第一部份362a形成于浮动栅极晶体管(第二PMOS晶体管)上；栅极氧化层362的第二部份362b形成于NMOS晶体管上或者可说是形成于擦除栅区域35的上方。在本发明的实施例中，需要利用回蚀制程(etching back process)来蚀刻并形成第二部份362b的栅极氧化层362。因此，栅极氧化层362第一部份362a的厚度将大于栅极氧化层362第二部份362b的厚度。再者，擦除栅区域35与N型阱区(NW)之间形成隔离结构(isolating structure)39，此隔离结构39例如为浅沟槽隔离(shallow trench isolation，STI)。 
如图3D所示，擦除栅区域35实际上可以视为一穿透电容器(tunneling capacitor)用以退出(eject)储存在浮动栅极36中的载流子。亦即，经由穿透电容器，使得储存的载流子离开非易失性存储器。此实施例的穿透电容器广义定义为允许载流子双向传输的结构，并不局限用于退出储存在浮动栅极36中的载流子，换句话说，可以改变N型阱区(NW)与区域35的相对操作电压，让载流子进入并储存在浮动栅极36中。 
本实施例除了上述区域35可以视为一穿透电容器外，也可以当作一耦合电容(coupling capacitor)使用，利用其栅极氧化层较薄的结构进而具有较佳的耦合能力，可以加以适当的电压来控制载流子改由第一部份的栅极氧化层362a进出。 
图4A至图4C分别绘示了第一实施例其中一种具有可编程可擦除的单 一多晶硅层非易失性存储器在编程状态(programmed state)、擦除状态(erased state)、读取状态(read state)的偏压电压示意图。 
如图4A所示，于编程状态时，位线电压(VBL)、擦除线电压(VEL)、与P型阱区电压(VPW)皆为一接地电压(0V)；N型阱区电压(VNW)与源极线电压(VSL)皆为一第一正电压(Vpp)，第一正电压(Vpp)范围可在+3.0V至+8.0V之间。因此，当热载流子(例如电子)经过浮动栅极36对应的通道区(channel area)时，热载流子即通过第一部份362a的栅极氧化层362而注入浮动栅极36中。上述的热载流子注入亦称为通道热载流子效应(channel hot carrier effect)。很明显地，本发明的非易失性存储器并不需要使用传统的控制栅来将热载流子陷入浮动栅中，再者此编程状态的动作原理与美国专利US6678190相同，因此不再赘述。 
如图4B所示，于擦除状态时，位线电压(VBL)、源极线电压(VSL)、N型阱区电压(VNW)、以及P型阱区电压(VPW)皆为一接地电压(0V)；而擦除线电压(VEL)为一第二正电压(VEE)。如图4B所示，当擦除线电压(VEL)为第二正电压(VEE)时，储存在浮动栅极36的储存载流子(电子)将由浮动栅极36被拉出。亦即，储存载流子会通过第二部份362b的栅极氧化层362，并经由n型掺杂区域38离开非易失性存储器。上述的热载流子退出亦称为Fowler-Nordhiem effect(简称FN效应)效应。因此，于擦除状态后，浮动栅极36内将不会有储存载流子。当然，除了FN效应之外，热载流子退出时也可利用通道热载流子效应。同理，除了通道热载流子效应之外，热载流子注入时也可利用到FN效应。 
如图4C所示，于读取状态时，位线电压(VBL)为接地电压(0V)、源极线电压(VSL)为1.8V、N型阱区电压(VNW)为1.8V、擦除线电压(VEL)与P型阱区电压(VPW)皆为一接地电压(0V)。而根据浮动栅极36上是否有储存载流子，将会获得不同的读取电流(read current，IR)。换句话说，于读取状态时根据读取电流(IR)即可得知非易失性存储器的储存状态。一般来说，于第一储存状态时(例如“0”状态)，读取电流(IR)大于5μA；于第二储存状态时(例如“1”状态)，读取电流(IR)小于0.1μA。再者，上述的各个偏压并未被限定于固定的电压。举例来说，位线电压(VBL)实际上可以被偏压于0V至0.5V之间；源极线电压(VSL)以及N型阱区电压(VNW)可在VDD以及VDD2之间；擦除线电压(VEL)可在0V以及VDD2之间；其中VDD的电压为非易失性存储器中的 核心电路(core device)的电压，而VDD2则为非易失性存储器中的输出入电路(IO device)的电压。 
请参照图5，其所示为栅极氧化层厚度与擦除线电压(VEL)之间的关系。在标准的CMOS耐压5V制程中，栅极氧化层362的厚度约为13nm，因此需要的擦除线电压(VEL)约为15V~16V才能够利用FN效应将浮动栅极36中的储存载流子退出非易失性存储器。然而，过高的擦除线电压(VEL)会造成擦除栅区域35的接面崩溃(junction breakdown)。根据本发明的实施例，一部分(第二部份362b)的栅极氧化层362会被蚀刻，使得其厚度会小于栅极氧化层362的其他部份(第一部份362a)。换句话说，热载流子注入浮动栅极36所经过的第一部份362a，其厚度会大于储存载流子退出浮动栅极36所经过的第二部份362b。 
请参照图6A~图6D，其所示为另二种擦除栅区域的示意图。其中，第一PMOS晶体管(选择晶体管)与第二PMOS晶体管(浮动栅极晶体管)的结构与图3B相同，不再赘述。 
相较于图3C的擦除栅区域35，图6A与图6B所示的擦除栅区域65包括一双扩散漏极(double diffused drain，DDD)掺杂区64形成于n型掺杂区域62与P型阱区(PW)之间，此双扩散漏极可以有效地增加擦除栅区域35的擦除能力。同理，为了具备较低的擦除线电压(VEL)，第二部份362b的栅极氧化层362的厚度小于第一部份362a的栅极氧化层362的厚度。 
图6B所示为具备第一PMOS晶体管、第二PMOS晶体管、以及擦除栅区域65的非易失性存储器的等效电路。 
如图6C与图6D所示，其还包括一个制作于第二N型阱区(NW2)中的PMOS型晶体管。此PMOS晶体管由一浮动栅极36、栅极氧化层362以及一个擦除栅区域68所组合而成。换言之，擦除栅区域68包括第二N型阱区(NW2)以及p型掺杂区域66，且p型掺杂区域66形成于第二N型阱区(NW2)内。另外，如图6C所示，第一N型阱区(NW1)与第二N型阱区(NW2)被隔离结构39与P型阱区(PW)完全隔离。其中，P型阱区(PW)连接至一P型阱区电压(VPW)。另外，第一N型阱区(NW1)与第二N型阱区(NW2)形成于p型基板中以达到完全隔离。同理，为了具备较低的擦除线电压(VEL)，第二部份362b的栅极氧化层362的厚度小于第一部份362a的栅极氧化层362的厚度。再者，第一N型阱区(NW1)与第二N型阱区(NW2)上方的浮动栅极36 为一p型掺杂的多晶硅栅极，此浮动栅极36为同一型掺杂的多晶硅栅极，具有低电阻功能，让载流子在浮动栅极36中传输较不受高低温影响。同时，第一N型阱区(NW1)与第二N型阱区(NW2)也可以是二个分开的n型掺杂的阱区。 
图6D所示为具备第一PMOS晶体管、第二PMOS晶体管、以及擦除栅区域68的非易失性存储器的等效电路。 
请参照图7A~图7D，其所示为本发明具有可编程可擦除的单一多晶硅层非易失性存储器的第二实施例。其中，图7A为第二实施例的上视图；图7B为第二实施例的第二方向(b1 b2方向)剖面图；图7C为第二实施例的第五方向(a5 a6方向)剖面图；以及，第7D为第二实施例的等效电路图。由于第一方向(a1 a2方向)剖面图与第一实施例相同，因此不再赘述。 
由图7A可知，本发明第二实施例中包括二个串接的PMOS晶体管制作于一第一N型阱区(NW1)。在第一N型阱区NW1中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。 
第一PMOS型晶体管是作为选择晶体管，其选择栅极34连接至一选择栅极电压(VSG)，p型源极掺杂区域31连接至源极线电压(VSL)。再者，p型漏极掺杂区域32可视为第一PMOS晶体管的p型漏极掺杂区域与第二PMOS晶体管的p型第一掺杂区域相互连接。第二PMOS晶体管上方包括一浮动栅极36，其p型第二掺杂区域33连接至位线电压(VBL)。而第一N型阱区(NW1)连接至一第一N型阱区电压(VNW1)。第二PMOS晶体管即为浮动栅极晶体管。 
由图7A~图7C可知，本发明第二实施例中还包括一个PMOS晶体管制作于一第二N型阱区(NW2)与一个NMOS晶体管制作于P型阱区(PW)。PMOS晶体管也可视为包括一浮动栅极36、栅极氧化层362以及一个擦除栅区域75所组合而成的元件。而NMOS晶体管也可视为包括一浮动栅极36、栅极氧化层362以及一个辅助栅区域(assist gate region)76所组合而成的元件。换言之，擦除栅区域75包括第二N型阱区(NW2)、p型掺杂区域78、与n型掺杂区域49；而辅助栅区域包括n型掺杂区域73、n型轻掺杂漏极(NLDD)72、以及P型阱区(PW)。如图7C所示可知，n型掺杂区域73与n型轻掺杂漏极(NLDD)72相邻并且形成于P型阱区(PW)中。如图7B所示可 知，第一N型阱区(NW1)与第二N型阱区(NW2)利用隔离结构39以及一P型阱区(PW)来完全隔离。当然，本领域的技术人员也可以在P型基板(p-substrate)上形成第一N型阱区(NW1)与第二N型阱区(NW2)来完全隔离。再者，P型阱区(PW)可以是p型掺杂的阱区，而第一N型阱区(NW1)与第二N型阱区(NW2)也可以是二个分开的n型掺杂的阱区。 
如图7A所示，浮动栅极36向外延伸并相邻于擦除栅区域75以及辅助栅区域76。再者，p型掺杂区域78可视为PMOS晶体管的p型源极掺杂区域与p型漏极掺杂区域相互连接，而p型掺杂区域78连接至擦除线电压(VEL)，n型掺杂区域79电性连接至而第二N型阱区(NW2)，并且连接至一第二N型阱区电压(VNW2)。 
如图7C所示，NMOS晶体管制作于一P型阱区(PW)与隔离结构39之间。再者，在P型阱区(PW)中包括一个n型轻掺杂漏极区域(n lightly doped drain，NLDD)72、与n型掺杂区域73。而n型轻掺杂漏极区域(NLDD)72与n型掺杂区域73可视为NMOS晶体管的n型源极掺杂区域与n型漏极掺杂区域相互连接。而n型掺杂区域73连接至辅助栅极电压(VAG)。而P型阱区(PW)连接至一P型阱区电压(VPW)。 
本发明第二实施例中，栅极氧化层362的第一部份362a的厚度大于栅极氧化层362的第二部份362b。在编程状态时，热载流子(例如电子)经过浮动栅极36对应的通道区时，热载流子即通过第一部份362a的栅极氧化层362而注入浮动栅极36中。在擦除状态时，储存在浮动栅极36的储存载流子(电子)将由浮动栅极36被拉出。亦即，储存载流子会通过第二部份362b的栅极氧化层362，并经由n型掺杂区域38离开非易失性存储器。而热载流子注入浮动栅极36所经过的第一部份362a，其厚度会大于储存载流子退出浮动栅极36所经过的第二部份362b。 
再者，于编程状态时，提供一特定电压作为辅助栅极电压(VAG)，提将有效地缩短编程时间并使浮动栅极36抓取更多热载流子以提升编程状态的效率。 
根据本发明的第二实施例，擦除栅区域75是利用PMOS晶体管来实现，而辅助栅区域76是利用NMOS晶体管来实现。实际上，擦除栅区域75也可以用NMOS晶体管来实现，而辅助栅区域76也可以用PMOS晶体管来实现。 
再者，本发明还可增加一PMOS晶体管作为字符线晶体管，并且串接于第二实施例的浮动栅极晶体管以及选择晶体管。请参照图8，其所示为本发明第二实施例加上PMOS晶体管(字符线晶体管)的等效电路示意图。 
如图8所绘示，字符线晶体管串接于浮动栅极晶体管。字符线晶体管的栅极接收字符线电压(VWL)，字符线晶体管的第一端接收位线电压(VBL)，字符线晶体管的第二端连接至浮动栅极晶体管。再者，字符线晶体管、浮动栅极晶体管以及选择晶体管皆制作于N型阱区(NW1)。 
相同地，擦除栅区域82是利用PMOS晶体管来实现，而辅助栅区域83是利用NMOS晶体管来实现。实际上，擦除栅区域也可以用NMOS晶体管来实现，而辅助栅区域也可以用PMOS晶体管来实现。 
请参照图9，其所示为本发明第三实施例。第三实施例，仅以等效电路来作说明。相较于第二实施例，其差异在于：串接的浮动栅极晶体管以及选择晶体管是由NMOS晶体管来实现，并且浮动栅极晶体管以及选择晶体管皆制作于P型阱区(PW)。 
再者，擦除栅区域92以及辅助栅区域94可以用NMOS晶体管或者PMOS晶体管来实现。根据本发明的第三实施例，栅极氧化层362的第一部份362a的厚度大于栅极氧化层362的第二部份362b。在编程状态时，热载流子(例如电子)经过浮动栅极36对应的通道区时，热载流子即通过第一部份362a的栅极氧化层362而注入浮动栅极36中。在擦除状态时，储存在浮动栅极36的储存载流子(电子)将由浮动栅极36被拉出。亦即，储存载流子会通过第二部份362b的栅极氧化层362，并经由擦除栅区域92中的n型掺杂区域离开非易失性存储器。 
再者，于编程状态时，提供一特定电压作为辅助栅极电压(VAG)，提将有效地缩短编程时间并使浮动栅极36抓取更多热载流子以提升编程状态的效率。 
根据本发明的第三实施例，还可增加一NMOS晶体管作为字符线晶体管，并且串接于浮动栅极晶体管以及选择晶体管。请参照图10，其所示为本发明第三实施例加上NMOS晶体管(字符线晶体管)的等效电路示意图。 
如图10所绘示，字符线晶体管串接于浮动栅极晶体管。字符线晶体管的栅极接收字符线电压(VWL)，字符线晶体管的第一端接收位线电压(VBL)，字符线晶体管的第二端连接至浮动栅极晶体管。再者，字符线晶体管、浮动 栅极晶体管以及选择晶体管皆制作于P型阱区(PW)。 
由以上的说明可知，本发明可以在非易失性存储器上提供较低的擦除线电压(VEL)。并且利用较低的擦除线电压(VEL)来改变非易失性存储器中的储存状态。 
综上所述，虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明。本领域的技术人员在不脱离本发明的精神和范围的前提下，可作各种的更动与润饰。因此，本发明的保护范围是以本发明的权利要求为准。 

Claims (33)

1.一种具有可编程可擦除的单一多晶硅非易失性存储器，包括：
一浮动栅极晶体管，包括一浮动栅极、一栅极氧化层位于该浮动栅极下方、以及一通道区域；以及
一擦除栅区域，其中该浮动栅极向外延伸并相邻于该擦除栅区域；
其中，该栅极氧化层包括一第一部份位于该通道区域上方，以及一第二部份位于该擦除栅区域上方，并且该栅极氧化层的该第一部份的厚度相异于该栅极氧化层的该第二部份的厚度。
2.如权利要求1所述的单一多晶硅非易失性存储器，其中，还包括一选择晶体管串接于该浮动栅极晶体管，且该选择晶体管与该浮动栅极晶体管形成于一第一阱区，该擦除栅区域形成于一第二阱区。
3.如权利要求2所述的单一多晶硅非易失性存储器，其中于该擦除栅区域为一穿透电容器，并且该穿透电容器形成于该第二阱区。
4.如权利要求3所述的单一多晶硅非易失性存储器，其中该穿透电容器可为一允许载流子双向传输的结构。
5.如权利要求2所述的单一多晶硅非易失性存储器，其中，该第一阱区为一第一P型阱区或者一第一N型阱区；且该第二阱区为一第二P型阱区或者一第二N型阱区。
6.如权利要求1所述的单一多晶硅非易失性存储器，其中该栅极氧化层的该第一部份的厚度大于该栅极氧化层的该第二部份的厚度。
7.如权利要求6所述的单一多晶硅非易失性存储器，其中利用一回蚀制程来形成该栅极氧化层的该第二部份。
8.如权利要求1所述的单一多晶硅非易失性存储器，其中该擦除栅区域是由一NMOS晶体管所组成，该NMOS晶体管具有该浮动栅极、一漏极与一源极，且该漏极与该源极相互连接。
9.如权利要求1所述的单一多晶硅非易失性存储器，其中该擦除栅区域是由一PMOS晶体管所组成，该PMOS晶体管具有该浮动栅极、一漏极与一源极，且该漏极与该源极相互连接。
10.如权利要求1所述的单一多晶硅非易失性存储器，其中多个载流子是利用一通道热载流子效应与一Fowler-Nordhiem效应来注入该浮动栅极，且这些载流子是利用该通道热载流子效应与该Fowler-Nordhiem效应来退出该浮动栅极。
11.如权利要求1所述的单一多晶硅非易失性存储器，其中该浮动栅极为一p型掺杂的多晶硅栅极或者一n型掺杂的多晶硅栅极。
12.一种具有可编程可擦除的单一多晶硅非易失性存储器，包括：
一浮动栅极晶体管，包括一浮动栅极、一栅极氧化层位于该浮动栅极下方、以及一通道区域；
一擦除栅区域；以及
一辅助栅区域，其中该浮动栅极向外延伸并相邻于该擦除栅区域与该辅助栅区域；
其中，该栅极氧化层包括一第一部份位于该通道区域上方，以及一第二部份位于该擦除栅区域上方，并且该栅极氧化层的该第一部份的厚度相异于该栅极氧化层的该第二部份的厚度。
13.如权利要求12所述的单一多晶硅非易失性存储器，其中，还包括一选择晶体管串接于该浮动栅极晶体管，且该选择晶体管与该浮动栅极晶体管形成于一第一阱区，该擦除栅区域形成于一第二阱区，该辅助栅区域形成于一第三阱区。
14.如权利要求13所述的单一多晶硅非易失性存储器，其中于该擦除栅区域为一穿透电容器，并且该穿透电容器形成于该第二阱区。
15.如权利要求14所述的单一多晶硅非易失性存储器，其中该穿透电容器可为一允许载流子双向传输的结构。
16.如权利要求13所述的单一多晶硅非易失性存储器，其中，该第一阱区为一第一P型阱区或者一第一N型阱区；且该第二阱区为一第二P型阱区或者一第二N型阱区；且该第三阱区为一第三P型阱区或者一第三N型阱区。
17.如权利要求12所述的单一多晶硅非易失性存储器，其中该栅极氧化层的该第一部份的厚度大于该栅极氧化层的该第二部份的厚度。
18.如权利要求17所述的单一多晶硅非易失性存储器，其中利用一回蚀制程来形成该栅极氧化层的该第二部份。
19.如权利要求12所述的单一多晶硅非易失性存储器，其中该擦除栅区域或者该辅助栅区域是由一NMOS晶体管所组成，该NMOS晶体管具有该浮动栅极、一漏极与一源极，且该漏极与该源极相互连接。
20.如权利要求12所述的单一多晶硅非易失性存储器，其中该擦除栅区域或者该辅助栅区域是由一PMOS晶体管所组成，该PMOS晶体管具有该浮动栅极、一漏极与一源极，且该漏极与该源极相互连接。
21.如权利要求12所述的单一多晶硅非易失性存储器，其中多个载流子是利用一通道热载流子效应与一Fowler-Nordhiem效应来注入该浮动栅极，且这些载流子是利用该通道热载流子效应与该Fowler-Nordhiem效应来退出该浮动栅极。
22.如权利要求12所述的单一多晶硅非易失性存储器，其中该浮动栅极为一p型掺杂的多晶硅栅极或者一n型掺杂的多晶硅栅极。
23.一种具有可编程可擦除的单一多晶硅非易失性存储器，包括：
一字符线晶体管；
一浮动栅极晶体管，包括一浮动栅极、一栅极氧化层位于该浮动栅极下方、以及一通道区域；
一选择晶体管，其中该字符线晶体管、该浮动栅极晶体管、与该选择晶体管为串接；
一擦除栅区域；以及
一辅助栅区域，其中该浮动栅极向外延伸并相邻于该擦除栅区域与该辅助栅区域；
其中，该栅极氧化层包括一第一部份位于该通道区域上方，以及一第二部份位于该擦除栅区域上方，并且该栅极氧化层的该第一部份的厚度相异于该栅极氧化层的该第二部份的厚度。
24.如权利要求23所述的单一多晶硅非易失性存储器，其中，该字符线晶体管、该选择晶体管与该浮动栅极晶体管形成于一第一阱区，该擦除栅区域形成于一第二阱区，该辅助栅区域形成于一第三阱区。
25.如权利要求24所述的单一多晶硅非易失性存储器，其中于该擦除栅区域为一穿透电容器，并且该穿透电容器形成于该第二阱区。
26.如权利要求25所述的单一多晶硅非易失性存储器，其中该穿透电容器可为一允许载流子双向传输的结构。
27.如权利要求24所述的单一多晶硅非易失性存储器，其中，该第一阱区为一第一P型阱区或者一第一N型阱区；且该第二阱区为一第二P型阱区或者一第二N型阱区；且该第三阱区为一第三P型阱区或者一第三N型阱区。
28.如权利要求23所述的单一多晶硅非易失性存储器，其中该栅极氧化层的该第一部份的厚度大于该栅极氧化层的该第二部份的厚度。
29.如权利要求28所述的单一多晶硅非易失性存储器，其中利用一回蚀制程来形成该栅极氧化层的该第二部份。
30.如权利要求23所述的单一多晶硅非易失性存储器，其中该擦除栅区域或者该辅助栅区域是由一NMOS晶体管所组成，该NMOS晶体管具有该浮动栅极、一漏极与一源极，且该漏极与该源极相互连接。
31.如权利要求23所述的单一多晶硅非易失性存储器，其中该擦除栅区域或者该辅助栅区域是由一PMOS晶体管所组成，该PMOS晶体管具有该浮动栅极、一漏极与一源极，且该漏极与该源极相互连接。
32.如权利要求23所述的单一多晶硅非易失性存储器，其中多个载流子是利用一通道热载流子效应与一Fowler-Nordhiem效应来注入该浮动栅极，且这些载流子是利用该通道热载流子效应与该Fowler-Nordhiem效应来退出该浮动栅极。
33.如权利要求23所述的单一多晶硅非易失性存储器，其中该浮动栅极为一p型掺杂的多晶硅栅极或者一n型掺杂的多晶硅栅极。
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