CN1508874A - 闪存单元及其制造方法 - Google Patents
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Abstract
本发明公开了一种闪存单元及其制造方法，其中，在衬底中的源极扩散区相对的侧边形成垂直叠置的浮置栅极和控制栅极对，在源极扩散区正上方和叠置的栅极之间形成擦除栅极，在叠置栅极与擦除栅极相对的侧边形成选择栅极，编程通道从选择栅极与叠置栅极之间的衬底中的中间沟道区延伸到浮置栅极面对选择栅极的边缘部分，而擦除通道从浮置栅极面对擦除栅极的边缘部分延伸到源极扩散区和擦除栅极。在一些实施例中，源极区与擦除栅极电连接，在另一些实施例中，在控制栅极的一侧或两侧，浮置栅极横向突出超出控制栅极。这些存储单元的尺寸非常小，提供的编程和擦除性能充分优于现有技术的存储单元。
Description
技术领域
本发明一般涉及半导体存储器件，并且更特别地涉及非易失性存储器及其制造方法。
背景技术
目前可用的非易失性存储器有几种形式，包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)和闪速EEPROM。
美国专利6,091,104和6,291,297公开了一种分裂栅极存储单元，其具有相对较小的尺寸、有效的擦除性能和相对较小的编程电流要求。通过选择栅极、控制栅极和浮置栅极的自对准而获得了小尺寸，并且通过利用从浮置栅极的锐利弧形侧边至选择栅极的富勒-诺德海姆隧穿(Fowler-Nordheim tunneling)提供擦除效率。通过利用来自选择栅极与浮置栅极之间的偏置栅极沟道区至浮置栅极的锐利弧形侧边的中央沟道热载流子注入，保持小的编程电流。
这种类型的存储单元如图1所示，其具有浮置栅极16、控制栅极17和选择栅极18，这些栅极都以多晶硅制成。控制栅极叠置在浮置栅极之上，选择栅极位于叠置的栅极的侧边。这种类型的单元具有按三重多晶硅制造工艺形成的三个多晶硅栅极，因此有时称为3P自对准分裂栅极单元。
在编程模式中，对控制栅极施加大约10伏的偏压，对选择栅极施加大约-2伏的偏压，对源极19施加大约-6伏的偏压。于是，建立起跨越选择栅极18与浮置栅极16之间的中央沟道栅极氧化层21的强电场，使得电子被加速并且注入浮置栅极，如箭头22所示。
在擦除模式中，对控制栅极施加约-10伏的负电压，对选择栅极施加约6伏的正电压。在此模式中，跨越选择栅极与浮置栅极的弧形侧壁24之间的中间多晶氧化层(inter-poly oxide)23的电场启动了富勒-诺德海姆隧穿，电子从浮置栅极流向选择栅极，如箭头所示。
采用3P自对准分裂栅极单元结构和独特的编程和擦除技术，虽然可使其单元尺寸小于普遍使用的ETOX结构的尺寸，但随着单元尺寸降低到几百纳米的范围内，受到从源极中和相邻的控制栅极和浮置栅极堆叠之间的深窄谷中去除多晶硅的需求的限制。
发明内容
本发明的目的在于提供一种新型改进的闪存单元及其制造方法。
本发明的另一个目的在于提供一种具有上述特征的存储单元和制造方法，克服现有技术的局限和缺点。
本发明又一目的在于提供一种具有上述特征的存储单元和制造方法，其中存储单元尺寸非常小，并且提供明显提高的编程和擦除性能。
为了实现上述和其它目的，根据本发明，提供一种闪存及其制造方法，其中在衬底中的源极扩散区相对的侧边形成垂直叠置的浮置栅极和控制栅极对，在源极扩散区正上方和叠置的栅极之间形成擦除栅极，在叠置栅极与擦除栅极相对的侧边形成选择栅极，编程通道从选择栅极与叠置栅极之间的衬底中的中间沟道区延伸到浮置栅极面对选择栅极的边缘部分，而擦除通道从浮置栅极面对擦除栅极的边缘部分延伸到源极扩散区和擦除栅极。在一些实施例中，源极区与擦除栅极电连接，在另一些实施例中，在控制栅极的一侧或两侧，浮置栅极横向突出超出控制栅极。这些存储单元的尺寸非常小，提供的编程和擦除性能充分优于现有技术的存储单元。
附图说明
图1是现有技术的分裂栅极NOR闪存单元的剖面图；
图2A和2B是根据本发明的自对准分裂栅极NOR型闪存单元阵列的两个实施例沿图5的线2-2截取的剖面示意图；
图3A和3B是根据本发明的自对准分裂栅极NOR型闪存单元阵列的另两个实施例的剖面图，与图2A和2B类似；
图4A至4E是根据本发明的自对准分裂栅极NOR型闪存单元阵列的其它实施例的剖面图，与图2A和2B类似；
图5是图2A至2B、3A至3B和4A至4E的实施例的顶视平面图；
图6A至6E是说明根据本发明的NOR型闪存单元阵列制造方法的一个实施例中的步骤的示意剖面图；
图7A至7E是说明根据本发明的NOR型闪存单元阵列制造方法的第二实施例中的步骤的示意剖面图；
图8A至8D是说明根据本发明的NOR型闪存单元阵列制造方法的第三实施例中的步骤的示意剖面图；以及
图9是图2A至2B、3A至3B和4A至4E的各实施例中所示类型的小存储单元阵列的电路图。
具体实施方式
在图2A和2B的实施例中，两个存储单元28共用一个公共擦除栅极29。每个单元具有垂直叠置的自对准浮置栅极31和控制栅极32，浮置栅极31相对较薄(例如100至700)而控制栅极32位于浮置栅极之上。每个单元还具有选择栅极33，位于叠置的浮置栅极和控制栅极的一侧。由遍及整个晶片沉积的多晶硅层同时形成选择栅极和擦除栅极，然后在干法蚀刻工艺中各向异性地蚀刻。
在衬底中形成源极扩散区和漏极扩散区34和36，源极区在擦除栅极和浮置栅极的边缘部分之下延伸。漏极区在与叠置的栅极相对的选择栅极的边缘部位之下延伸，并且与相邻单元(未示出)中的选择栅极共用。
在这些实施例中，编程发生在选择栅极与浮置栅极之间的中央沟道区37中。在编程操作过程中，对控制栅极施加约-10伏的偏压，对选择栅极施加约1至3伏的偏压，对源极区施加约-6伏的偏压，而漏极区接地。这些偏压条件在选择栅极与浮置栅极之间的沟道区37中产生垂直取向的强电场，通过来自沟道区的热电子注入向浮置栅极的边缘部位输送电子，如箭头38所示。有时这称为源极侧注入。
与在浮置栅极的编程相同的一例擦除的现有技术相比，在本发明的存储单元中，在浮置栅极的相对侧进行编程和擦除。共用的擦除栅极和源极扩散区独立地施加偏压或者电连接以利于擦除操作期间的电子隧穿。
在图2A的实施例中，利用透过浮置栅极之下的栅极氧化薄层39到源极区的隧穿进行擦除。在此实施例中，对控制栅极施加负向偏压至约-10伏的电平，对源极区施加约6伏的偏压，从而在浮置栅极的边缘部位与源极扩散区之间建立强电场。该电场使得电子从浮置栅极的边缘部位经栅极氧化层隧穿到源极，如箭头41所示。
按此方式的擦除具有以下优点，即与浮置栅极和擦除栅极之间的中间多晶氧化层相比，热栅极氧化层非常稳定的和耐用。为了避免相对于浅源极结的带间隧穿的可能性，擦除栅极可以是浮置的或者被施加使源极扩散区边缘部位中的强电场偏移的偏置电压。选择栅极和擦除栅极的分离还具有以下优点，可使选择栅极氧化层的厚度得以独立调节，以便适应低电压读取操作。
在图2B的实施例中，利用从浮置栅极到擦除栅极的电子隧穿进行擦除。控制栅极或接地或负向偏置，衬底接地，擦除栅极56正向偏置至约6至12伏的电压。在浮置栅极的边缘部位如此建立的电场促进了电子从浮置栅极到擦除栅极的隧穿，如箭头42所示。如果需要，源极可以浮置或者偏置到适度的正电平，以帮助重新分配与浮置栅极的下角相关的聚集电场。
图3A和3B所示的单元结构与图2A和2B的类似，相同的附图标记在不同实施例中代表相应的元件。但是，在图3A和3B的实施例中，源极扩散区34和擦除栅极29电连接在一起，通过对控制栅极32施加负向偏压至约-10伏的电平进行擦除操作，源极和擦除栅极的结点约为6伏，选择栅极和漏极浮置。这样，沿由擦除栅极围绕且位于源极扩散区之下的浮置栅极边缘产生均匀分布的强电场，电子从浮置栅极向擦除栅极和源极区两者隧穿，如箭头42、43所示。于是，擦除效率大于仅采用中间多晶隧穿的效率，带间隧穿被来自擦除栅极的最近的角的电场所抑制。
在图3B的实施例中，擦除栅极和源极结点进一步约束于浮置栅极之下的绝缘衬底沟道44。这为电子46提供了从浮置栅极到沟道的附加隧穿通路，并消除了源极扩散区中的带间隧穿。
如图4A至4E所示，根据单元耦合以及控制栅极32与选择栅极33和擦除栅极29之间的电绝缘的需要，浮置栅极31可以在控制栅极的一侧或者两侧朝向选择栅极和/或擦除栅极横向突出。
在图4A的实施例中，浮置栅极31的边缘部位31a和31b在控制栅极32的两侧横向延伸超出侧壁，并增强了与选择栅极和擦除栅极的耦合。
在图4B的实施例中，仅有浮置栅极靠近擦除栅极的边缘部位31b延伸超出控制栅极。靠近选择栅极的边缘部位31a与控制栅极的侧壁对齐。
图4C所示的实施例具有带圆形侧边31a和31b的相对较薄的浮置栅极31，正如美国专利6,091,104和6,291,297中所示的存储单元。这种结构的优点在于提供了透过中间多晶氧化层到擦除栅极的增强的电子隧穿，以及持久耐用。
在图4D的实施例中，相对较薄的浮置栅极31的边缘部位31a和31b在控制栅极32的两侧横向延伸超出侧壁，增强了浮置栅极与选择栅极和擦除栅极之间的耦合。
在这些实施例的每一个中，浮置栅极超出控制栅极侧边的延伸在500或更小的量级。
采用本发明的单元结构，制造得以简化，因为不必从源极区和控制栅极与浮置栅极堆叠之间的谷中去除多晶硅。这些单元结构在编程和擦除性能两方面，与现有技术相比，也具有明显的优点。
在由擦除栅极相对的两侧的两个浮置栅极和控制栅极叠层共用的源极区34上的自对准擦除栅极的设置，消除了对选择栅极多晶硅去除的需要。这使得制造更加容易，且在源极开口中可以使用最小的特征尺寸，极大地降低了单元尺寸。
在浮置栅极的相对两侧对单元进行电编程和电擦除。这样具有以下优点，即在编程和擦除操作过程中，可以独立地控制和优化进入和离开浮置栅极的电子迁移，而没有因电子俘获而导致的隧道氧化层耗尽的危险。在现有技术的器件中，在中间多晶氧化层中俘获的电子可建立起令人讨厌的电场，这种电场降低了电子透过沟道栅极氧化层的中央沟道注入。此外，俘获电子的聚集和释放加速了氧化层的退化。采用分离的电子注入位置和擦除位置，氧化层的耗尽和对离子注入有影响的令人讨厌的电场的建立能够被减到最小。结果，分离的选择栅极和擦除栅极在存储单元的循环工作过程中提供更好的氧化层耐久性。
这些存储单元的另一个优点在于，当擦除栅极和源极扩散区电连接在一起时，利用从浮置栅极经过浮置栅极之下的栅极氧化层到源极扩散区的电子隧穿，可以进一步方便擦除。突出的浮置栅极之下的源极结电场有助于分散围绕圆形浮置栅极尖端的强电场，由此使得中间多晶氧化层更能承受延长的擦除周期中的电子俘获。此外，物理隔离但电连接的擦除栅极和源极扩散区有助于降低因热生长多晶氧化层凹角(re-entrant)导致的反向隧穿可能性，这种凹角已经成为分裂栅极闪存中的常见问题。
本发明的存储单元还可以消除擦除时经常遇到的、浮置栅极电子到源极扩散区的带间隧穿。通过具有位于源极结正上方的擦除栅极，与具有源极侧擦除的传统单元相比，其伸展电场更小，并且更聚集的电场导致对靠近浮置栅极边缘的源极结能带弯曲的免除性的提高。此外，采用三重阱工艺，衬底和沟道可以被偏置到源极扩散区和擦除栅极电位，以致完全消除与源极结有关的带间隧穿。
本发明的另一个重要特征是通过分离编程结点和擦除结点，可以利用快速发展的工艺技术单独地调节和优化相应的器件。例如，选择栅极氧化层可以是低电压薄氧化层，其对于通过相同的选择栅极进行编程和擦除时是不可行的，因为擦除操作时选择栅极需要高电压。另外，可以在选择栅极一侧使用隔离物，以此避免为了优化中间多晶氧化层处理而再进入选择栅极和从擦除栅极一侧移出所引起的干扰。
在图5的平面图中，为了便于说明，未示出源极扩散区与擦除栅极之间的电连接。
图4A和4C的NOR型存储单元阵列可以通过图6A至6E所示方法来制造。在此方法中，在单晶硅衬底49上热生长氧化层48，在该衬底上预先构图有与位线67平行的场氧化层或者浅沟槽隔离60的条纹，如图5所示。该衬底可以是P阱、P衬底或者N阱材料的形式。
之后，在氧化层上沉积厚度为100至1000量级的多晶硅或非晶硅(poly 1)的导电层51，如果浮置栅极31的侧边准备形成为图4C所示的圆形，则应沉积较薄的层，如果边缘不准备形成圆形，则应沉积较厚的层。
沿平行于位线的方向对该poly 1层进行构图，随后在其上形成介电膜52(中间多晶电介质)。该膜可以是纯氧化物，也可以是氧化物和氮化物的组合，在一个优选实施例中，该膜是ONO膜，由30至100厚的氧化物底层、60至300厚的氮化物中间层和30至100厚的氧化物顶层构成。
poly 1材料优选掺杂1017至1020cm-3量级水平的磷、砷或硼。这可以通过在沉积poly 1层时的原位掺杂来实现，也可以通过直接向poly 1层的离子注入或经过中间多晶电介质的离子注入来实现。
在中间多晶电介质上沉积第二层多晶硅(poly 2)53，随后蚀刻形成控制栅极32。poly 2沉积到1500至3500的厚度，并用磷、砷或硼重掺杂到1020至1021cm-3量级的水平。采用化学汽相沉积(CVD)，在poly 2层上形成300至3000厚的氧化物层54或氮化物层46并用做掩模，并用以防止在随后的干法蚀刻步骤中将控制栅极蚀刻掉。
在光刻步骤中确定控制栅极图形，随后将氧化层或氮化层54以及poly2层53未被遮掩的部分各向异性地蚀刻掉，在控制栅极上留下厚介电帽层54，如图6B所示。然后在控制栅极的侧边上生长相对较薄的热氧化层56，保护其免受后续处理中可能存在的CVD损害。之后，在整个晶片上沉积深度约为300至500的介电膜(未示出)，例如氧化膜或氮化膜，然后进行各向异性蚀刻，从平坦表面去除介电膜，在控制栅极的侧边留下介电隔离物57。氮化硅是特别优选的隔离物材料，因为氮化硅的独特拉应力特性有利于增强硅氧化，因此在栅极氧化过程中使浮置栅极的侧边成为圆形。
另外，可以通过poly 2材料的热氧化形成隔离物57，或者通过氧化物或氮化硅的组合氧化和沉积形成隔离物。
形成介电隔离物之后，对中间多晶电介质52、poly 1层51和氧化层48进行各向异性蚀刻，形成多个分离栅极叠层59，如图6C所示。每个栅极叠层包括浮置栅极31、控制栅极32、浮置栅极之下的栅极氧化层48、两个栅极之间的中间多晶电介质52、以及控制栅极上的较厚帽层54。
在叠置的栅极的相邻对之间的衬底中注入源极扩散区34，如图6D所示，随后进行另一次热氧化，形成用于选择栅极的沟道栅极氧化层61、位于浮置栅极侧边上的多晶氧化层62、以及位于源注入区上的热氧化层63。选择栅极氧化层具有约40至200的厚度，将其用做隧道氧化层。如果需要不同厚度的氧化层，则可以进行一个或多个附加的氧化步骤。在热氧化之前或之后可以沉积厚度约为50至200的薄CVD氧化层，以改善氧化膜的质量，并降低选择栅极与浮置栅极之间的干扰。
在热氧化过程中，浮置栅极的侧壁31a、31b成为圆形，这是因为在接近poly 1与中间多晶电介质的底氧化层之间的界面以及poly 1与浮置栅极氧化层之间的界面，poly 1的氧化速率较快。这种圆形的弯曲导致电场增强效应，这有利于从浮置栅极到选择栅极的电子隧穿。而且，侧边缘的圆形化消除了局部化的俘获效应，这种效应发生在单元工作于擦除模式且电子从浮置栅极向选择栅极隧穿时浮置栅极的方角附近的隧道氧化层中。在圆形化的浮置栅极与源极扩散区电连接的应用中，局部化的俘获进一步被电场平滑所抑制。
作为这些处理步骤的结果，每个控制栅极与其之下的浮置栅极自对准，控制栅极比浮置栅极窄，浮置栅极的边缘部位横向延伸超出控制栅极的侧边。可以优化氧化处理，保证在氧化生长时浮置栅极的突出边缘部位上作用适当的应力，导致浮置栅极的侧边圆形化。
在热氧化之后，在整个晶片上沉积导电层(poly-3)。该层通常是掺杂的多晶硅或多晶硅化物(polycide)，沉积厚度在1500至4000的量级。对poly-3层进行各向异性蚀刻，形成擦除栅极29和选择栅极33，如图6E所示。按此方式形成的擦除栅极和选择栅极与控制栅极自对准并且与其平行。
在选择栅极33的外侧壁上沉积厚度为200至600量级的氮化硅层，蚀刻形成隔离物66，之后在隔离物之间的衬底中注入漏极扩散区36。接着实施金属化，并且蚀刻形成位线67和自对准的位线接触68，在处理过程中采用氮化硅隔离物防止氧化层蚀刻。
图7A至7E展示了一种制造单元阵列的方法，其中浮置栅极仅在面对擦除栅极的一侧延伸超出控制栅极(图4E的实施例)。该方法大体与图6A至6E的方法相同，除去某些步骤的进行顺序不同。
在此实施例中，形成起始层，蚀刻氧化物或氮化物层54和poly 2层53，形成控制栅极32，在控制栅极的侧边上生长热氧化层56，如同图6A至6E的实施例。但是，在这一点上，在将要形成漏极扩散区的区域69中蚀刻掉poly 1层51和介电膜52。在控制栅极的侧边形成介电隔离物57，位于将形成选择栅极的侧边的隔离物延伸到栅极氧化层48，而位于将形成擦除栅极的侧边的隔离物终止于介电层52，如图7B所示。
使用介电帽层54和介电隔离物57作为掩模，蚀刻掉48、51和52各层的暴露部分，留下分离的栅极叠层，在叠置的擦除栅极或源极侧边，浮置栅极的边缘部位31b延伸到介电隔离物57之下，如图7C所示。
该方法的其余部分如同以上结合图6A至6E所述那样，主要区别仅在于浮置栅极面对擦除栅极的边缘31b形成圆形，因为只有这些部位在氧化步骤中是暴露的。
图8A至8D展示了另一种制造NOR单元阵列的方法，其中浮置栅极在控制栅极的两侧延伸。与其它方法一样沉积起始层，在将要形成选择栅极和擦除栅极的区域蚀刻掉poly 1、poly 2和中间多晶层，留下叠置的控制栅极32和浮置栅极31，如图8B所示。
然后通过poly 1和poly 2的热氧化，在浮置栅极和控制栅极的暴露的侧壁或者边缘上同时形成氧化隔离物71，如图8C所示。较薄的poly 1层限制了浮置栅极边缘上的氧化物生长，这导致控制栅极上的氧化隔离物比浮置栅极上的氧化隔离物厚。这种隔离物的自对准形成在控制栅极与后续形成的擦除栅极之间提供了足够的绝缘，并且为擦除结点处的互补擦除隧穿提供了足够薄的氧化层。在氧化处理工艺期间，浮置栅极的侧边31a、31b成为如上所述的圆形。
然后在衬底中注入源极扩散区34，生长栅极氧化层61、63，如同其它实施例一样地形成。然后形成选择栅极33和擦除栅极29，如图8D所示，之后还形成漏极扩散区、位线和位线接触，如同其它实施例一样。
对于擦除栅极和源极扩散区连接在一起作为擦除结点的单元阵列的实施例，其典型的偏压条件组如表1所列。擦除栅极和源极扩散区未电连接的各个实施例，在擦除栅极和源极扩散区的偏压方面提供了更大的弹性，因此，在全面增强擦除隧穿和防止带间隧穿方面也提供了更大的弹性。
表1
| 操作模式 | 控制栅极 | 选择栅极 | 位线漏极 | 擦除栅极，源极 | ||||
| 选择 | 未选择 | 选择 | 未选择 | 选择 | 未选择 | 选择 | 未选择 | |
| 擦除 | -7至-12 | 0 | 浮置 | 浮置 | 浮置 | 浮置 | 3至7 | 浮置或3至7 |
| 编程 | 7至12 | 0 | 1.5至3 | 0 | 0 | 1至3 | 4至8 | 0 |
| 读取 | 1至3 | 1至3 | 3至5 | 0 | 1.5至3 | 0 | 0 | 0 |
(全部数值均按伏特为单位)
在擦除操作期间，电子被强制从浮置栅极向源极扩散区和擦除栅极隧穿，在浮置栅极中留下的大多数是正离子。当跨越隧道氧化层的电场大于10mV/cm时，富勒-诺德海姆隧穿变得明显，具有足够能量的电子能够从阴极电极(浮置栅极)隧穿到阳极电极(源极扩散区和擦除栅极)。
在表1所示擦除模式中，对被选定存储单元的控制栅极施加-7至-12伏的偏压电平，对选择栅极施加3至7伏的偏压，位线和源极结点保持浮置。在此例中，控制栅极与浮置栅极之间的耦合率通常约为65％至80％，即控制栅极电压的约65％至80％耦合到浮置栅极。对擦除结点(擦除栅极和源极扩散区)与沟道衬底一起施加偏压，完全消除源极结中的带间隧穿，代价仅是耦合率稍有降低。
采用这些偏压条件，控制栅极与擦除结点之间的大部分电压出现在被浮置栅极的圆形侧边所围绕的隧道氧化层两端，该电压触发富勒-诺德海姆隧穿，使得电子从浮置栅极向擦除栅极和源极扩散区隧穿。由于浮置栅极变得更加正性充电，所以存储单元的阈值电压降低到约-5至-1伏的电平。这导致对控制栅极施加1至3伏的偏压时在浮置栅极之下的沟道中形成反转层。因此，擦除操作之后存储单元处于导通状态(逻辑“1”)。
在未被选择的存储单元，控制栅极的偏压为0伏，擦除栅极是浮置的或者偏压为3至7伏。采用这些条件，控制栅极与擦除栅极和源极扩散区之间的电场强度不足以产生富勒-诺德海姆隧穿。
在编程过程中，通过热载流子注入，电子从中央沟道区注入到浮置栅极，浮置栅极成为负性充电。在表1所示的例子中，被选择的存储单元的控制栅极被施加7至12伏的偏压电平，选择栅极被施加1.5至3伏的偏压，位线被施加0伏的偏压，并对包括源极扩散区和擦除栅极的擦除结点施加4至8伏。
采用这些偏压条件，大部分的源极到漏极的电压出现在选择栅极与浮置栅极之间的中央沟道区的两端，这在中央沟道区产生强电场。浮置栅极经过源极结点和控制栅极也与高电压耦合，这导致在中央沟道区与浮置栅极之间的氧化层两端建立起垂直强电场。在编程操作期间电子从选择栅极位线流向源极时，它们被中央沟道区两端的电场加速，其中某些变热。
热电子被浮置栅极与中央沟道区之间的垂直电场加速，结果大多数热电子越过高约3.1eV的氧化层势垒，并注入浮置栅极。
基于编程的完成，浮置栅极成为负性充电，存储单元的阈值电压提高到3至6伏量级的电平。因此，当读取操作期间对控制栅极施加1至3伏的偏压时，存储单元截止，或者处于非导通状态(逻辑“0”)。
在未被选择的存储单元中，位线和源极结点的偏压是0伏，控制栅极的偏压是-5至-7伏，而选择栅极的偏压是1.5至3伏。控制栅极上的相对较大的负电压使得浮置栅极之下的沟道截止，由此防止未被选择的存储单元的位线与源极之间的电流流动。
在读取模式，对被选择的存储单元施加偏压，控制栅极是1至3伏，源极是1.5至3伏，位线是0伏，而选择栅极是3至5伏。当存储单元处于擦除状态时，由于浮置栅极沟道和选择栅极沟道都被导通，所以读取呈现导通状态(逻辑“1”)。当存储单元处于编程状态时，由于浮置栅极沟道被截止，所以读取呈现非导通状态(逻辑“0”)。
在未被选择的存储单元中，对位线和源极结点施加0伏偏压，对控制栅极施加-5至-7伏偏压，并对选择栅极施加3至5伏偏压。控制栅极上相对较大的负电压使得浮置栅极之下的沟道截止，由此防止未被选择的单元的位线与源极之间的电流流动。
图9是图2A至2B、3A至3B、以及4A至4E的各实施例中的单元结构的电路图。如该图所示，本发明的单元结构以电连接在一起的擦除栅极和源极扩散区用于擦除操作，提供了易于解码的存储单元阵列。
本发明具有多个重要特征和优点。通过在浮置栅极和控制栅极的叠层的相对侧设置选择栅极和擦除栅极，在浮置栅极的相对侧设置编程通道和擦除通道，与编程通道和擦除通道彼此靠近并且位于浮置栅极的同一侧的现有器件相比，该单元具有更好的性能和耐用性。而且，与选择栅极分离的擦除通道，使得选择栅极晶体管可以使用相对较薄的栅极氧化层，以此适应低电压应用。
选择栅极和擦除栅极同时形成并且与浮置栅极和控制栅极叠层自对准。利用源极区上的多晶硅作为擦除栅极，而不是将其去除，该单元能够制造成明显小于现有技术。
由于氧化层是由硅衬底生长的，所以浮置栅极之下的栅极氧化层非常稳定耐用，利用浮置栅极延伸超出控制栅极，电子也趋向于经中间多晶氧化层隧穿到擦除栅极。这种中间多晶隧穿一般比栅极氧化层隧穿更为有效，并且易于限制大扇区擦除操作的源极扩散区的带间隧穿被降低。
把擦除栅极和源极扩散区电连接在一起，将带间隧穿进一步降低到充分被消除的程度，还提高了对中间多晶氧化层中的电荷俘获的免除性。对单元沟道可以施加与源极扩散区和被控制栅极和浮置栅极共用的擦除栅极相同电位的偏压，在擦除操作期间进一步消除了源极扩散区中的带间隧穿。
采用圆形的浮置栅极边缘和分离的编程和擦除通道和结点，极大地降低了中间多晶氧化层的退化，利用圆形角增强了隧穿电场。这种电场增强也使得可以使用较厚的隧道氧化层，同时保持足够的电子隧穿。
除了改善氧化层的可靠性，将编程和擦除通道分离于浮置栅极的相对边缘部位，也有利于为了低电压应用而独立调节选择栅极氧化层厚度。此外，在源极扩散区上具有擦除栅极有助于在更进一步缩小单元尺寸所需要的浅源极扩散时降低带间隧穿。
由以上所述可知，提供了一种新型改进的闪存单元及其制造方法。虽然仅详细说明了上述特定的优选实施例，但正如本领域技术人员所了解，在不脱离由所附权利要求所限定的本发明范围的条件下，可以做出特定的变化和改动。
Claims (50)
1.一种闪存单元阵列，包括：衬底；衬底中的源极扩散区；位于源极扩散区的相对侧的浮置栅极和控制栅极的垂直叠置对；在源极扩散区正上方并且在叠置的栅极之间的擦除栅极；位于叠置栅极的与擦除栅极相对的侧边的选择栅极；从选择栅极与叠置的栅极之间的衬底中的中央沟道区到面对选择栅极的浮置栅极的边缘部位的编程通道；以及，从面对擦除栅极的浮置栅极的边缘部分延伸到源极扩散区和擦除栅极的擦除通道。
2.根据权利要求1的闪存单元阵列，其中，擦除栅极和源极扩散区电连接在一起。
3.根据权利要求1的闪存单元阵列，其中，浮置栅极朝向擦除栅极横向地延伸超出控制栅极。
4.根据权利要求3的闪存单元阵列，其中，浮置栅极延伸超出控制栅极达500。
5.根据权利要求1的闪存单元阵列，其中，浮置栅极相对较薄并且具有圆形侧边。
6.根据权利要求1的闪存单元阵列，其中，浮置栅极具有100至700量级的厚度。
7.根据权利要求1的闪存单元阵列，包括在浮置栅极与擦除栅极的边缘部分之间具有200至1000量级厚度的隧穿电介质。
8.根据权利要求7的闪存单元阵列，其中，隧穿电介质选自由CVD氧化硅、热生长氧化硅、以及其组合构成的组。
9.根据权利要求1的闪存单元阵列，包括位于每个控制栅极上厚度在1000至3000量级的介电帽层。
10.根据权利要求9的闪存单元阵列，其中，电介质选自由CVD氧化硅、热生长氧化硅、以及其组合构成的组。
11.根据权利要求1的闪存单元阵列，其中，源极扩散区和擦除栅极与浮置栅极和控制栅极的叠层对自对准并且位于叠层对之间。
12.根据权利要求1的闪存单元阵列，包括在两个相邻选择栅极之间的衬底中的位线扩散区。
13.根据权利要求1的闪存单元阵列，包括用于编程和读取的厚10至200的选择栅极氧化层。
14.根据权利要求1的闪存单元阵列，包括具有10至500量级的厚度的擦除栅极氧化层。
15.根据权利要求1的闪存单元阵列，其中，为了选择性地控制从浮置栅极到源极扩散区、擦除栅极和沟道区的电子迁移，源极扩散区、擦除栅极和中央沟道区可以独立地施加偏压或者电连接在一起。
16.根据权利要求1的闪存单元阵列，包括位于控制栅极侧壁的介电隔离物。
17.根据权利要求16的闪存单元阵列，其中，利用选自由CVD氧化硅、CVD氮化硅、热生长氧化硅及其组合构成的组的介电材料制成介电隔离物。
18.一种闪存单元阵列，包括：衬底；形成在衬底上的隧道氧化层；位于隧道氧化层之上的相对较薄的浮置栅极；比浮置栅极明显更厚的控制栅极，位于浮置栅极之上并且与其垂直对准；位于控制栅极顶部的相对较厚的介电帽层；位于控制栅极相对侧边的介电隔离物；位于控制栅极与浮置栅极之间的电介质；位于浮置栅极和控制栅极的相对侧的选择栅极和擦除栅极，至少部分地延伸到控制栅极上的介电隔离物之上，但并不延伸到控制栅极顶部上的介电帽层之上；在选择栅极和擦除栅极之下的栅极氧化层；在与选择栅极相邻的衬底中的掺杂漏极扩散区；在擦除栅极之下的衬底中的掺杂源极扩散区；位于浮置栅极与擦除栅极的侧边之间的中间多晶隧道氧化层；电子隧穿通道，用于在擦除操作时使电子从浮置栅极迁移出，经过隧道氧化层中的至少一个，到达源极扩散区和擦除栅极之中的至少一个；以及，热载流子注入通道，用于在编程操作时将电子注入浮置栅极，其从选择栅极与浮置栅极之间的沟道区延伸，经过衬底上的隧道氧化层，到达浮置栅极，电子隧穿通道和热电子注入通道分离地位于浮置栅极的相对侧。
19.根据权利要求18的闪存单元阵列，其中，浮置栅极具有100至700量级的厚度。
20.根据权利要求18的闪存单元阵列，其中，浮置栅极和控制栅极具有垂直对准的侧壁。
21.根据权利要求18的闪存单元阵列，其中，浮置栅极具有圆形侧壁，并且朝向擦除栅极横向地延伸超出控制栅极达500左右。
22.根据权利要求1的闪存单元阵列，其中，浮置栅极与擦除栅极之间的中间多晶隧道氧化层具有200至1000量级的厚度，并且是选自由CVD氧化硅、热生长氧化硅、以及其组合构成的组。
23.根据权利要求18的闪存单元阵列，其中，控制栅极与擦除栅极之间的隔离物具有200至1000量级的厚度，并且是选自由CVD氧化硅、CVD氮化硅、热生长氧化硅、以及其组合构成的组。
24.根据权利要求18的闪存单元阵列，其中，控制栅极顶部上的介电帽层具有1000至3000量级的厚度，并且利用选自由CVD氧化硅、CVD氮化硅、热生长氧化硅、以及其组合构成的组的介电材料制成。
25.根据权利要求18的闪存单元阵列，其中，源极扩散区和擦除栅极与浮置栅极和控制栅极自对准。
26.根据权利要求18的闪存单元阵列，包括衬底中与浮置栅极和控制栅极自对准的位线扩散区。
27.根据权利要求18的闪存单元阵列，其中，选择栅极氧化层之下的氧化层具有10至200量级的厚度，并且用于编程和读取操作。
28.根据权利要求18的闪存单元阵列，其中，源极扩散区和擦除栅极可以独立地施加偏压或者电连接在一起，以便选择性地控制从浮置栅极到源极扩散区和擦除栅极的电子迁移。
29.根据权利要求18的闪存单元阵列，其中，擦除栅极氧化层具有10至500量级的厚度，并且用于擦除操作。
30.根据权利要求18的闪存单元阵列，其中，源极扩散区、擦除栅极和中间沟道区可以独立地施加偏压或者电连接在一起，以便选择性地控制从浮置栅极到源极扩散区、擦除栅极和沟道区的电子迁移。
31.根据权利要求18的闪存单元阵列，其中，控制栅极上的介电隔离物利用选自由CVD氧化硅、CVD氮化硅、热生长氧化硅、以及其组合构成的组的材料制成。
32.一种闪存单元阵列的制造方法，包括步骤：在衬底上形成氧化层；在该氧化层上形成第一硅层；在第一硅层上形成介电膜；在该介电膜上形成第二硅层；去除部分的第二硅层，形成具有暴露侧壁的多个控制栅极；在控制栅极的侧壁形成介电隔离物；使用介电隔离物作为掩模，各向异性地蚀刻掉部分介电膜、氧化层和第一硅层，形成与控制栅极自对准并且横向宽度比控制栅极更大的浮置栅极；在相邻的浮置栅极之间的衬底中形成源极扩散区；在源极扩散区之上形成擦除栅极，在与擦除栅极相对的控制栅极和浮置栅极的侧边形成选择栅极；在相邻的选择栅极之间的衬底中形成漏极扩散区；以及，在栅极之上形成位线，并形成互连位线和漏极扩散区的位线接触。
33.根据权利要求32的方法，其中，通过在控制栅极和衬底上沉积第三硅层，并且去除控制栅极上的第三硅层部分，形成擦除栅极和选择栅极。
34.根据权利要求32的方法，包括将源极扩散区中的一个与其上的擦除栅极电连接在一起的步骤。
35.根据权利要求32的方法，其中，第一硅层和浮置栅极明显比第二硅层和控制栅极更薄。
36.根据权利要求35的方法，包括使浮置栅极的侧边圆形化的步骤。
37.一种闪存单元阵列的制造方法，包括步骤：在衬底上形成氧化层；在该氧化层上形成第一硅层；在第一硅层上形成介电膜；在该介电膜上形成第二硅层；去除部分的第二硅层，形成具有暴露侧壁的多个控制栅极；去除控制栅极交替对之间的介电膜和第一硅层部分；在控制栅极的侧壁形成介电隔离物，在介电膜和第一硅层已经去除之处的控制栅极侧边上的隔离物一直延伸到氧化层，而在控制栅极的相对侧的隔离物仅延伸到介电膜；使用仅延伸到介电膜的介电隔离物作为掩模，各向异性地蚀刻掉这些隔离物之间的介电膜和第一硅层部分，在隔离物仅延伸到介电膜的控制栅极一侧，形成具有超出控制栅极的横向突出部分的浮置栅极；在浮置栅极突出部分之间的衬底中形成源极扩散区；在源极扩散区之上形成擦除栅极；在隔离物一直延伸到氧化层之处的控制栅极和浮置栅极的侧边形成选择栅极；在相邻的选择栅极之间的衬底中形成漏极扩散区；以及，在栅极之上形成位线，并形成互连位线和漏极扩散区的位线接触。
38.根据权利要求37的方法，其中，通过在控制栅极和衬底上沉积第三硅层，并且去除控制栅极上的第三硅层部分，形成擦除栅极和选择栅极。
39.根据权利要求37的方法，包括将源极扩散区中的一个与其上的擦除栅极电连接在一起的步骤。
40.根据权利要求37的方法，其中，第一硅层和浮置栅极明显比第二硅层和控制栅极更薄。
41.根据权利要求40的方法，包括使浮置栅极的侧边圆形化的步骤。
42.一种闪存单元阵列的制造方法，包括步骤：在衬底上形成氧化层；在该氧化层上形成第一硅层；在第一硅层上形成介电膜；在该介电膜上形成第二硅层；去除部分第二硅层、介电膜和第一硅层，形成具有暴露侧壁的多个控制栅极和浮置栅极，浮置栅极明显比控制栅极更薄；氧化控制栅极和浮置栅极，控制栅极的氧化速率快于较薄的浮置栅极的氧化速率，更多的控制栅极被氧化掉，浮置栅极留下超出控制栅极的横向突出部分；在相邻的浮置栅极之间的衬底中形成源极扩散区；在源极扩散区之上形成擦除栅极；在与擦除栅极相对的控制栅极和浮置栅极的侧边形成选择栅极；在相邻的选择栅极之间的衬底中形成漏极扩散区；以及，在栅极之上形成位线，并形成互连位线和漏极扩散区的位线接触。
43.根据权利要求42的方法，其中，通过在控制栅极和衬底上沉积第三硅层，并且去除控制栅极上的第三硅层部分，形成擦除栅极和选择栅极。
44.根据权利要求42的方法，包括将源极扩散区中的一个与其上的擦除栅极电连接在一起的步骤。
45.根据权利要求42的方法，其中，在氧化步骤中使浮置栅极的侧边圆形化。
46.根据权利要求42的方法，其中，优化氧化，以便控制浮置栅极的突出边缘部分中的氧化应力和边缘圆形化。
47.一种闪存单元阵列的制造方法，包括步骤：在衬底上形成氧化层；在该氧化层上形成第一硅层；在第一硅层上形成介电膜；在该介电膜上形成第二硅层；去除部分该些硅层和介电膜，形成控制栅极和浮置栅极，控制栅极覆盖浮置栅极，并通过介电膜与浮置栅极分离；在相邻的浮置栅极之间的衬底中形成源极扩散区；在控制栅极和氧化层的暴露部分上沉积第三硅层；以及，去除控制栅极之上的第三硅层部分，在源极扩散区之上形成擦除栅极，并在与擦除栅极相对的控制栅极侧边形成选择栅极。
48.根据权利要求47的方法，其中，浮置栅极形成有朝向擦除栅极超出控制栅极的横向突出部分。
49.根据权利要求47的方法，其中，浮置栅极形成有朝向选择栅极超出控制栅极的横向突出部分。
50.根据权利要求47的方法，包括将源极扩散区中的一个与其上的擦除栅极电连接在一起的步骤。
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Owner name: XLIKANG MEMORY TECHNOLOGY CORP Free format text: FORMER OWNER: QIANXUN SYSTEM CO., LTD. Effective date: 20070216 |
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| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20070216 Address after: California, USA Applicant after: Silicon Storage Technology, Inc. Address before: Hsinchu Science Industrial Park, Hsinchu, Taiwan Applicant before: Qianxun System Co.,Ltd. |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20080924 |
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| CX01 | Expiry of patent term |