CN109643564B - 具有单独的存储器读取、编程和擦除的闪存存储器阵列 - Google Patents

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Abstract

本发明公开了一种提供单独的存储器单元读取、写入和擦除的存储器设备。在以行和列布置的存储器单元的阵列中，每列存储器单元包括列位线、用于偶数行单元的第一列控制栅极线和用于奇数行单元的第二列控制栅极线。每行存储器单元包括行源极线。在另一个实施方案中，每列存储器单元包括列位线和列源极线。每行存储器单元包括行控制栅极线。在另一个实施方案中，每列存储器单元包括列位线和列擦除栅极线。每行存储器单元包括行源极线、行控制栅极线和行选择栅极线。

Description

具有单独的存储器读取、编程和擦除的闪存存储器阵列
相关专利申请
本申请要求于2016年5月17日提交的美国临时申请No.62/337,751和于2016年12月9日提交的美国专利申请No.15/374,588的权益。
技术领域
本发明涉及非易失性存储器阵列。
背景技术
分裂栅非易失性存储器单元和此类单元的阵列是众所周知的。例如，美国专利5,029,130(“该'130专利”)公开了一种分裂栅非易失性存储器单元的阵列，并且该专利以引用方式并入本文以用于所有目的。该存储器单元示于图1中。每个存储器单元10包括形成在半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方和漏极区16的一部分上方，并且与所述沟道区的第一部分绝缘(并控制其导电性)。控制栅22具有设置在沟道区18的第二部分上方并且与所述沟道区的第二部分绝缘(并控制其导电性)的第一部分22a，和向上延伸并且在浮栅20上方延伸的第二部分22b。浮栅20和控制栅22通过栅极氧化物26与衬底12绝缘。
通过在控制栅22上施加高正电压来擦除存储器单元(其中电子从浮栅移除)，这使得浮栅20上的电子通过Fowler-Nordheim隧道效应穿过中间绝缘体24从浮栅20隧穿到控制栅22。
通过在控制栅22上施加正电压和在漏极16上施加正电压来编程存储器单元(其中电子被放置在浮栅上)。电子电流将从源极14流向漏极16。当电子到达控制栅22和浮栅20之间的间隙时，电子将加速并变热。由于来自浮栅20的吸引静电力，一些加热的电子将通过栅极氧化物26注入到浮栅20上。
通过在漏极16和控制栅22(其导通控制栅下方的沟道区)上施加正读取电压来读取存储器单元。如果浮栅20带正电(即，擦除电子并正向耦合到漏极16)，则浮栅20下方的沟道区的部分也被导通，并且电流将在整个沟道区18流动，其被感测为擦除或“1”状态。如果浮栅20带负电(即用电子编程)，则浮栅20下方的沟道区的部分大部分或完全截止，并且电流将不会在整个沟道区18流动(或者将存在很少的流动)，其被感测为编程或“0”状态。
图2示出了存储器阵列的架构。存储器单元10按行和列布置。在每列中，存储器单元以镜像方式首尾相连地布置，使得它们形成为成对的存储器单元，每个存储器单元对共用共同的源极区14(S)，并且每组相邻的存储器单元对共用共同的漏极区16(D)。用于任何给定行的存储器单元的所有源极区14通过源极线14a电连接在一起。用于任何给定列的存储器单元的所有漏极区16通过位线16a电连接在一起。用于任何给定行的存储器单元的所有控制栅22通过控制栅极线22a电连接在一起。因此，虽然可单独编程和读取存储器单元，但是需逐行执行存储器单元擦除(通过在控制栅极线22a上施加高电压来一起擦除每行存储器单元)。如果要擦除特定存储器单元，则还必须擦除同一行中的所有存储器单元。
本领域技术人员理解，源极和漏极可以是可互换的，其中浮栅可部分地在源极而不是漏极上延伸，如图3所示。图4最佳地示出了相应的存储器单元架构，包括存储器单元10、源极线14a、位线16a和控制栅极线22a。从该图中可明显看出，同一行的存储器单元10共用同一源极线14a和同一控制栅极线22a，而同一列的所有单元的漏极电连接到同一位线16a。该阵列设计针对数字应用进行了优化，并允许对已选单元进行单独编程，例如，通过分别向已选控制栅极线22a和源极线14a施加1.6V和7.6V，并将已选位线16a接地。通过在未选位线16a上施加大于2伏的电压并将剩余的线接地，可避免干扰同一对中的未选存储器单元。无法单独擦除存储器单元10，因为负责擦除的过程(电子从浮栅20到控制栅22的Fowler-Nordheim隧穿)仅受漏极电压的微弱影响(即，对于共用同一源极线14a的行方向上的两个相邻单元，唯一可能不同的电压)。
具有多于两个栅极的分裂栅存储器单元也是已知的。例如，存储器单元具有源极区14、漏极区16、在沟道区18的第一部分上方的浮栅20、在沟道区18的第二部分上方的选择栅28、在浮栅20上方的控制栅22，以及在源极区14上方的擦除栅30，这些均是已知的，如图5所示。通过来自沟道区18的加热电子将其自身注入到浮栅20上来显示编程。通过从浮栅20到擦除栅30的电子隧穿来显示擦除。
可配置四栅极存储器单元阵列的架构，如图6所示。在该实施方案中，每条水平选择栅极线28a将用于该行存储器单元的所有选择栅28电连接在一起。每条水平控制栅极线22a将用于该行存储器单元的所有控制栅22电连接在一起。每条水平源极线14a将用于共用源极区14的两行存储器单元的所有源极区14电连接在一起。每条位线16a将用于该列存储器单元的所有漏极区16电连接在一起。每条擦除栅极线30a将用于共用擦除栅30的两行存储器单元的所有擦除栅30电连接在一起。与先前的架构一样，各个存储器单元可独立地编程和读取。但是，无法单独擦除单元。通过在擦除栅极线30a上施加高正电压来执行擦除，这导致同时擦除共用同一擦除栅极线30a的两行存储器单元。示例性操作电压可包括下面表1中的那些(在该实施方案中，选择栅极线28a可被称为字线WL)：
表1
Figure GDA0001868294510000031
最近，已开发了用于分裂栅非易失性存储器单元的新应用，其需要真正的单位操作(即，每个存储器单元可被单独编程、读取和擦除，而不受相邻存储器单元的编程状态的任何干扰或对其造成干扰)。因此，需要一种可独立编程、读取和擦除的分裂栅非易失性存储器单元的阵列。
发明内容
上述问题和需求通过一种存储器设备来解决，所述存储器设备包括半导体材料衬底，以及形成在衬底上并且以行和列的阵列布置的多个存储器单元，其中存储器单元的行被布置成交替的偶数和奇数行。每个存储器单元包括在衬底中的间隔开的源极区和漏极区(其中该衬底中的沟道区在其间延伸)、设置在与源极区相邻的沟道区的第一部分上方并与其绝缘的浮栅，以及设置在与漏极区相邻的沟道区的第二部分上方并与其绝缘的控制栅。每行存储器单元包括源极线，该源极线将用于该行存储器单元的所有源极区电连接在一起。每列存储器单元包括位线，该位线将用于该列存储器单元的所有漏极区电连接在一起。每列存储器单元包括第一控制栅极线，该第一控制栅极线将该列存储器单元中的存储器单元的所有控制栅电连接在一起，所述列存储器单元位于存储器单元的奇数行中。每列存储器单元包括第二控制栅极线，该第二控制栅极线将该列存储器单元中的存储器单元的所有控制栅电连接在一起，所述列存储器单元位于存储器单元的偶数行中。
擦除上述存储器设备的方法包括将正电压施加到电连接到已选存储器单元的控制栅的第一控制栅极线或第二控制栅极线中的一者，并且将地电压施加到第一控制栅极线和第二控制栅极线的所有其他控制栅极线，将地电压施加到与已选存储器单元的源极区电连接的源极线中的一者，并且将正电压施加到所有其他源极线，并且将地电压施加到所有位线。
存储器设备包括半导体材料衬底，以及形成在衬底上并且以行和列的阵列布置的多个存储器单元。每个存储器单元包括在衬底中的间隔开的源极区和漏极区(其中该衬底中的沟道区在其间延伸)、设置在与源极区相邻的沟道区的第一部分上方并与其绝缘的浮栅，以及设置在与漏极区相邻的沟道区的第二部分上方并与其绝缘的控制栅。每列存储器单元包括源极线，该源极线将用于该列存储器单元的所有源极区电连接在一起。每列存储器单元包括位线，该位线将用于该列存储器单元的所有漏极区电连接在一起。每行存储器单元包括控制栅极线，该控制栅极线将用于该行存储器单元的所有控制栅电连接在一起。
擦除上述存储器设备的方法包括将正电压施加到电连接到已选存储器单元的控制栅的控制栅极线中的一者，并且将地电压施加到控制栅极线的所有其他控制栅极线，将地电压施加到与已选存储器单元的源极区电连接的源极线中的一者，并且将正电压施加到所有其他源极线，并且将地电压施加到所有位线。
存储器设备包括半导体材料衬底，以及形成在衬底上并且以行和列的阵列布置的多个存储器单元。每个存储器单元包括在衬底中的间隔开的源极区和漏极区(其中该衬底中的沟道区在其间延伸)、设置在与源极区相邻的沟道区的第一部分上方并与其绝缘的浮栅、设置在浮栅上方并与其绝缘的控制栅、设置在与漏极区相邻的沟道区的第二部分上方并与其绝缘的选择栅，以及设置在源极区上方并与其绝缘的擦除栅。每行存储器单元包括源极线，该源极线将用于该行存储器单元的所有源极区电连接在一起。每列存储器单元包括位线，该位线将用于该列存储器单元的所有漏极区电连接在一起。每行存储器单元包括控制栅极线，该控制栅极线将用于该行存储器单元的所有控制栅电连接在一起。每行存储器单元包括选择栅极线，该选择栅极线将用于该行存储器单元的所有选择栅电连接在一起。每列存储器单元包括擦除栅极线，该擦除栅极线将用于该列存储器单元的所有擦除栅电连接在一起。
擦除上述存储器设备的方法包括将地电压施加到电连接到已选存储器单元的控制栅的控制栅极线中的一者，并且将正电压施加到控制栅极线的所有其他控制栅极线，将地电压施加到所有源极线，将地电压施加到所有位线，将地电压施加到所有选择栅极线，并且将正电压施加到电连接到已选存储器单元的擦除栅的擦除栅极线中的一者，并且将地电压施加到所有其他擦除栅极线。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1为常规的双栅极非易失性存储器单元的侧面剖视图。
图2为图1的双栅极非易失性存储器单元的常规架构的示意图。
图3为一对常规的双栅极非易失性存储器单元的侧面剖视图。
图4为图3的双栅极非易失性存储器单元的常规架构的示意图。
图5为常规的四栅极非易失性存储器单元的侧面剖视图。
图6为图5的四栅极非易失性存储器单元的常规架构的示意图。
图7为本发明的双栅极非易失性存储器单元架构的示意图。
图8为本发明的双栅极非易失性存储器单元架构的另一个实施方案的示意图。
图9为本发明的四栅极非易失性存储器单元架构的示意图。
具体实施方式
本发明涉及用于分裂栅非易失性存储器单元的阵列的新架构配置，所述分裂栅非易失性存储器单元提供单个存储器单元的唯一(随机顺序)编程、读取和擦除(即，真正的单位操作)。
对于图1和图3的双栅极单元，图7中示出了提供真正的单位操作的存储器单元阵列架构。图7的双栅极单位操作架构与上文参考图2和图4讨论的常规双栅极架构之间的主要区别在于水平控制栅极线22a(每行存储器单元一条)已被垂直控制栅极线22b和22c(即，每列存储器单元的两条控制栅极线)代替。具体地讲，每列存储器单元包括两条控制栅极线：将奇数行存储器单元(即，奇数行1、3、5等中的那些存储器单元)的所有控制栅22电连接在一起的第一控制栅极线22b，以及将偶数行存储器单元(即，偶数行2、4、6等中的那些存储器单元)的所有控制栅22电连接在一起的第二控制栅极线22c。通过以这种方式重新定向控制栅极线，可单独编程、擦除和读取阵列中的任何存储器单元，而不会对相邻存储器单元的存储器状态造成不利影响。下表2示出了擦除、编程或读取任何给定目标存储器单元的示例性(非限制性)操作电压：
表2
Figure GDA0001868294510000061
(已选＝与目标存储器单元相交的线)
(未选＝不与目标存储器单元相交的线)。
数值(非限制性)示例在下表3中示出：
表3
VG擦除 5-9v
VS擦除抑制 3-4v
VG编程 1.2-1.7v
VD编程抑制 1.5-2.5v
I编程 2-5ua
VS编程 4-8V
VG读取 0.4-2.5V
VD读取 1-2V
VS读取 0-0.6V
在擦除期间，仅已选单元将在其控制栅22上具有高电压，并且其源极区14接地，使得电子将从浮栅20隧穿。同一列中具有施加到其控制栅22的高电压的任何未选单元也将具有施加到其源极区14的抑制电压，该抑制电压足够高以抑制任何电子从浮栅隧穿(即电子将在两个相反的方向上看到正电压)。
图8示出了双栅极单位操作架构的替代实施方案。图8的双栅单位操作架构与上文参考图2和图4讨论的常规双栅极架构之间的主要区别在于水平源极线14a(每行一条)已被垂直源极线14b(每列一条)代替。具体地讲，每列存储器单元包括源极线14b，该源极线将该列中的所有存储器单元10的所有源极区14电连接在一起。通过以这种方式重新定向源极线，可单独编程、擦除和读取阵列中的任何存储器单元，而不会对相邻存储器单元的存储器状态造成不利影响。表2的操作值同样适用于该实施方案。
图9示出了用于图6的存储器单元的四栅极单位操作架构。图9的四栅极单位操作架构与上文参考图6讨论的常规四栅极架构之间的主要区别在于水平擦除栅极线30a(每对存储器单元对一条)已被垂直擦除栅极线30b代替。具体地讲，每列存储器单元包括擦除栅极线30b，该擦除栅极线将用于该列存储器单元的所有擦除栅30电连接在一起。通过以这种方式重新定向擦除栅极线，可单独编程、擦除和读取阵列中的任何存储器单元。下表4示出了擦除、编程或读取任何给定目标存储器单元的示例性操作电压：
表4
Figure GDA0001868294510000081
(已选＝与目标存储器单元相交的线)
(未选＝不与目标存储器单元相交的线)。
数值(非限制性)示例在下表5中示出：
表5
VEG擦除 8-11.5v
VCG擦除抑制 3.5-8v
VEG编程 4-6v
VWL编程 0.8-1.2v
VCG编程 6-10v
VBL编程抑制 1-2.5v
I编程 0.2-1ua
VS编程 3-5V
VWL读取 0.4-2.0V
VCG读取 1-2.5V
VBL读取 0.8-2V
VS读取 0-0.6V
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖落在任何权利要求书的范围内的任何和所有变型形式。例如，对本文中本发明的引用不旨在限制任何权利要求书或权利要求术语的范围，而是仅参考可由一项或多项权利要求书覆盖的一个或多个特征。上文所述的材料、过程和数值的示例仅为示例性的，而不应视为限制权利要求书。最后，单个材料层可被形成为多个此类或类似材料层，反之亦然。
应当指出，如本文所用，术语“在…上方”和“在…上”两者包容地包含“直接在…上”(之间未设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“安装到”包括“直接安装到”(之间没有设置中间材料、元件或空间)和“间接安装到”(之间设置有中间材料、元件或空间)，并且“电耦合到”包括“直接电耦合到”(之间没有将元件电连接在一起的中间材料或元件)和“间接电耦合到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在之间没有中间材料/元件的情况下在衬底上直接形成元件，以及在之间有一个或多个中间材料/元件的情况下在衬底上间接形成元件。

Claims (17)

1.一种存储器设备，包括：
半导体材料衬底；
多个存储器单元，所述多个存储器单元形成在所述衬底上并且以行和列的阵列布置，其中所述存储器单元的所述行被布置成交替的偶数和奇数行；
每个所述存储器单元包括：
在所述衬底中的间隔开的源极区和漏极区，其中在所述衬底中的沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在与所述源极区相邻的所述沟道区的第一部分上方并且与所述第一部分绝缘，和
控制栅，所述控制栅设置在与所述漏极区相邻的所述沟道区的第二部分上方并且与所述第二部分绝缘；
每行所述存储器单元包括源极线，所述源极线将用于所述行存储器单元的所有所述源极区电连接在一起；
每列所述存储器单元包括位线，所述位线将用于所述列存储器单元的所有所述漏极区电连接在一起；
每列所述存储器单元包括第一控制栅极线，所述第一控制栅极线将所述列存储器单元中的所述存储器单元的所有所述控制栅电连接在一起，所述列存储器单元位于所述存储器单元的奇数行中；并且
每列所述存储器单元包括第二控制栅极线，所述第二控制栅极线将所述列存储器单元中的所述存储器单元的所有所述控制栅电连接在一起，所述列存储器单元位于所述存储器单元的偶数行中。
2.根据权利要求1所述的存储器设备，其中对于每个所述存储器单元，所述浮栅在所述源极区的一部分上方延伸并且与所述源极区的一部分绝缘。
3.根据权利要求1所述的存储器设备，其中：
所述存储器单元以所述存储器单元对布置；并且
每个所述存储器单元对共用所述源极区中的一个和所述源极线中的一条。
4.根据权利要求1所述的存储器设备，其中对于每个所述存储器单元，所述控制栅包括横向相邻于所述浮栅的第一部分以及沿所述浮栅向上延伸并且在所述浮栅上方延伸的第二部分。
5.一种存储器设备，包括：
半导体材料衬底；
多个存储器单元，所述多个存储器单元形成在所述衬底上并且以行和列的阵列布置；
每个所述存储器单元包括：
在所述衬底中的间隔开的源极区和漏极区，其中在所述衬底中的沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在与所述源极区相邻的所述沟道区的第一部分上方并且与所述第一部分绝缘，
控制栅，所述控制栅设置在所述浮栅上方并且与所述浮栅绝缘，
选择栅，所述选择栅设置在与所述漏极区相邻的所述沟道区的第二部分上方并且与所述第二部分绝缘，和
擦除栅，所述擦除栅设置在所述源极区上方并且与所述源极区绝缘；
每行所述存储器单元包括源极线，所述源极线将用于所述行存储器单元的所有所述源极区电连接在一起；
每列所述存储器单元包括位线，所述位线将用于所述列存储器单元的所有所述漏极区电连接在一起；
每行所述存储器单元包括控制栅极线，所述控制栅极线将用于所述行存储器单元的所有所述控制栅电连接在一起；
每行所述存储器单元包括选择栅极线，所述选择栅极线将用于所述行存储器单元的所有所述选择栅电连接在一起；并且
每列所述存储器单元包括擦除栅极线，所述擦除栅极线将用于所述列存储器单元的所有所述擦除栅电连接在一起，并且所述擦除栅极线不与其他列的存储器单元中的擦除栅电连接。
6.根据权利要求5所述的存储器设备，其中对于每个所述存储器单元，所述浮栅在所述源极区的一部分上方延伸并且与所述源极区的一部分绝缘。
7.根据权利要求5所述的存储器设备，其中：
所述存储器单元以所述存储器单元对布置；并且
每个所述存储器单元对共用所述源极区中的一个和所述源极线中的一条。
8.根据权利要求7所述的存储器设备，其中每个所述存储器单元对共用所述擦除栅中的一个和所述擦除栅极线中的一条。
9.一种擦除存储器设备的已选存储器单元的方法，其中所述存储器设备包括：
半导体材料衬底；
多个存储器单元，所述多个存储器单元形成在所述衬底上并且以行和列的阵列布置，其中所述存储器单元的所述行被布置成交替的偶数和奇数行，并且其中所述多个存储器单元中的一个是已选存储器单元；
每个所述存储器单元包括：
在所述衬底中的间隔开的源极区和漏极区，其中在所述衬底中的沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在与所述源极区相邻的所述沟道区的第一部分上方并且与所述第一部分绝缘，和
控制栅，所述控制栅设置在与所述漏极区相邻的所述沟道区的第二部分上方并且与所述第二部分绝缘；
每行所述存储器单元包括源极线，所述源极线将用于所述行存储器单元的所有所述源极区电连接在一起；
每列所述存储器单元包括位线，所述位线将用于所述列存储器单元的所有所述漏极区电连接在一起；
每列所述存储器单元包括第一控制栅极线，所述第一控制栅极线将所述列存储器单元中的所述存储器单元的所有所述控制栅电连接在一起，所述列存储器单元位于所述存储器单元的奇数行中；并且
每列所述存储器单元包括第二控制栅极线，所述第二控制栅极线将所述列存储器单元中的所述存储器单元的所有所述控制栅电连接在一起，所述列存储器单元位于所述存储器单元的偶数行中；
所述方法包括：
将正电压施加到电连接到所述已选存储器单元的所述控制栅的所述第一控制栅极线或所述第二控制栅极线中的一者，并且将地电压施加到所述第一控制栅极线和所述第二控制栅极线的所有其他所述控制栅极线；
将地电压施加到电连接到所述已选存储器单元的所述源极区的所述源极线中的一者，并且将正电压施加到所有其他所述源极线；以及
将地电压施加到所有所述位线。
10.根据权利要求9所述的方法，其中施加到所述第一控制栅极线或所述第二控制栅极线中的一者的所述正电压大于施加到其他所述源极线的所述正电压。
11.根据权利要求9所述的方法，其中施加到所述第一控制栅极线或所述第二控制栅极线中的一者的所述正电压至少比施加到其他所述源极线的所述正电压大两倍。
12.一种擦除存储器设备的已选存储器单元的方法，其中所述存储器设备包括：
半导体材料衬底；
多个存储器单元，所述多个存储器单元形成在所述衬底上并且以行和列的阵列布置，其中所述多个存储器单元中的一个是已选存储器单元；
每个所述存储器单元包括：
在所述衬底中的间隔开的源极区和漏极区，其中在所述衬底中的沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在与所述源极区相邻的所述沟道区的第一部分上方并且与所述第一部分绝缘，和
控制栅，所述控制栅设置在与所述漏极区相邻的所述沟道区的第二部分上方并且与所述第二部分绝缘；
每列所述存储器单元包括源极线，所述源极线将用于所述列存储器单元的所有所述源极区电连接在一起；
每列所述存储器单元包括位线，所述位线将用于所述列存储器单元的所有所述漏极区电连接在一起；并且
每行所述存储器单元包括控制栅极线，所述控制栅极线将用于所述行存储器单元的所有所述控制栅电连接在一起；
所述方法包括：
将正电压施加到电连接到所述已选存储器单元的所述控制栅的所述控制栅极线中的一者，并且将地电压施加到所有其他所述控制栅极线；
将地电压施加到电连接到所述已选存储器单元的所述源极区的所述源极线中的一者，并且将正电压施加到所有其他所述源极线；以及
将地电压施加到所有所述位线。
13.根据权利要求12所述的方法，其中施加到所述一条控制栅极线的所述正电压大于施加到其他所述源极线的所述正电压。
14.根据权利要求12所述的方法，其中施加到所述一条控制栅极线的所述正电压至少比施加到其他所述源极线的所述正电压大两倍。
15.一种擦除存储器设备的已选存储器单元的方法，其中所述存储器设备包括：
半导体材料衬底；
多个存储器单元，所述多个存储器单元形成在所述衬底上并且以行和列的阵列布置，其中所述多个存储器单元中的一个是已选存储器单元；
每个所述存储器单元包括：
在所述衬底中的间隔开的源极区和漏极区，其中在所述衬底中的沟道区在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅设置在与所述源极区相邻的所述沟道区的第一部分上方并且与所述第一部分绝缘，
控制栅，所述控制栅设置在所述浮栅上方并且与所述浮栅绝缘，
选择栅，所述选择栅设置在与所述漏极区相邻的所述沟道区的第二部分上方并且与所述第二部分绝缘，和
擦除栅，所述擦除栅设置在所述源极区上方并且与所述源极区绝缘；
每行所述存储器单元包括源极线，所述源极线将用于所述行存储器单元的所有所述源极区电连接在一起；
每列所述存储器单元包括位线，所述位线将用于所述列存储器单元的所有所述漏极区电连接在一起；
每行所述存储器单元包括控制栅极线，所述控制栅极线将用于所述行存储器单元的所有所述控制栅电连接在一起；
每行所述存储器单元包括选择栅极线，所述选择栅极线将用于所述行存储器单元的所有所述选择栅电连接在一起；并且
每列所述存储器单元包括擦除栅极线，所述擦除栅极线将用于所述列存储器单元的所有所述擦除栅电连接在一起；
所述方法包括：
将地电压施加到电连接到所述已选存储器单元的所述控制栅的所述控制栅极线中的一者，并且将正电压施加到所有其他所述控制栅极线；
将地电压施加到所有所述源极线；
将地电压施加到所有所述位线；
将地电压施加到所有所述选择栅极线；以及
将正电压施加到电连接到所述已选存储器单元的所述擦除栅的所述擦除栅极线中的一者，并且将地电压施加到所有其他所述擦除栅极线。
16.根据权利要求15所述的方法，其中施加到所述擦除栅极线中的一者的所述正电压大于施加到其他所述控制栅极线的所述正电压。
17.根据权利要求15所述的方法，其中施加到所述擦除栅极线中的一者的所述正电压至少比施加到其他所述控制栅极线的所述正电压大两倍。
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GR01 Patent grant
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