KR20190003781A - 개별 메모리 셀 판독, 프로그래밍 및 소거를 갖는 플래시 메모리 어레이 - Google Patents

개별 메모리 셀 판독, 프로그래밍 및 소거를 갖는 플래시 메모리 어레이 Download PDF

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파누드 메릭흐 바야트
드미트리 스트루코브
난 두
히예우 반 트란
비핀 티와리
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실리콘 스토리지 테크놀로지 인크
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Abstract

개별 메모리 셀 판독, 기록 및 소거를 제공하는 메모리 디바이스. 로우들 및 컬럼들로 배열되는 메모리 셀들의 어레이에서, 메모리 셀들의 각각의 컬럼은 컬럼 비트 라인, 짝수 로우 셀들을 위한 제1 컬럼 제어 게이트 라인, 및 홀수 로우 셀들을 위한 제2 컬럼 제어 게이트 라인을 포함한다. 메모리 셀들의 각각의 로우는 로우 소스 라인을 포함한다. 다른 실시예에서, 메모리 셀들의 각각의 컬럼은 컬럼 비트 라인 및 컬럼 소스 라인을 포함한다. 메모리 셀들의 각각의 로우는 로우 제어 게이트 라인을 포함한다. 또 다른 실시예에서, 메모리 셀들의 각각의 컬럼은 컬럼 비트 라인 및 컬럼 소거 게이트 라인을 포함한다. 메모리 셀들의 각각의 로우는 로우 소스 라인, 로우 제어 게이트 라인, 및 로우 선택 게이트 라인을 포함한다.

Description

개별 메모리 셀 판독, 프로그래밍 및 소거를 갖는 플래시 메모리 어레이
관련 출원
본 출원은 2016년 5월 17일자로 출원된 미국 가출원 제62/337,751호 및 2016년 12월9 일자로 출원된 미국 특허 출원 제15/374,588호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 어레이들에 관한 것이다.
분리형 게이트 비휘발성 메모리 셀들, 및 그러한 셀들의 어레이들은 공지되어 있다. 예를 들어, 미국 특허 제5,029,130호("'130 특허")는 분리형 게이트 비휘발성 메모리 셀들의 어레이를 개시하고, 이는 모든 목적을 위해 참고로 본 명세서에 포함된다. 메모리 셀이 도 1에 도시되어 있다. 각각의 메모리 셀(10)은 반도체 기판(12) 내에 형성되고 채널 영역(18)이 사이에 있는 소스 및 드레인 영역들(14/16)을 포함한다. 플로팅 게이트(20)가 채널 영역(18)의 제1 부분 위에 형성되고 그로부터 절연되고(그리고 그의 전도성을 제어함), 드레인 영역(16)의 일부분 위에 형성된다. 제어 게이트(22)는, 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연되는(그리고 그의 전도성을 제어하는) 제1 부분(22a), 및 플로팅 게이트(20) 위로 그리고 그 위에서 연장되는 제2 부분(22b)을 갖는다. 플로팅 게이트(20) 및 제어 게이트(22)는 게이트 산화물(26)에 의해 기판(12)으로부터 절연된다.
메모리 셀은, 제어 게이트(22) 상에 높은 포지티브 전압을 인가함으로써 (전자들이 플로팅 게이트로부터 제거되는 곳에서) 소거되는데, 이는 플로팅 게이트(20) 상의 전자들이 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통해 플로팅 게이트(20)로부터 중간 절연부(24)를 관통하여 제어 게이트(22)로 터널링하게 한다.
메모리 셀은 제어 게이트(22) 상에 포지티브 전압을 인가하고, 그리고 드레인(16) 상에 포지티브 전압을 인가함으로써 (전자들이 플로팅 게이트 상에 배치되는 곳에서) 프로그래밍된다. 전자 전류가 소스(14)로부터 드레인(16)을 향해 흐를 것이다. 전자들은 제어 게이트(22)와 플로팅 게이트(20) 사이의 갭(gap)에 도달할 때 가속되고 가열될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전기적 인력으로 인해 게이트 산화물(26)을 통해 플로팅 게이트(20) 상으로 주입될 것이다.
메모리 셀은 드레인(16) 및 제어 게이트(22) 상에 포지티브 판독 전압들을 인가함으로써(이는 제어 게이트 아래의 채널 영역을 턴 온시킴) 판독된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되고 드레인(16)에 포지티브로 커플링됨), 플로팅 게이트(20) 아래의 채널 영역의 일부분이 또한 턴 온되고, 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그래밍됨), 플로팅 게이트(20) 아래의 채널 영역의 일부분은 대부분 또는 전체적으로 턴 오프되고, 전류가 채널 영역(18)을 가로질러 흐르지 않을 (또는 흐름이 거의 없을) 것이며, 이는 프로그래밍 또는 "0" 상태로 감지된다.
메모리 어레이의 아키텍처가 도 2에 도시되어 있다. 메모리 셀들(10)은 로우(row)들 및 컬럼(column)들로 배열된다. 각각의 컬럼에서, 메모리 셀들은 미러 방식으로 엔드-투-엔드(end to end)로 배열되어, 그들이 메모리 셀들의 쌍들로서 형성되게 하는데, 각각은 공통 소스 영역(14)(S)을 공유하고, 메모리 셀 쌍들의 각각의 인접한 세트는 공통 드레인 영역(16)(D)을 공유한다. 메모리 셀들의 임의의 주어진 로우에 대한 모든 소스 영역들(14)은 소스 라인(14a)에 의해 함께 전기적으로 접속된다. 메모리 셀들의 임의의 주어진 컬럼에 대한 모든 드레인 영역들(16)은 비트 라인(16a)에 의해 함께 전기적으로 접속된다. 메모리 셀들의 임의의 주어진 로우에 대한 모든 제어 게이트들(22)은 제어 게이트 라인(22a)에 의해 함께 전기적으로 접속된다. 따라서, 메모리 셀들이 개별적으로 프로그래밍 및 판독될 수 있지만, 메모리 셀 소거는 로우별로 수행된다(메모리 셀들의 각각의 로우는 제어 게이트 라인(22a) 상에 고전압을 인가함으로써 함께 소거된다). 특정 메모리 셀이 소거되는 경우, 동일한 로우에서의 모든 메모리 셀들도 또한 소거되어야 한다.
통상의 기술자는 소스 및 드레인이 교체가능할 수 있음을 이해하는데, 여기서 플로팅 게이트는 도 3에 도시된 바와 같이 드레인 대신에 부분적으로 소스 위에 연장될 수 있다. 도 4는 메모리 셀들(10), 소스 라인들(14a), 비트 라인들(16a), 및 제어 게이트 라인들(22a)을 포함하는 대응하는 메모리 셀 아키텍처를 가장 잘 도시한다. 도면으로부터 명백한 바와 같이, 동일한 로우의 메모리 셀들(10)은 동일한 소스 라인(14a) 및 동일한 제어 게이트 라인(22a)을 공유하는 한편, 동일한 컬럼의 모든 셀들의 드레인들은 동일한 비트 라인(16a)에 전기적으로 접속된다. 어레이 설계는 디지털 애플리케이션에 대해 최적화되고, 예컨대, 선택된 제어 게이트 라인(22a) 및 소스 라인(14a)에 각각 1.6 V 및 7.6 V를 인가하고 선택된 비트 라인(16a)을 접지시킴으로써, 선택된 셀들의 개별 프로그래밍을 허용한다. 동일한 쌍의 선택되지 않은 메모리 셀을 교란시키는 것은 선택되지 않은 비트 라인들(16a) 상에 2 볼트보다 큰 전압을 인가하고 나머지 라인들을 접지시킴으로써 회피된다. 메모리 셀들(10)은 개별적으로 소거될 수 없는데, 이는 소거의 원인이 되는 프로세스(플로팅 게이트(20)로부터 제어 게이트(22)로의 전자들의 파울러-노드하임 터널링)가 드레인 전압(즉, 동일한 소스 라인(14a)을 공유하는 로우 방향으로의 2개의 인접한 셀들에 대해 상이할 수 있는 유일한 전압)에 의해서만 약하게 영향을 받기 때문이다.
2개보다 많은 게이트들을 갖는 분리형 게이트 메모리 셀들이 또한 공지되어 있다. 예를 들어, 소스 영역(14), 드레인 영역(16), 채널 영역(18)의 제1 부분 위의 플로팅 게이트(20), 채널 영역(18)의 제2 부분 위의 선택 게이트(28), 플로팅 게이트(20) 위의 제어 게이트(22), 및 소스 영역(14) 위의 소거 게이트(30)를 갖는 메모리 셀들이 도 5에 도시된 바와 같이 공지되어 있다. 프로그래밍은 채널 영역(18)으로부터의 가열된 전자들이 플로팅 게이트(20) 상으로 자신을 주입하는 것에 의해 나타난다. 소거는 전자들이 플로팅 게이트(20)로부터 소거 게이트(30)로 터널링하는 것에 의해 나타난다.
4-게이트 메모리 셀 어레이에 대한 아키텍처는 도 6에 도시된 바와 같이 구성될 수 있다. 본 실시예에서, 각각의 수평 선택 게이트 라인(28a)은 그 로우의 메모리 셀들에 대한 모든 선택 게이트들(28)을 함께 전기적으로 접속시킨다. 각각의 수평 제어 게이트 라인(22a)은 메모리 셀들의 그 로우에 대한 모든 제어 게이트들(22)을 함께 전기적으로 접속시킨다. 각각의 수평 소스 라인(14a)은 소스 영역들(14)을 공유하는 메모리 셀들의 2개의 로우들에 대한 모든 소스 영역들(14)을 함께 전기적으로 접속시킨다. 각각의 비트 라인(16a)은 메모리 셀들의 그 컬럼에 대한 모든 드레인 영역들(16)을 함께 전기적으로 접속시킨다. 각각의 소거 게이트 라인(30a)은 소거 게이트(30)를 공유하는 메모리 셀들의 2개의 로우들에 대한 모든 소거 게이트들(30)을 함께 전기적으로 접속시킨다. 이전의 아키텍처에서와 같이, 개별 메모리 셀들은 독립적으로 프로그래밍 및 판독될 수 있다. 그러나, 셀들을 개별적으로 소거하는 방법은 없다. 소거 게이트 라인(30a) 상에 높은 포지티브 전압을 인가함으로써 소거가 수행되는데, 이는 동일한 소거 게이트 라인(30a)을 공유하는 메모리 셀들의 양쪽 로우들의 동시 소거를 초래한다. 예시적인 동작 전압들은 아래의 표 1의 것들을 포함할 수 있다(본 실시예에서, 선택 게이트 라인들(28a)은 워드 라인들(WL)로 지칭될 수 있다):
[표 1]
Figure pct00001
최근에, 진정한 단일 비트 동작(true single bit operation)을 요구하는 분리형 게이트 비휘발성 메모리 셀들에 대한 새로운 애플리케이션들이 개발되었다(즉, 각각의 메모리 셀은 인접한 메모리 셀들의 프로그래밍 상태로부터 어떠한 간섭도 없이 또는 그 상태를 교란하지 않고서 개별적으로 프로그래밍, 판독, 및 소거될 수 있다). 따라서, 독립적으로 프로그래밍, 판독 및 소거될 수 있는 분리형 게이트 비휘발성 메모리 셀들의 어레이가 필요하다.
전술된 문제들 및 필요성들은 메모리 디바이스에 의해 처리되는데, 상기 메모리 디바이스는 반도체 재료의 기판, 및 상기 기판 상에 형성되고 로우들 및 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들의 로우들은 교번하는 짝수 및 홀수 번호의 로우들로 배열된다. 상기 메모리 셀들의 각각은 상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 이들 사이에서 연장됨 -, 상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및 상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제어 게이트를 포함한다. 상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함한다. 상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함한다. 상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 홀수 번호의 로우들에 있는 상기 메모리 셀들의 컬럼에서의 메모리 셀들의 모든 제어 게이트들을 함께 전기적으로 접속시키는 제1 제어 게이트 라인을 포함한다. 상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 짝수 번호의 로우들에 있는 상기 메모리 셀들의 컬럼에서의 메모리 셀들의 모든 제어 게이트들을 함께 전기적으로 접속시키는 제2 제어 게이트 라인을 포함한다.
전술된 메모리 디바이스를 소거하는 방법은 상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된, 상기 제1 또는 제2 제어 게이트 라인들 중 하나의 제어 게이트 라인에 포지티브 전압을 인가하고, 그리고 상기 제1 및 제2 제어 게이트 라인들 중 모든 다른 제어 게이트 라인들에 접지 전압을 인가하는 단계, 상기 선택된 메모리 셀의 소스 영역에 전기적으로 접속된, 상기 소스 라인들 중 하나의 소스 라인에 접지 전압을 인가하고, 그리고 상기 소스 라인들 중 모든 다른 소스 라인들에 포지티브 전압을 인가하는 단계, 및 상기 비트 라인들 모두에 접지 전압을 인가하는 단계를 포함한다.
메모리 디바이스는 반도체 재료의 기판, 및 상기 기판 상에 형성되고 로우들 및 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함한다. 상기 메모리 셀들의 각각은 상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 이들 사이에서 연장됨 -, 상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및 상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제어 게이트를 포함한다. 상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함한다. 상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함한다. 상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 제어 게이트들을 함께 전기적으로 접속시키는 제어 게이트 라인을 포함한다.
전술된 메모리 디바이스를 소거하는 방법은 상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된, 상기 제어 게이트 라인들 중 하나의 제어 게이트 라인에 포지티브 전압을 인가하고, 그리고 상기 제어 게이트 라인들 중 모든 다른 제어 게이트 라인들에 접지 전압을 인가하는 단계, 상기 선택된 메모리 셀의 소스 영역에 전기적으로 접속된 상기 소스 라인들 중 하나의 소스 라인에 접지 전압을 인가하고, 그리고 상기 소스 라인들 중 모든 다른 소스 라인들에 포지티브 전압을 인가하는 단계, 및 상기 비트 라인들 모두에 접지 전압을 인가하는 단계를 포함한다.
메모리 디바이스는 반도체 재료의 기판, 및 상기 기판 상에 형성되고 로우들 및 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함한다. 상기 메모리 셀들의 각각은 상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 이들 사이에서 연장됨 -, 상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트, 상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함한다. 상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함한다. 상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함한다. 상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 제어 게이트들을 함께 전기적으로 접속시키는 제어 게이트 라인을 포함한다. 상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 선택 게이트들을 함께 전기적으로 접속시키는 선택 게이트 라인을 포함한다. 상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 소거 게이트들을 함께 전기적으로 접속시키는 소거 게이트 라인을 포함한다.
전술된 메모리 디바이스를 소거하는 방법은 상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된, 상기 제어 게이트 라인들 중 하나의 제어 게이트 라인에 접지 전압을 인가하고, 그리고 상기 제어 게이트 라인들 중 모든 다른 제어 게이트 라인들에 포지티브 전압을 인가하는 단계, 상기 소스 라인들 모두에 접지 전압을 인가하는 단계, 상기 비트 라인들 모두에 접지 전압을 인가하는 단계, 상기 선택 게이트 라인들 모두에 접지 전압을 인가하는 단계, 및 상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된, 상기 소거 게이트 라인들 중 하나의 소거 게이트 라인에 포지티브 전압을 인가하고, 그리고 상기 소거 게이트 라인들 중 모든 다른 소거 게이트 라인들에 접지 전압을 인가하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 2-게이트 비휘발성 메모리 셀의 측단면도이다.
도 2는 도 1의 2-게이트 비휘발성 메모리 셀의 종래의 아키텍처의 개략도이다.
도 3은 종래의 2-게이트 비휘발성 메모리 셀들의 쌍의 측단면도이다.
도 4는 도 3의 2-게이트 비휘발성 메모리 셀들의 종래의 아키텍처의 개략도이다.
도 5는 종래의 4-게이트 비휘발성 메모리 셀의 측단면도이다.
도 6은 도 5의 4-게이트 비휘발성 메모리 셀의 종래의 아키텍처의 개략도이다.
도 7은 본 발명의 2-게이트 비휘발성 메모리 셀 아키텍처의 개략도이다.
도 8은 본 발명의 2-게이트 비휘발성 메모리 셀 아키텍처의 대안 실시예의 개략도이다.
도 9는 본 발명의 4-게이트 비휘발성 메모리 셀 아키텍처의 개략도이다.
본 발명은 단일 메모리 셀들의 고유한 (랜덤 순서의) 프로그래밍, 판독 및 소거(즉, 진정한 단일 비트 동작)를 제공하는 분리형 게이트 비휘발성 메모리 셀들의 어레이들에 대한 새로운 아키텍처 구성들을 포함한다.
도 1 및 도 3의 2-게이트 셀의 경우, 진정한 단일 비트 동작을 제공하는 메모리 셀 어레이 아키텍처가 도 7에 도시되어 있다. 도 7의 2-게이트 단일 비트 동작 아키텍처와, 도 2 및 도 4에 대해 위에서 논의된 종래의 2-게이트 아키텍처 사이의 주요 차이점은, 수평 제어 게이트 라인들(22a)(메모리 셀들의 각각의 로우에 대해 하나씩)이 수직 제어 게이트 라인들(22b, 22c)(즉, 메모리 셀들의 각각의 컬럼에 대한 2개의 제어 게이트 라인들)로 대체되었다는 것이다. 구체적으로, 메모리 셀들의 각각의 컬럼은 2개의 제어 게이트 라인들, 즉 홀수 로우 메모리 셀들(즉, 홀수인 로우 1, 로우 3, 로우 5 등의 그러한 메모리 셀들)의 모든 제어 게이트들(22)을 함께 전기적으로 접속시키는 제1 제어 게이트 라인(22b), 및 짝수 로우 메모리 셀들(즉, 짝수인 로우 2, 로우 4, 로우 6 등의 그러한 메모리 셀들)의 모든 제어 게이트들(22)을 함께 전기적으로 접속시키는 제2 제어 게이트 라인(22c)을 포함한다. 이러한 방식으로 제어 게이트 라인들을 재배향함으로써, 어레이의 어떠한 메모리 셀도 인접한 메모리 셀들의 메모리 상태에 악영향을 주지 않으면서 개별적으로 프로그래밍, 소거 및 판독될 수 있다. 임의의 주어진 타깃 메모리 셀을 소거, 프로그래밍 또는 판독하기 위한 예시적인 (비제한적인) 동작 전압들이 하기 표 2에 나타나 있다:
[표 2]
Figure pct00002
수치적 (비제한적인) 예가 하기 표 3에 나타나 있다:
[표 3]
Figure pct00003
소거 동안, 선택된 셀만이 접지에 있는 그의 소스 영역(14)과 조합하여 그의 제어 게이트(22) 상에 고전압을 가져서, 전자들이 플로팅 게이트(20)로부터 터널링될 것이다. 제어 게이트들(22)에 인가되는 고전압을 갖는 동일한 컬럼에 있는 임의의 선택되지 않은 셀들은 또한 플로팅 게이트로부터의 전자들의 임의의 터널링을 억제하기에 충분히 높은, 그들의 소스 영역들(14)에 인가되는 금지 전압을 가질 것이다(즉, 전자들은 2개의 반대 방향들에서 포지티브 전압들을 볼 것이다).
도 8은 2-게이트 단일 비트 동작 아키텍처의 대안 실시예를 도시한다. 도 8의 2-게이트 단일 비트 동작 아키텍처와, 도 2 및 도 4에 대해 위에서 논의된 종래의 2-게이트 아키텍처 사이의 주요 차이점은, 수평 소스 라인들(14a)(각각의 로우에 대해 하나씩)이 수직 소스 라인들(14b)(각각의 컬럼에 대해 하나씩)로 대체되었다는 것이다. 구체적으로, 메모리 셀들의 각각의 컬럼은 그 컬럼에 있는 모든 메모리 셀들(10)에 대한 모든 소스 영역들(14)을 함께 전기적으로 접속시키는 소스 라인(14b)을 포함한다. 이러한 방식으로 소스 라인들을 재배향함으로써, 어레이의 어떠한 메모리 셀도 인접한 메모리 셀들의 메모리 상태에 악영향을 주지 않으면서 개별적으로 프로그래밍, 소거 및 판독될 수 있다. 표 2의 작동 값들이 본 실시예에 동일하게 적용된다.
도 9는 도 6의 메모리 셀에 대한 4-게이트 단일 비트 동작 아키텍처를 도시한다. 도 9의 4-게이트 단일 비트 동작 아키텍처와, 도 6에 대해 위에서 논의된 종래의 4-게이트 아키텍처 사이의 주요 차이점은, 수평 소거 게이트 라인들(30a)(메모리 셀 쌍들의 각각의 쌍에 대해 하나씩)이 수직 소거 게이트 라인들(30b)로 대체되었다는 것이다. 구체적으로, 메모리 셀들의 각각의 컬럼은 메모리 셀들의 컬럼에 대한 모든 소거 게이트들(30)을 함께 전기적으로 접속시키는 소거 게이트 라인(30b)을 포함한다. 이러한 방식으로 소거 게이트 라인들을 재배향함으로써, 어레이의 어떠한 메모리 셀도 개별적으로 프로그래밍, 소거 및 판독될 수 있다. 임의의 주어진 타깃 메모리 셀을 소거, 프로그래밍 또는 판독하기 위한 예시적인 동작 전압들이 하기 표 4에 나타나 있다:
[표 4]
Figure pct00004
수치적 (비제한적인) 예가 하기 표 5에 나타나 있다:
[표 5]
Figure pct00005
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (21)

  1. 메모리 디바이스로서,
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 로우(row)들 및 컬럼(column)들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들의 로우들은 교번하는 짝수 및 홀수 번호의 로우들로 배열되고;
    상기 메모리 셀들의 각각은
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 이들 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제어 게이트를 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 홀수 번호의 로우들에 있는 상기 메모리 셀들의 컬럼에서의 메모리 셀들의 모든 제어 게이트들을 함께 전기적으로 접속시키는 제1 제어 게이트 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 짝수 번호의 로우들에 있는 상기 메모리 셀들의 컬럼에서의 메모리 셀들의 모든 제어 게이트들을 함께 전기적으로 접속시키는 제2 제어 게이트 라인을 포함하는, 메모리 디바이스.
  2. 청구항 1에 있어서,
    상기 메모리 셀들의 각각에 대해, 상기 플로팅 게이트는 상기 소스 영역의 일부분 위에서 연장되면서 그로부터 절연되는, 메모리 디바이스.
  3. 청구항 1에 있어서,
    상기 메모리 셀들은 상기 메모리 셀들의 쌍들로 배열되고;
    상기 메모리 셀들의 쌍들의 각각은 상기 소스 영역들 중 하나와 상기 소스 라인들 중 하나를 공유하는, 메모리 디바이스.
  4. 청구항 1에 있어서,
    상기 메모리 셀들의 각각에 대해, 상기 제어 게이트는 상기 플로팅 게이트에 측방향으로 인접한 제1 부분 및 상기 플로팅 게이트 위로 그리고 그 위에서 연장되는 제2 부분을 포함하는, 메모리 디바이스.
  5. 메모리 디바이스로서,
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 로우들 및 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고;
    상기 메모리 셀들의 각각은,
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 이들 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제어 게이트를 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 제어 게이트들을 함께 전기적으로 접속시키는 제어 게이트 라인을 포함하는, 메모리 디바이스.
  6. 청구항 5에 있어서,
    상기 메모리 셀들의 각각에 대해, 상기 플로팅 게이트는 상기 소스 영역의 일부분 위에서 연장되면서 그로부터 절연되는, 메모리 디바이스.
  7. 청구항 5에 있어서,
    상기 메모리 셀들은 상기 메모리 셀들의 쌍들로 배열되고;
    상기 메모리 셀들의 쌍들의 각각은 상기 소스 영역들 중 하나와 상기 소스 라인들 중 하나를 공유하는, 메모리 디바이스.
  8. 청구항 5에 있어서,
    상기 메모리 셀들의 각각에 대해, 상기 제어 게이트는 상기 플로팅 게이트에 측방향으로 인접한 제1 부분 및 상기 플로팅 게이트 위로 그리고 그 위에서 연장되는 제2 부분을 포함하는, 메모리 디바이스.
  9. 메모리 디바이스로서,
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 로우들 및 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고;
    상기 메모리 셀들의 각각은
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 이들 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
    상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트,
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및
    상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 제어 게이트들을 함께 전기적으로 접속시키는 제어 게이트 라인을 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 선택 게이트들을 함께 전기적으로 접속시키는 선택 게이트 라인을 포함하고; 그리고
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 소거 게이트들을 함께 전기적으로 접속시키는 소거 게이트 라인을 포함하는, 메모리 디바이스.
  10. 청구항 9에 있어서,
    상기 메모리 셀들의 각각에 대해, 상기 플로팅 게이트는 상기 소스 영역의 일부분 위에서 연장되면서 그로부터 절연되는, 메모리 디바이스.
  11. 청구항 9에 있어서,
    상기 메모리 셀들은 상기 메모리 셀들의 쌍들로 배열되고;
    상기 메모리 셀들의 쌍들의 각각은 상기 소스 영역들 중 하나와 상기 소스 라인들 중 하나를 공유하는, 메모리 디바이스.
  12. 청구항 11에 있어서,
    상기 메모리 셀들의 쌍들의 각각은 상기 소거 게이트들 중 하나 및 상기 소거 게이트 라인들 중 하나를 공유하는, 메모리 디바이스.
  13. 메모리 디바이스의 선택된 메모리 셀을 소거하는 방법으로서, 상기 메모리 디바이스는
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 로우들 및 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들의 로우들은 교번하는 짝수 및 홀수 번호의 로우들로 배열되고, 상기 복수의 메모리 셀들 중 하나가 선택된 메모리 셀이고;
    상기 메모리 셀들의 각각은
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 이들 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제어 게이트를 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 홀수 번호의 로우들에 있는 상기 메모리 셀들의 컬럼에서의 메모리 셀들의 모든 제어 게이트들을 함께 전기적으로 접속시키는 제1 제어 게이트 라인을 포함하고; 그리고
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 짝수 번호의 로우들에 있는 상기 메모리 셀들의 컬럼에서의 메모리 셀들의 모든 제어 게이트들을 함께 전기적으로 접속시키는 제2 제어 게이트 라인을 포함하고,
    상기 방법은,
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된, 상기 제1 또는 제2 제어 게이트 라인들 중 하나의 제어 게이트 라인에 포지티브 전압을 인가하고, 그리고 상기 제1 및 제2 제어 게이트 라인들 중 모든 다른 제어 게이트 라인들에 접지 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 소스 영역에 전기적으로 접속된, 상기 소스 라인들 중 하나의 소스 라인에 접지 전압을 인가하고, 그리고 상기 소스 라인들 중 모든 다른 소스 라인들에 포지티브 전압을 인가하는 단계; 및
    상기 비트 라인들 모두에 접지 전압을 인가하는 단계를 포함하는, 방법.
  14. 청구항 13에 있어서,
    상기 제1 또는 제2 제어 게이트 라인들 중 상기 하나의 제어 게이트 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중 상기 다른 소스 라인들에 인가되는 상기 포지티브 전압보다 큰, 방법.
  15. 청구항 13에 있어서,
    상기 제1 또는 제2 제어 게이트 라인들 중 상기 하나의 제어 게이트 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중 상기 다른 소스 라인들에 인가되는 상기 포지티브 전압의 적어도 2배인, 방법.
  16. 메모리 디바이스의 선택된 메모리 셀을 소거하는 방법으로서, 상기 메모리 디바이스는
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 로우들 및 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 중 하나가 선택된 메모리 셀이고;
    상기 메모리 셀들의 각각은
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 이들 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제어 게이트를 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 제어 게이트들을 함께 전기적으로 접속시키는 제어 게이트 라인을 포함하고;
    상기 방법은,
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된, 상기 제어 게이트 라인들 중 하나의 제어 게이트 라인에 포지티브 전압을 인가하고, 그리고 상기 제어 게이트 라인들 중 모든 다른 제어 게이트 라인들에 접지 전압을 인가하는 단계;
    상기 선택된 메모리 셀의 소스 영역에 전기적으로 접속된, 상기 소스 라인들 중 하나의 소스 라인에 접지 전압을 인가하고, 그리고 상기 소스 라인들 중 모든 다른 소스 라인들에 포지티브 전압을 인가하는 단계; 및
    상기 비트 라인들 모두에 접지 전압을 인가하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서,
    상기 하나의 제어 게이트 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중 상기 다른 소스 라인들에 인가되는 상기 포지티브 전압보다 큰, 방법.
  18. 청구항 16에 있어서,
    상기 하나의 제어 게이트 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중 상기 다른 소스 라인들에 인가되는 상기 포지티브 전압의 적어도 2배인, 방법.
  19. 메모리 디바이스의 선택된 메모리 셀을 소거하는 방법으로서, 상기 메모리 디바이스는,
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 로우들 및 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고, 상기 복수의 메모리 셀들 중 하나가 선택된 메모리 셀이고;
    상기 메모리 셀들의 각각은,
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 이들 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
    상기 플로팅 게이트 위에 배치되면서 그로부터 절연되는 제어 게이트,
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및
    상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 제어 게이트들을 함께 전기적으로 접속시키는 제어 게이트 라인을 포함하고;
    상기 메모리 셀들의 로우들의 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 선택 게이트들을 함께 전기적으로 접속시키는 선택 게이트 라인을 포함하고;
    상기 메모리 셀들의 컬럼들의 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 소거 게이트들을 함께 전기적으로 접속시키는 소거 게이트 라인을 포함하고,
    상기 방법은,
    상기 선택된 메모리 셀의 제어 게이트에 전기적으로 접속된, 상기 제어 게이트 라인들 중 하나의 제어 게이트 라인에 접지 전압을 인가하고, 그리고 상기 제어 게이트 라인들 중 모든 다른 제어 게이트 라인들에 포지티브 전압을 인가하는 단계;
    상기 소스 라인들 모두에 접지 전압을 인가하는 단계;
    상기 비트 라인들 모두에 접지 전압을 인가하는 단계;
    상기 선택 게이트 라인들 모두에 접지 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀의 소거 게이트에 전기적으로 접속된, 상기 소거 게이트 라인들 중 하나의 소거 게이트 라인에 포지티브 전압을 인가하고, 그리고 상기 소거 게이트 라인들 중 모든 다른 소거 게이트 라인들에 접지 전압을 인가하는 단계를 포함하는, 방법.
  20. 청구항 19에 있어서,
    상기 소거 게이트 라인들 중 상기 하나의 소거 게이트 라인에 인가되는 상기 포지티브 전압은 상기 제어 게이트 라인들 중 상기 다른 제어 게이트 라인들에 인가되는 상기 포지티브 전압보다 큰, 방법.
  21. 청구항 19에 있어서,
    상기 소거 게이트 라인들 중 상기 하나의 소거 게이트 라인에 인가되는 상기 포지티브 전압은 상기 제어 게이트 라인들 중 상기 다른 제어 게이트 라인들에 인가되는 상기 포지티브 전압의 적어도 2배인, 방법.
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