KR102384654B1 - 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이 - Google Patents

개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이 Download PDF

Info

Publication number
KR102384654B1
KR102384654B1 KR1020217019689A KR20217019689A KR102384654B1 KR 102384654 B1 KR102384654 B1 KR 102384654B1 KR 1020217019689 A KR1020217019689 A KR 1020217019689A KR 20217019689 A KR20217019689 A KR 20217019689A KR 102384654 B1 KR102384654 B1 KR 102384654B1
Authority
KR
South Korea
Prior art keywords
memory cells
source
program
lines
columns
Prior art date
Application number
KR1020217019689A
Other languages
English (en)
Other versions
KR20210080631A (ko
Inventor
히예우 반 트란
비핀 티와리
난 두
Original Assignee
실리콘 스토리지 테크놀로지 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 스토리지 테크놀로지 인크 filed Critical 실리콘 스토리지 테크놀로지 인크
Publication of KR20210080631A publication Critical patent/KR20210080631A/ko
Application granted granted Critical
Publication of KR102384654B1 publication Critical patent/KR102384654B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 재료의 기판, 및 기판 상에 형성되고 로우들과 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하는 메모리 디바이스, 및 이를 소거하는 방법이 개시된다. 메모리 셀들 각각은, 기판의 이격된 소스 및 드레인 영역 - 기판의 채널 영역이 소스 영역과 드레인 영역 사이에서 연장됨 -, 소스 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 드레인 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함한다. 프로그래밍-소거 게이트 라인들은 단독으로, 또는 선택 게이트 라인들 또는 소스 라인들과 조합하여, 컬럼 방향으로 배열되어, 각각의 메모리 셀이 개별적으로 프로그래밍, 판독, 및 소거될 수 있게 한다.

Description

개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이{ARRAY OF THREE-GATE FLASH MEMORY CELLS WITH INDIVIDUAL MEMORY CELL READ, PROGRAM AND ERASE}
관련 출원
본 출원은 2016년 5월 17일자로 출원되고 본 명세서에 참고로 포함된 미국 가출원 제62/337,582호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 어레이들에 관한 것이다.
3개의 전도성 게이트들을 갖는 분리형 게이트 비휘발성 메모리 셀들 및 그러한 셀들의 어레이들은 알려져 있다. 예를 들어, 미국 특허 제7,315,056호("'056호 특허")는 분리형 게이트 비휘발성 메모리 셀들의 어레이를 개시하고 있고, 모든 목적을 위해 본 명세서에 참고로 포함된다. 메모리 셀이 도 1에 도시되어 있다. 각각의 메모리 셀(10)은 반도체 기판(12)에 형성되고, 사이에 채널 영역(18)이 있는 소스 및 드레인 영역들(14/16)을 포함한다. 플로팅 게이트(20)가 채널 영역(18)의 제1 부분 위에 그리고 소스 영역(14)의 일부분 위에 형성되면서 그로부터 절연된다(그리고, 그의 전도도를 제어한다). 선택(워드 라인) 게이트(28)가 채널 영역(18)의 제2 부분 위에 배치되면서 그로부터 절연되는 (그리고 그의 전도도를 제어하는) 제1 부분(28a), 및 플로팅 게이트(20) 위로 그리고 그 위에서 연장되는 제2 부분(28b)을 갖는다. 프로그래밍/소거 게이트(30)는, 소스 영역(14) 위에 배치되고 플로팅 게이트(20)에 횡방향으로 인접한 제1 부분, 및 플로팅 게이트(20) 위로 그리고 그 위에서 연장되는 제2 부분(30b)을 갖는다.
메모리 셀은 PE 게이트(30) 상에 높은 포지티브 전압을 인가함으로써 (전자들이 플로팅 게이트로부터 제거되는 곳에서) 소거되는데, 이는 플로팅 게이트(20) 상의 전자들이 파울러-노드하임(Fowler-Nordheim) 터널링을 통해서 플로팅 게이트(20)로부터 중간 절연부를 관통하여 PE 게이트(30)로 터널링하게 한다.
메모리 셀은 선택 게이트(28) 상에 포지티브 전압을 인가하고, 소스(14) 상에 포지티브 전압을 인가하며, 그리고 PE 게이트(30) 상에 포지티브 전압을 인가함으로써 (전자들이 플로팅 게이트 상에 배치되는 곳에서) 프로그래밍된다. 전자 전류는 드레인(16)으로부터 소스(14)를 향하여 흐를 것이다. 전자들은 가속화될 것이고, 그들이 선택 게이트(28)와 플로팅 게이트(20) 사이의 갭에 도달할 때 가열될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전기적 인력으로 인해 게이트 산화물을 통해 플로팅 게이트(20) 상으로 주입될 것이다.
메모리 셀은 드레인(16) 및 선택 게이트(28) 상에 포지티브 판독 전압들을 인가함으로써(이는 선택 게이트 아래의 채널 영역을 턴온시킴), 판독된다. 플로팅 게이트(20)가 포지티브로 대전되는 경우(즉, 전자들이 소거되고 소스(14)에 포지티브로 커플링됨), 플로팅 게이트(20) 아래의 채널 영역의 부분이 마찬가지로 턴온되고, 전류는 채널 영역(18)을 가로질러서 흐를 것이며, 이는 소거된 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되는 경우(즉, 전자들로 프로그래밍됨), 플로팅 게이트(20) 아래의 채널 영역의 부분이 대개 또는 전체적으로 턴오프되고, 전류는 채널 영역(18)을 가로질러서 흐르지 않을 것이며(또는, 흐름이 거의 없을 것임), 이는 프로그래밍된 또는 "0" 상태로 감지된다.
예시적인 동작 전압들이 하기와 같을 수 있다:
[표 1]
Figure 112021073041293-pat00001
메모리 어레이의 아키텍처가 도 2에 도시되어 있다. 메모리 셀들(10)은 로우(row)들과 컬럼(column)들로 배열된다. 각각의 컬럼에서, 메모리 셀들은 미러 방식으로 엔드-투-엔드(end to end)로 배열되어 그들이 메모리 셀들의 쌍들로서 형성되게 하는데, 각각의 메모리 셀들은 공통 소스 영역(14)을 공유하고 메모리 셀 쌍들의 각각의 인접한 세트는 공통 드레인 영역(16)을 공유한다. 메모리 셀들의 임의의 주어진 로우에 대한 모든 소스 영역들(14)은 소스 라인(14a)에 의해 함께 전기적으로 접속된다. 메모리 셀들의 임의의 주어진 컬럼에 대한 모든 드레인 영역들(16)은 비트 라인(16a)에 의해 함께 전기적으로 접속된다. 메모리 셀들의 임의의 주어진 로우에 대한 모든 선택 게이트들(28)은 선택 게이트 라인(28a)에 의해 함께 전기적으로 접속된다. 메모리 셀들의 임의의 주어진 로우에 대한 모든 PE 게이트들(30)은 PE 게이트 라인(30a)에 의해 함께 전기적으로 접속된다. 따라서, 메모리 셀들이 개별적으로 프로그래밍 및 판독될 수 있지만, 메모리 셀 소거는 로우들의 쌍들에 의해 수행된다(PE 게이트들(30)을 공유하는 메모리 셀들의 로우들의 각각의 쌍은 PE 게이트 라인(30a) 상에서의 고전압의 인가에 의해 함께 소거됨). 특정 메모리 셀이 소거되는 경우, 2개의 로우들에 있는 모든 메모리 셀들이 또한 소거된다.
최근, 진정한 단일 비트 동작을 필요로 하는 분리형 게이트 비휘발성 메모리 셀들에 대한 새로운 응용물들이 개발되었다(즉, 각각의 메모리 셀은 인접한 메모리 셀들의 프로그래밍 상태로부터의 임의의 간섭 없이 또는 프로그래밍 상태를 교란시킴이 없이, 개별적으로 프로그래밍, 판독, 및 소거될 수 있음). 따라서, 독립적으로 프로그래밍, 판독, 및 소거될 수 있는 3개의 전도성 게이트들을 갖는 분리형 게이트 비휘발성 메모리 셀들의 어레이가 필요하다.
전술된 문제들 및 필요성들은 반도체 재료의 기판, 및 기판 상에 형성되고 로우들과 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하는 메모리 디바이스에 의해 해결된다. 메모리 셀들 각각은, 기판의 이격된 소스 및 드레인 영역 - 기판의 채널 영역이 소스 영역과 드레인 영역 사이에서 연장됨 -, 소스 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 드레인 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 모든 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 모든 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 메모리 셀들의 모든 선택 게이트들을 함께 전기적으로 접속시키는 선택 게이트 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 메모리 셀들의 모든 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함한다.
메모리 디바이스는 반도체 재료의 기판, 및 기판 상에 형성되고 로우들과 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함한다. 메모리 셀들 각각은, 기판의 이격된 소스 및 드레인 영역 - 기판의 채널 영역이 소스 영역과 드레인 영역 사이에서 연장됨 -, 소스 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 드레인 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 모든 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 모든 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 메모리 셀들의 모든 선택 게이트들을 함께 전기적으로 접속시키는 선택 게이트 라인을 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 메모리 셀들의 모든 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함한다.
메모리 디바이스는 반도체 재료의 기판, 및 기판 상에 형성되고 로우들과 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고, 메모리 셀들의 로우들은 짝수번 로우들과 홀수번 로우들로 교번하여 배열된다. 메모리 셀들 각각은, 기판의 이격된 소스 및 드레인 영역 - 기판의 채널 영역이 소스 영역과 드레인 영역 사이에서 연장됨 -, 소스 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 드레인 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 모든 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 모든 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 홀수번 로우들 또는 짝수번 로우들에 있는 메모리 셀들의 컬럼에 대한 메모리 셀들의 모든 선택 게이트들을 함께 전기적으로 접속시키는 제1 선택 게이트 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 메모리 셀들의 모든 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함한다.
반도체 재료의 기판, 및 기판 상에 형성되고 로우들과 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 갖는 메모리 디바이스의 선택된 메모리 셀을 소거하는 방법 - 복수의 메모리 셀들 중 하나의 메모리 셀은 선택된 메모리 셀임 -. 메모리 셀들 각각은, 기판의 이격된 소스 및 드레인 영역 - 기판의 채널 영역이 소스 영역과 드레인 영역 사이에서 연장됨 -, 소스 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 드레인 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 모든 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 모든 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 메모리 셀들의 모든 선택 게이트들을 함께 전기적으로 접속시키는 선택 게이트 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 메모리 셀들의 모든 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함한다. 본 방법은, 선택된 메모리 셀의 프로그래밍-소거 게이트에 전기적으로 접속되는 프로그래밍-소거 게이트 라인들 중 하나의 라인에 포지티브 전압을 인가하고, 그리고 프로그래밍-소거 게이트 라인들 중 모든 다른 라인들에 접지 전압을 인가하는 단계, 및 선택된 메모리 셀의 소스 영역에 전기적으로 접속되는 소스 라인들 중 하나의 라인에 접지 전압을 인가하고, 그리고 소스 라인들 중 모든 다른 라인들에 포지티브 전압을 인가하는 단계를 포함한다.
반도체 재료의 기판, 및 기판 상에 형성되고 로우들과 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 갖는 메모리 디바이스의 선택된 메모리 셀을 소거하는 방법 - 복수의 메모리 셀들 중 하나의 메모리 셀은 선택된 메모리 셀임 -. 메모리 셀들 각각은, 기판의 이격된 소스 및 드레인 영역 - 기판의 채널 영역이 소스 영역과 드레인 영역 사이에서 연장됨 -, 소스 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 드레인 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 모든 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 모든 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 메모리 셀들의 모든 선택 게이트들을 함께 전기적으로 접속시키는 선택 게이트 라인을 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 메모리 셀들의 모든 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함한다. 본 방법은, 선택된 메모리 셀의 프로그래밍-소거 게이트에 전기적으로 접속되는 프로그래밍-소거 게이트 라인들 중 하나의 라인에 포지티브 전압을 인가하고, 그리고 프로그래밍-소거 게이트 라인들 중 모든 다른 라인들에 접지 전압을 인가하는 단계, 및 선택된 메모리 셀의 소스 영역에 전기적으로 접속되는 소스 라인들 중 하나의 라인에 접지 전압을 인가하고, 그리고 소스 라인들 중 모든 다른 라인들에 포지티브 전압을 인가하는 단계를 포함한다.
반도체 재료의 기판, 및 기판 상에 형성되고 짝수번 및 홀수번 로우들과 짝수번 및 홀수번 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 갖는 메모리 디바이스의 선택된 메모리 셀을 소거하는 방법 - 복수의 메모리 셀들 중 하나의 메모리 셀은 선택된 메모리 셀임 -. 메모리 셀들 각각은, 기판의 이격된 소스 및 드레인 영역 - 기판의 채널 영역이 소스 영역과 드레인 영역 사이에서 연장됨 -, 소스 영역에 인접한 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 드레인 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함한다. 메모리 셀들의 로우들 각각은 메모리 셀들의 로우에 대한 모든 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 모든 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 홀수번 로우들 또는 짝수번 로우들에 있는 메모리 셀들의 컬럼에 대한 메모리 셀들의 모든 선택 게이트들을 함께 전기적으로 접속시키는 제1 선택 게이트 라인을 포함한다. 메모리 셀들의 컬럼들 각각은 메모리 셀들의 컬럼에 대한 메모리 셀들의 모든 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함한다. 본 방법은, 선택된 메모리 셀의 프로그래밍-소거 게이트에 전기적으로 접속되는 프로그래밍-소거 게이트 라인들 중 하나의 라인에 포지티브 전압을 인가하고, 그리고 프로그래밍-소거 게이트 라인들 중 모든 다른 라인들에 접지 전압을 인가하는 단계, 및 선택된 메모리 셀의 소스 영역에 전기적으로 접속되는 소스 라인들 중 하나의 라인에 접지 전압을 인가하고, 그리고 소스 라인들 중 모든 다른 라인들에 포지티브 전압을 인가하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 3-게이트 비휘발성 메모리 셀의 측단면도이다.
도 2는 도 1의 3-게이트 메모리 셀에 대한 종래의 어레이 아키텍처를 도시한 다이어그램이다.
도 3은 본 발명의 3-게이트 비휘발성 메모리 셀 아키텍처의 개략도이다.
도 4는 본 발명의 3-게이트 비휘발성 메모리 셀 아키텍처의 대안의 실시예의 개략도이다.
도 5는 본 발명의 3-게이트 비휘발성 메모리 셀 아키텍처의 다른 대안의 실시예의 개략도이다.
도 6은 본 발명의 3-게이트 비휘발성 메모리 셀 아키텍처의 또 다른 대안의 실시예의 개략도이다.
본 발명은 단일 메모리 셀들의 고유의 (랜덤 순서의) 프로그래밍, 판독, 및 소거(즉, 진정한 단일 비트 동작)를 제공하는 3-게이트, 분리형 게이트, 비휘발성 메모리 셀들의 어레이들에 대한 새로운 아키텍처 구성들을 수반한다.
도 1의 3-게이트 셀에 대해, 진정한 단일 비트 동작을 제공하는 메모리 어레이 아키텍처가 도 3에 도시되어 있다. 도 3의 3-게이트 단일 비트 동작 아키텍처와, 도 2와 관련하여 상기에서 논의된 종래의 3-게이트 아키텍처 사이의 주요 차이는, 수평 PE 게이트 라인들(30a)(메모리 셀 쌍들 중 각각의 쌍마다 하나의 라인)이 수직 PE 게이트 라인들(30b)로 대체되었다는 것이다. 구체적으로, 메모리 셀들의 각각의 컬럼은 메모리 셀들의 컬럼에 대한 모든 PE 게이트들(30)을 함께 전기적으로 접속시키는 PE 게이트 라인(30b)을 포함한다. 이러한 방식으로 PE 게이트 라인들을 재배향시킴으로써, 어레이에서의 임의의 메모리 셀이 개별적으로 프로그래밍, 소거, 및 판독될 수 있다. 임의의 주어진 타깃 메모리 셀을 소거, 프로그래밍, 또는 판독시킬 예시적인 동작 전압들이 하기의 표 2에 나타나 있다:
[표 2]
Figure 112021073041293-pat00002
수치(비제한적) 예들이 하기의 표 3에 나타나 있다:
[표 3]
Figure 112021073041293-pat00003
소거 동안, 선택된 셀만이, 그의 소스 영역(14)이 접지에 있는 것과 조합하여, 그의 PE 게이트(30) 상에 고전압을 가질 것이고, 이에 따라, 전자들은 플로팅 게이트(20)를 터널링 오프(tunnel off)시킬 것이다. 자신의 PE 게이트들(30)에 고전압이 인가되는 동일한 컬럼에 있는 임의의 선택되지 않은 셀들은, 또한, 그들의 소스 영역들(14)에, 플로팅 게이트의 전자들의 임의의 터널링 오프를 금지하기에 충분히 높은 금지 전압이 인가될 것이다(즉, 전자들은 포지티브 전압들을 2개의 상반되는 방향들로 볼 것임).
도 4는 3-게이트 단일 비트 동작 아키텍처의 대안의 실시예를 도시한다. 도 4의 3-게이트 단일 비트 동작 아키텍처와, 도 2와 관련하여 상기에서 논의된 종래의 3-게이트 아키텍처 사이의 주요 차이는, 수평 소스 라인들(14a)(각각의 로우마다 하나의 라인)이 수직 소스 라인들(14b)(각각의 컬럼마다 하나의 라인)로 대체되었다는 것이다. 구체적으로, 메모리 셀들의 각각의 컬럼은 그 컬럼에 있는 모든 메모리 셀들(10)에 대한 모든 소스 영역들(14)을 함께 전기적으로 접속시키는 소스 라인(14b)을 포함한다. 이러한 방식으로 소스 라인들을 재배향시킴으로써, 어레이에서의 임의의 메모리 셀이, 인접한 메모리 셀들의 메모리 상태에 악영향을 끼침이 없이, 개별적으로 프로그래밍, 소거, 및 판독될 수 있다. 표 2의 동작 값들은 이러한 실시예에 유사하게 적용된다.
도 5는 3-게이트 단일 비트 동작 아키텍처의 다른 대안의 실시예를 도시한다. 도 5의 3-게이트 단일 비트 동작 아키텍처와, 도 2와 관련하여 상기에서 논의된 종래의 3-게이트 아키텍처 사이의 주요 차이는, 수평 워드 라인들(28a)(각각의 로우마다 하나의 라인)이 수직 워드 라인들(28b)(각각의 컬럼마다 하나의 라인)로 대체되었다는 것이다. 구체적으로, 메모리 셀들의 각각의 컬럼은 메모리 셀들의 컬럼에 대한 메모리 셀들의 홀수 로우들에 있는 모든 선택 게이트들(28)을 함께 전기적으로 접속시키는 워드 라인(28b)을 포함한다(짝수 로우의 선택 게이트들은 사용되지 않음). 이러한 방식으로 워드 라인들을 재배향시킴으로써, 어레이에서의 임의의 메모리 셀이, 인접한 메모리 셀들의 메모리 상태에 악영향을 끼침이 없이, 개별적으로 프로그래밍, 소거, 및 판독될 수 있다. 표 2의 동작 값들은 이러한 실시예에 유사하게 적용된다. 워드 라인(28b)은 홀수 로우의 선택 게이트들 대신에 짝수 로우의 모든 선택 게이트들에 전기적으로 접속할 수 있다는 것에 유의해야 한다.
도 6은 3-게이트 단일 비트 동작 아키텍처의 또 다른 대안의 실시예를 도시한다. 도 6의 3-게이트 단일 비트 동작 아키텍처와, 도 2와 관련하여 상기에서 논의된 종래의 3-게이트 아키텍처 사이의 주요 차이는, 수평 워드 라인들(28a)(각각의 로우마다 하나의 라인)이 각각의 컬럼에 대한 수직 워드 라인들(28b, 28c)로 대체되었다는 것이다. 구체적으로, 메모리 셀들의 각각의 컬럼은 메모리 셀들의 컬럼에 대한 메모리 셀들의 홀수 로우들의 모든 선택 게이트들(28)을 함께 전기적으로 접속시키는 워드 라인(28b), 및 메모리 셀들의 컬럼에 대한 메모리 셀들의 짝수 로우들의 모든 선택 게이트들(28)을 함께 전기적으로 접속시키는 워드 라인(28c)을 포함한다. 이러한 방식으로 워드 라인들을 재배향시킴으로써, 어레이에서의 임의의 메모리 셀이, 인접한 메모리 셀들의 메모리 상태에 악영향을 끼침이 없이, 개별적으로 프로그래밍, 소거, 및 판독될 수 있다. 표 2의 동작 값들은 이러한 실시예에 유사하게 적용된다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 유의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.

Claims (19)

  1. 메모리 디바이스로서,
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 로우들과 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고,
    상기 메모리 셀들의 로우들은 짝수번 로우들과 홀수번 로우들로 교번하여 배열되고,
    상기 메모리 셀들 각각은,
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 상기 소스 영역과 상기 드레인 영역 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및
    상기 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함하고;
    상기 메모리 셀들의 로우들 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 컬럼들 각각은 상기 컬럼의 상기 메모리 셀들의 상기 홀수번 로우들에 있고, 상기 짝수번 로우들에 있는 상기 컬럼의 메모리 셀들의 모든 선택 게이트들로부터 전기적으로 절연되는 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 선택 게이트들을 함께 전기적으로 접속시키거나, 또는 상기 메모리 셀들의 상기 짝수번 로우들에 있고, 상기 홀수번 로우들에 있는 상기 컬럼의 메모리 셀들의 모든 선택 게이트들로부터 전기적으로 절연되는 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 선택 게이트들을 함께 전기적으로 접속시키는 제1 선택 게이트 라인을 포함하고;
    상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함하는, 메모리 디바이스.
  2. 청구항 1에 있어서,
    상기 메모리 셀들의 컬럼들 각각에 대한 상기 제1 선택 게이트 라인은 상기 메모리 셀들의 상기 홀수번 로우들에 있는 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 선택 게이트들을 함께 전기적으로 접속시키고, 상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 상기 짝수번 로우들에 있는 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 선택 게이트들을 함께 전기적으로 접속시키는 제2 선택 게이트 라인을 추가로 포함하는, 메모리 디바이스.
  3. 청구항 1에 있어서,
    상기 메모리 셀들 각각에 대해, 상기 플로팅 게이트는 상기 소스 영역의 일부분 위에서 연장되면서 그로부터 절연되는, 메모리 디바이스.
  4. 청구항 1에 있어서,
    상기 메모리 셀들 각각에 대해, 상기 선택 게이트는 상기 플로팅 게이트에 횡방향으로 인접한 제1 부분, 및 상기 플로팅 게이트 위로 그리고 그 위에서 연장되는 제2 부분을 갖는, 메모리 디바이스.
  5. 청구항 1에 있어서,
    상기 메모리 셀들 각각에 대해, 상기 프로그래밍-소거 게이트는 상기 플로팅 게이트에 횡방향으로 인접한 제1 부분, 및 상기 플로팅 게이트 위로 그리고 그 위에서 연장되는 제2 부분을 갖는, 메모리 디바이스.
  6. 청구항 1에 있어서,
    상기 메모리 셀들은 상기 메모리 셀들의 쌍들로 배열되고,
    상기 메모리 셀들의 쌍들 각각은 상기 소스 영역들 중 하나의 영역 및 상기 소스 라인들 중 하나의 라인을 공유하는, 메모리 디바이스.
  7. 메모리 디바이스의 선택된 메모리 셀을 소거하는 방법으로서,
    상기 메모리 디바이스는,
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 로우들과 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고 - 상기 복수의 메모리 셀들 중 하나의 메모리 셀은 선택된 메모리 셀임 -,
    상기 메모리 셀들 각각은,
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 상기 소스 영역과 상기 드레인 영역 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및
    상기 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함하고,
    상기 메모리 셀들의 로우들 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 로우들 각각은 상기 메모리 셀들의 로우에 대한 상기 메모리 셀들의 모든 상기 선택 게이트들을 함께 전기적으로 접속시키는 선택 게이트 라인을 포함하고;
    상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함하고;
    상기 방법은,
    상기 선택된 메모리 셀의 상기 프로그래밍-소거 게이트에 전기적으로 접속되는 상기 프로그래밍-소거 게이트 라인들 중 하나의 라인에 포지티브 전압을 인가하고, 그리고 상기 프로그래밍-소거 게이트 라인들 중 모든 다른 라인들에 접지 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀의 상기 소스 영역에 전기적으로 접속되는 상기 소스 라인들 중 하나의 라인에 접지 전압을 인가하고, 그리고 상기 소스 라인들 중 모든 다른 라인들에 포지티브 전압을 인가하는 단계를 포함하는, 방법.
  8. 청구항 7에 있어서,
    상기 선택된 메모리 셀의 상기 드레인 영역에 전기적으로 접속되는 상기 비트 라인들 중 하나의 라인에 접지 전압을 인가하고, 그리고 상기 비트 라인들 중 모든 다른 라인들에 접지 또는 포지티브 전압을 인가하는 단계를 추가로 포함하는, 방법.
  9. 청구항 7에 있어서,
    상기 프로그래밍-소거 게이트 라인들 중의 상기 하나의 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중의 상기 다른 라인들에 인가되는 상기 포지티브 전압보다 큰, 방법.
  10. 청구항 7에 있어서,
    상기 프로그래밍-소거 게이트 라인들 중의 상기 하나의 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중의 상기 다른 라인들에 인가되는 상기 포지티브 전압의 적어도 2배인, 방법.
  11. 메모리 디바이스의 선택된 메모리 셀을 소거하는 방법으로서,
    상기 메모리 디바이스는,
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 로우들과 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고 - 상기 복수의 메모리 셀들 중 하나의 메모리 셀은 선택된 메모리 셀임 -,
    상기 메모리 셀들 각각은,
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 상기 소스 영역과 상기 드레인 영역 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및
    상기 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함하고,
    상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 로우들 각각은 상기 메모리 셀들의 로우에 대한 상기 메모리 셀들의 모든 상기 선택 게이트들을 함께 전기적으로 접속시키는 선택 게이트 라인을 포함하고;
    상기 메모리 셀들의 로우들 각각은 상기 메모리 셀들의 로우에 대한 상기 메모리 셀들의 모든 상기 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함하고;
    상기 방법은,
    상기 선택된 메모리 셀의 상기 프로그래밍-소거 게이트에 전기적으로 접속되는 상기 프로그래밍-소거 게이트 라인들 중 하나의 라인에 포지티브 전압을 인가하고, 그리고 상기 프로그래밍-소거 게이트 라인들 중 모든 다른 라인들에 접지 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀의 상기 소스 영역에 전기적으로 접속되는 상기 소스 라인들 중 하나의 라인에 접지 전압을 인가하고, 그리고 상기 소스 라인들 중 모든 다른 라인들에 포지티브 전압을 인가하는 단계를 포함하는, 방법.
  12. 청구항 11에 있어서,
    상기 선택된 메모리 셀의 상기 드레인 영역에 전기적으로 접속되는 상기 비트 라인들 중 하나의 라인에 접지 전압을 인가하고, 그리고 상기 비트 라인들 중 모든 다른 라인들에 접지 또는 포지티브 전압을 인가하는 단계를 추가로 포함하는, 방법.
  13. 청구항 11에 있어서,
    상기 프로그래밍-소거 게이트 라인들 중의 상기 하나의 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중의 상기 다른 라인들에 인가되는 상기 포지티브 전압보다 큰, 방법.
  14. 청구항 11에 있어서,
    상기 프로그래밍-소거 게이트 라인들 중의 상기 하나의 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중의 상기 다른 라인들에 인가되는 상기 포지티브 전압의 적어도 2배인, 방법.
  15. 메모리 디바이스의 선택된 메모리 셀을 소거하는 방법으로서,
    상기 메모리 디바이스는,
    반도체 재료의 기판; 및
    상기 기판 상에 형성되고 짝수번 및 홀수번 로우들과 짝수번 및 홀수번 컬럼들의 어레이로 배열되는 복수의 메모리 셀들을 포함하고 - 상기 복수의 메모리 셀들 중 하나의 메모리 셀은 선택된 메모리 셀임 -;
    상기 메모리 셀들 각각은,
    상기 기판의 이격된 소스 및 드레인 영역 - 상기 기판의 채널 영역이 상기 소스 영역과 상기 드레인 영역 사이에서 연장됨 -,
    상기 소스 영역에 인접한 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
    상기 드레인 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 선택 게이트, 및
    상기 소스 영역 위에 배치되면서 그로부터 절연되는 프로그래밍-소거 게이트를 포함하고,
    상기 메모리 셀들의 로우들 각각은 상기 메모리 셀들의 로우에 대한 모든 상기 소스 영역들을 함께 전기적으로 접속시키는 소스 라인을 포함하고;
    상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 컬럼에 대한 모든 상기 드레인 영역들을 함께 전기적으로 접속시키는 비트 라인을 포함하고;
    상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 상기 홀수번 로우들 또는 상기 짝수번 로우들에 있는 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 선택 게이트들을 함께 전기적으로 접속시키는 제1 선택 게이트 라인을 포함하고;
    상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 프로그래밍-소거 게이트들을 함께 전기적으로 접속시키는 프로그래밍-소거 게이트 라인을 포함하고;
    상기 방법은,
    상기 선택된 메모리 셀의 상기 프로그래밍-소거 게이트에 전기적으로 접속되는 상기 프로그래밍-소거 게이트 라인들 중 하나의 라인에 포지티브 전압을 인가하고, 그리고 상기 프로그래밍-소거 게이트 라인들 중 모든 다른 라인들에 접지 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀의 상기 소스 영역에 전기적으로 접속되는 상기 소스 라인들 중 하나의 라인에 접지 전압을 인가하고, 그리고 상기 소스 라인들 중 모든 다른 라인들에 포지티브 전압을 인가하는 단계를 포함하는, 방법.
  16. 청구항 15에 있어서,
    상기 메모리 셀들의 컬럼들 각각에 대한 상기 제1 선택 게이트 라인은 상기 메모리 셀들의 상기 홀수번 로우들에 있는 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 선택 게이트들을 함께 전기적으로 접속시키고, 상기 메모리 셀들의 컬럼들 각각은 상기 메모리 셀들의 상기 짝수번 로우들에 있는 상기 메모리 셀들의 컬럼에 대한 상기 메모리 셀들의 모든 상기 선택 게이트들을 함께 전기적으로 접속시키는 제2 선택 게이트 라인을 추가로 포함하는, 방법.
  17. 청구항 15에 있어서,
    상기 선택된 메모리 셀의 상기 드레인 영역에 전기적으로 접속되는 상기 비트 라인들 중 하나의 라인에 접지 전압을 인가하고, 그리고 상기 비트 라인들 중 모든 다른 라인들에 접지 또는 포지티브 전압을 인가하는 단계를 추가로 포함하는, 방법.
  18. 청구항 15에 있어서,
    상기 프로그래밍-소거 게이트 라인들 중의 상기 하나의 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중의 상기 다른 라인들에 인가되는 상기 포지티브 전압보다 큰, 방법.
  19. 청구항 15에 있어서,
    상기 프로그래밍-소거 게이트 라인들 중의 상기 하나의 라인에 인가되는 상기 포지티브 전압은 상기 소스 라인들 중의 상기 다른 라인들에 인가되는 상기 포지티브 전압의 적어도 2배인, 방법.
KR1020217019689A 2016-05-17 2017-05-11 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이 KR102384654B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662337582P 2016-05-17 2016-05-17
US62/337,582 2016-05-17
KR1020187036305A KR20190002708A (ko) 2016-05-17 2017-05-11 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
US15/593,231 2017-05-11
US15/593,231 US10311958B2 (en) 2016-05-17 2017-05-11 Array of three-gate flash memory cells with individual memory cell read, program and erase
PCT/US2017/032280 WO2017200850A1 (en) 2016-05-17 2017-05-11 Array of three-gate flash memory cells with individual memory cell read, program and erase

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020187036305A Division KR20190002708A (ko) 2016-05-17 2017-05-11 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이

Publications (2)

Publication Number Publication Date
KR20210080631A KR20210080631A (ko) 2021-06-30
KR102384654B1 true KR102384654B1 (ko) 2022-04-11

Family

ID=60325462

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217019689A KR102384654B1 (ko) 2016-05-17 2017-05-11 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
KR1020187036305A KR20190002708A (ko) 2016-05-17 2017-05-11 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020187036305A KR20190002708A (ko) 2016-05-17 2017-05-11 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이

Country Status (5)

Country Link
US (2) US10311958B2 (ko)
JP (1) JP6716022B2 (ko)
KR (2) KR102384654B1 (ko)
TW (1) TWI640009B (ko)
WO (1) WO2017200850A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017200883A1 (en) 2016-05-17 2017-11-23 Silicon Storage Technology, Inc. Deep learning neural network classifier using non-volatile memory array
US10269440B2 (en) 2016-05-17 2019-04-23 Silicon Storage Technology, Inc. Flash memory array with individual memory cell read, program and erase
KR102384654B1 (ko) * 2016-05-17 2022-04-11 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
US10580492B2 (en) 2017-09-15 2020-03-03 Silicon Storage Technology, Inc. System and method for implementing configurable convoluted neural networks with flash memories
US10699779B2 (en) 2017-11-29 2020-06-30 Silicon Storage Technology, Inc. Neural network classifier using array of two-gate non-volatile memory cells
US10803943B2 (en) 2017-11-29 2020-10-13 Silicon Storage Technology, Inc. Neural network classifier using array of four-gate non-volatile memory cells
US11087207B2 (en) 2018-03-14 2021-08-10 Silicon Storage Technology, Inc. Decoders for analog neural memory in deep learning artificial neural network
US10748630B2 (en) 2017-11-29 2020-08-18 Silicon Storage Technology, Inc. High precision and highly efficient tuning mechanisms and algorithms for analog neuromorphic memory in artificial neural networks
US11500442B2 (en) 2019-01-18 2022-11-15 Silicon Storage Technology, Inc. System for converting neuron current into neuron current-based time pulses in an analog neural memory in a deep learning artificial neural network
US11023559B2 (en) 2019-01-25 2021-06-01 Microsemi Soc Corp. Apparatus and method for combining analog neural net with FPGA routing in a monolithic integrated circuit
US10720217B1 (en) 2019-01-29 2020-07-21 Silicon Storage Technology, Inc. Memory device and method for varying program state separation based upon frequency of use
US11423979B2 (en) 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
TWI740560B (zh) * 2019-08-30 2021-09-21 台灣積體電路製造股份有限公司 積體電路、記憶體元件及其形成方法
US10991433B2 (en) * 2019-09-03 2021-04-27 Silicon Storage Technology, Inc. Method of improving read current stability in analog non-volatile memory by limiting time gap between erase and program
KR102646663B1 (ko) * 2019-10-14 2024-03-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리에 대한 셀 전류 측정
US11742024B2 (en) 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
US11935603B2 (en) * 2021-11-04 2024-03-19 Infineon Technologies LLC Erase power loss indicator (EPLI) implementation in flash memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2694618B2 (ja) 1988-06-08 1997-12-24 ハライ エリヤホウ フラッシュｅｅｐｒｏｍセルアレイとそのアレイの形成方法
US20050269622A1 (en) 2004-06-07 2005-12-08 Pavel Klinger Semiconductor memory array of floating gate memory cells with program/erase and select gates, and methods of making and operating same
US20100290292A1 (en) 2009-05-15 2010-11-18 Renesas Technology Corp. Semiconductor device
WO2015130234A1 (en) 2014-02-28 2015-09-03 Agency For Science, Technology And Research Testing apparatuses, hierarchical priority encoders, methods for controlling a testing apparatus, and methods for controlling a hierarchical priority encoder

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5146602A (en) 1990-12-26 1992-09-08 Intel Corporation Method of increasing the accuracy of an analog neural network and the like
US5138576A (en) * 1991-11-06 1992-08-11 Altera Corporation Method and apparatus for erasing an array of electrically erasable EPROM cells
EP0562737B1 (en) 1992-03-26 1998-06-17 Hitachi, Ltd. Flash memory
US5264734A (en) 1992-05-19 1993-11-23 Intel Corporation Difference calculating neural network utilizing switched capacitors
US5256911A (en) 1992-06-10 1993-10-26 Intel Corporation Neural network with multiplexed snyaptic processing
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
JP2835272B2 (ja) * 1993-12-21 1998-12-14 株式会社東芝 半導体記憶装置
KR0151623B1 (ko) 1994-12-07 1998-10-01 문정환 이이피롬 셀 및 그 제조방법
US6563733B2 (en) 2001-05-24 2003-05-13 Winbond Electronics Corporation Memory array architectures based on a triple-polysilicon source-side injection non-volatile memory cell
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6822910B2 (en) 2002-12-29 2004-11-23 Macronix International Co., Ltd. Non-volatile memory and operating method thereof
TWI220560B (en) 2003-10-27 2004-08-21 Powerchip Semiconductor Corp NAND flash memory cell architecture, NAND flash memory cell array, manufacturing method and operating method of the same
TWI270199B (en) * 2005-01-31 2007-01-01 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
US7304890B2 (en) 2005-12-13 2007-12-04 Atmel Corporation Double byte select high voltage line for EEPROM memory block
US20090039410A1 (en) * 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
CN102956643A (zh) * 2011-08-24 2013-03-06 硅存储技术公司 制造非易失浮栅存储单元的方法和由此制造的存储单元
US8909576B2 (en) 2011-09-16 2014-12-09 International Business Machines Corporation Neuromorphic event-driven neural computing architecture in a scalable neural network
US8513728B2 (en) * 2011-11-17 2013-08-20 Silicon Storage Technology, Inc. Array of split gate non-volatile floating gate memory cells having improved strapping of the coupling gates
US9275748B2 (en) 2013-03-14 2016-03-01 Silicon Storage Technology, Inc. Low leakage, low threshold voltage, split-gate flash cell operation
US9798751B2 (en) 2013-10-16 2017-10-24 University Of Tennessee Research Foundation Method and apparatus for constructing a neuroscience-inspired artificial neural network
US20150213898A1 (en) * 2014-01-27 2015-07-30 Silicon Storage Technololgy, Inc. Byte Erasable Non-volatile Memory Architecture And Method Of Erasing Same
US9286982B2 (en) 2014-08-08 2016-03-15 Silicon Storage Technology, Inc. Flash memory system with EEPROM functionality
US10312248B2 (en) * 2014-11-12 2019-06-04 Silicon Storage Technology, Inc. Virtual ground non-volatile memory array
US10269440B2 (en) * 2016-05-17 2019-04-23 Silicon Storage Technology, Inc. Flash memory array with individual memory cell read, program and erase
KR102384654B1 (ko) * 2016-05-17 2022-04-11 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
WO2017200883A1 (en) 2016-05-17 2017-11-23 Silicon Storage Technology, Inc. Deep learning neural network classifier using non-volatile memory array

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2694618B2 (ja) 1988-06-08 1997-12-24 ハライ エリヤホウ フラッシュｅｅｐｒｏｍセルアレイとそのアレイの形成方法
US20050269622A1 (en) 2004-06-07 2005-12-08 Pavel Klinger Semiconductor memory array of floating gate memory cells with program/erase and select gates, and methods of making and operating same
US20100290292A1 (en) 2009-05-15 2010-11-18 Renesas Technology Corp. Semiconductor device
WO2015130234A1 (en) 2014-02-28 2015-09-03 Agency For Science, Technology And Research Testing apparatuses, hierarchical priority encoders, methods for controlling a testing apparatus, and methods for controlling a hierarchical priority encoder

Also Published As

Publication number Publication date
JP6716022B2 (ja) 2020-07-01
WO2017200850A1 (en) 2017-11-23
KR20210080631A (ko) 2021-06-30
US20170337971A1 (en) 2017-11-23
US10311958B2 (en) 2019-06-04
US10460811B2 (en) 2019-10-29
KR20190002708A (ko) 2019-01-08
TWI640009B (zh) 2018-11-01
JP2019519124A (ja) 2019-07-04
US20190244669A1 (en) 2019-08-08
TW201812776A (zh) 2018-04-01

Similar Documents

Publication Publication Date Title
KR102384654B1 (ko) 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
KR102189195B1 (ko) 개별 메모리 셀 판독, 프로그래밍 및 소거를 갖는 플래시 메모리 어레이
TWI545575B (zh) 低洩漏、低臨界電壓、分裂閘極快閃胞元操作技術
TWI759900B (zh) 具有位元組抹除操作之四閘極分離式閘極快閃記憶體陣列
KR102290104B1 (ko) 소거 게이트를 갖는 분리형 게이트 플래시 메모리 셀을 프로그래밍하는 방법
KR20200077566A (ko) 플래시 메모리에서의 프로그래밍 동안 플로팅 게이트와 플로팅 게이트 간의 커플링 효과들을 최소화시키기 위한 시스템 및 방법
KR102431098B1 (ko) 바이트 소거 동작을 갖는 분리형 게이트 플래시 메모리 어레이
CN109328385B (zh) 采用单独存储器单元读取、编程和擦除的存储器单元阵列

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant