KR102431098B1 - 바이트 소거 동작을 갖는 분리형 게이트 플래시 메모리 어레이 - Google Patents
바이트 소거 동작을 갖는 분리형 게이트 플래시 메모리 어레이 Download PDFInfo
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Abstract
메모리 디바이스는, 로우들 및 컬럼들에 있는 메모리 셀들, 메모리 셀 로우들에 대해 제어 게이트들을 서로 접속시키는 워드 라인들, 메모리 셀 컬럼들에 대해 드레인 영역들을 전기적으로 서로 접속시키는 비트 라인들, 메모리 셀 로우들 중 하나에 있고 제1 복수의 메모리 셀 컬럼들에 있는 소스 영역들을 각각이 전기적으로 서로 접속시키는 제1 서브 소스 라인들, 메모리 셀 로우들 중 하나에 있고 제2 복수의 메모리 셀 컬럼들에 있는 소스 영역들을 각각이 전기적으로 서로 접속시키는 제2 서브 소스 라인들, 제1 및 제2 소스 라인들, 제1 서브 소스 라인들 중 하나와 제1 소스 라인 사이에 각각이 접속되는 제1 선택 트랜지스터들, 제2 서브 소스 라인들 중 하나와 제2 소스 라인 사이에 각각이 접속되는 제2 선택 트랜지스터들, 및 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터 및 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 게이트들에 각각이 접속된 선택 트랜지스터 라인들을 구비한다.
Description
관련 출원
본 출원은 2018년 5월 16일자로 출원된 미국 가출원 제62/672,124호, 2018년 5월 18일자로 출원된 미국 가출원 제62/673,633호 및 2018년 7월 23일자로 출원된 미국 특허 출원 제16/042,000호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 어레이들에 관한 것이다.
분리형 게이트 비휘발성 메모리 셀들, 및 그러한 셀들의 어레이들이 잘 알려져 있다. 예를 들어, 미국 특허 제5,029,130호("'130 특허")는 분리형 게이트 비휘발성 메모리 셀들의 어레이를 개시하고 있다. 메모리 셀이 도 1에 도시되어 있다. 각각의 메모리 셀(10)은 반도체 기판(12) 내에 형성된 소스 및 드레인 영역들(14/16)을 포함하며, 채널 영역(18)이 그들 사이에 있다. 플로팅 게이트(20)가 드레인 영역(16)의 일부분 위에, 그리고 채널 영역(18)의 제1 부분 위에 형성되고 그로부터 절연된다(그리고 그의 전도율을 제어한다). 제어 게이트(22)가 채널 영역(18)의 제2 부분 위에 배치되고 그로부터 절연되는(그리고 그의 전도율을 제어하는) 제1 부분(22a), 및 플로팅 게이트(20) 위에서 그리고 위쪽으로 연장되는 제2 부분(22b)을 갖는다. 플로팅 게이트(20) 및 제어 게이트(22)는 게이트 산화물(26)에 의해 기판(12)으로부터 절연된다.
메모리 셀은 제어 게이트(22) 상에 높은 포지티브 전압을 배치함으로써 소거되는데(여기서 전자들이 플로팅 게이트로부터 제거됨), 이는 플로팅 게이트(20) 상의 전자들이 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 통해 중간 절연체(24)를 통과하여 플로팅 게이트(20)로부터 제어 게이트(22)로 터널링하게 한다.
메모리 셀은 제어 게이트(22) 상에 포지티브 전압을, 그리고 드레인(16) 상에 포지티브 전압을 배치함으로써 프로그래밍된다(여기서 전자들이 플로팅 게이트 상에 배치됨). 전자 전류가 소스(14)로부터 드레인(16)을 향해 흐를 것이다. 전자들은 그들이 제어 게이트(22)와 플로팅 게이트(20) 사이의 갭에 도달할 때 가속되고 가열될 것이다. 가열된 전자들 중 일부는 플로팅 게이트(20)로부터의 정전 인력으로 인해 게이트 산화물(26)을 통과하여 플로팅 게이트(20) 상으로 주입될 것이다. 이러한 기술은 종종 고온 전자 주입으로 지칭된다.
메모리 셀은 드레인(16) 및 제어 게이트(22) 상에 포지티브 판독 전압들을 배치함(이는 제어 게이트 아래의 채널 영역을 턴 온시킴)으로써 판독된다. 플로팅 게이트(20)가 포지티브로 대전되면(즉, 전자들이 소거되고 드레인(16)에 포지티브로 커플링되면), 플로팅 게이트(20) 아래의 채널 영역의 부분을 턴 온시키기 위해 제어 게이트(22)로부터 플로팅 게이트(20)로의 충분한 용량성 커플링이 있게 되고, 전류가 채널 영역(18)을 가로질러 흐를 것이며, 이는 소거 또는 "1" 상태로 감지된다. 플로팅 게이트(20)가 네거티브로 대전되면(즉, 전자들로 프로그래밍되면), 제어 게이트(22)로부터 플로팅 게이트(20)로의 용량성 커플링은, 대부분 또는 완전히 턴 오프될 플로팅 게이트(20) 아래의 채널 영역의 부분을 턴 온시키기에 충분하지 않으며, 전류가 채널 영역(18)을 가로질러 흐르지 않을 것이며(또는 흐름이 거의 없을 것이며), 이는 프로그래밍된 상태 또는 "0" 상태로 감지된다. 당업자는 소스 및 드레인 용어들이 상호교환가능할 수 있다는 것을 이해하는데, 여기서 플로팅 게이트에 부분적으로 아래에 있는 영역은 소스 영역(14)으로 지칭될 수 있고, 제어 게이트에 인접한 영역은 드레인 영역(16)으로 지칭되며, 이는 도 2에 도시된 바와 같다. 도 2는 또한 단일 소스 영역(14)을 공유하는 메모리 셀들의 쌍들이 형성될 수 있는 방법을 도시한다. 메모리 셀들의 2개의 인접 쌍들이 엔드 투 엔드(end to end)로 배열될 수 있고 단일 드레인 영역(16)을 공유할 수 있다.
도 3은 메모리 셀들(10)의 종래의 어레이 구성을 예시한다. 메모리 셀들(10)은 로우(row)들 및 컬럼(column)들로 배열된다. 각각의 컬럼은 엔드 투 엔드로 배열되는 메모리 셀들의 쌍들을 포함한다. 각각의 컬럼은 통상적으로 활성 영역으로 지칭되며, 인접 활성 영역들은 분리 영역으로 통상 지칭되는 것에 형성된 절연 재료에 의해 서로 절연된다. 메모리 셀들의 각각의 로우는 메모리 셀들의 그 로우에 대한 모든 제어 게이트들(22)을 전기적으로 서로 접속시키는 워드 라인(WL)을 포함한다. 바람직하게는, 제어 게이트들은 전체 로우에 걸쳐 인접하여 형성되고, 워드 라인(WL)을 구성한다(즉, 각각의 메모리 셀에 대한 제어 게이트는 그 메모리 셀의 채널 영역 위에 배치되는 워드 라인(WL)의 그 부분이다). 메모리 셀 쌍들의 각각의 로우는 메모리 셀 쌍들의 그 로우에 대한 모든 소스 영역들(14)을 전기적으로 서로 접속시키는 소스 라인(SL)을 포함한다. 소스 라인은 활성/분리 영역들에 걸쳐 연장되는 연속적인 확산 영역일 수 있거나, 소스 영역들에 대한 주기적 콘택트들을 포함하는 별개의 전도성 라인을 포함할 수 있다. 메모리 셀들의 각각의 컬럼은 메모리 셀들의 그 컬럼에 대한 모든 드레인 영역들(16)을 전기적으로 서로 접속시키는 비트 라인(BL)을 포함한다.
도 3은 4개의 워드 라인들(WL0 내지 WL3), 4개의 비트 라인들(BL0 내지 BL3) 및 2개의 소스 라인들(SL0, SL1)을 갖는 4개의 로우들 및 4개의 컬럼들의 어레이를 도시한다. 그러나, 그러한 아키텍처를 갖는 메모리 어레이는 적어도 수백 또는 수천 개의 로우들 및 컬럼들을 포함하기 쉬울 것이라는 것을 이해해야 한다.
전술된 바와 같이, 메모리 셀들은 제어 게이트 상에 고전압이 놓이게 함으로써 소거된다. 따라서, 로우의 워드 라인에 고전압을 인가함으로써 메모리 셀들의 전체 로우가 한번에 소거된다. 이러한 아키텍처의 하나의 제한은, 단일 바이트의 정보와 같은, 로우의 단지 일부분에 저장된 정보를 변경할 필요가 있는 경우, 전체 로우가 소거되고 재프로그래밍되어야 한다는 것이다. 메모리 셀들의 하나의 로우의 일부분만을 소거하는 능력은 없다.
메모리 셀들의 로우의 단지 일부분의 선택적 소거를 허용하는 메모리 어레이 아키텍처에 대한 필요성이 존재한다.
전술한 문제들 및 요구들은 반도체 기판 상의 로우들 및 컬럼들로 구성되는 복수의 메모리 셀들을 포함하는 메모리 디바이스에 의해 해결된다. 메모리 셀들 각각은, 기판 내에 형성되는 소스 및 드레인 영역들로서, 이들 사이에 연장되는 기판의 채널 영역을 한정하는 상기 소스 및 드레인 영역들, 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 제어 게이트를 포함한다. 메모리 디바이스는 메모리 셀들의 로우들 중 하나에 대한 제어 게이트들을 각각이 전기적으로 서로 접속시키는 복수의 워드 라인들, 메모리 셀들의 컬럼들 중 하나에 대한 드레인 영역들을 각각이 전기적으로 서로 접속시키는 복수의 비트 라인들, 메모리 셀들의 로우들 중 하나에 있고 메모리 셀들의 제1 복수의 컬럼들에 있는 메모리 셀들의 소스 영역들을 각각이 전기적으로 서로 접속시키는 복수의 제1 서브 소스 라인들, 메모리 셀들의 로우들 중 하나에 있고 메모리 셀들의 제2 복수의 컬럼들에 있는 메모리 셀들의 소스 영역들을 각각이 전기적으로 서로 접속시키는 복수의 제2 서브 소스 라인들 - 메모리 셀들의 제2 복수의 컬럼들은 제1 복수의 컬럼들과 상이함 -, 제1 소스 라인 및 제2 소스 라인, 제1 서브 소스 라인들 중 하나와 제1 소스 라인 사이에 각각이 접속되는 복수의 제1 선택 트랜지스터들, 제2 서브 소스 라인들 중 하나와 제2 소스 라인 사이에 각각이 접속되는 복수의 제2 선택 트랜지스터들, 및 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 게이트와 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 게이트에 각각이 접속된 복수의 선택 트랜지스터 라인들을 포함한다.
메모리 디바이스는 반도체 기판 상의 로우들 및 컬럼들로 구성되는 복수의 메모리 셀들을 포함할 수 있는데, 메모리 셀들 각각은, 기판 내에 형성되는 소스 및 드레인 영역들로서, 이들 사이에 연장되는 기판의 채널 영역을 한정하는 상기 소스 및 드레인 영역들, 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트, 및 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 제어 게이트를 포함한다. 메모리 디바이스는 메모리 셀들의 로우들 중 하나에 대한 제어 게이트들을 각각이 전기적으로 서로 접속시키는 복수의 워드 라인들, 메모리 셀들의 컬럼들 중 하나에 대한 드레인 영역들을 각각이 전기적으로 서로 접속시키는 복수의 비트 라인들, 메모리 셀들의 로우들 중 하나에 있고 메모리 셀들의 제1 복수의 컬럼들에 있는 메모리 셀들의 소스 영역들을 각각이 전기적으로 서로 접속시키는 복수의 제1 서브 소스 라인들, 메모리 셀들의 로우들 중 하나에 있고 메모리 셀들의 제2 복수의 컬럼들에 있는 메모리 셀들의 소스 영역들을 각각이 전기적으로 서로 접속시키는 복수의 제2 서브 소스 라인들 - 메모리 셀들의 제2 복수의 컬럼들은 제1 복수의 컬럼들과 상이함 -, 복수의 소스 라인들, 제1 서브 소스 라인들 중 하나와 소스 라인들 중 하나 사이에 각각이 접속되는 복수의 제1 선택 트랜지스터들, 제2 서브 소스 라인들 중 하나와 소스 라인들 중 하나 사이에 각각이 접속되는 복수의 제2 선택 트랜지스터들, 제1 선택 트랜지스터들의 게이트들에 접속되는 제1 선택 트랜지스터 라인, 및 제2 선택 트랜지스터들의 게이트들에 접속되는 제2 선택 트랜지스터 라인을 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 메모리 셀의 단면도이다.
도 2는 종래의 메모리 셀의 단면도이다.
도 3은 종래의 메모리 어레이 아키텍처를 도시하는 다이어그램이다.
도 4는 메모리 어레이 아키텍처의 제1 실시예를 도시하는 다이어그램이다.
도 5는 메모리 어레이 아키텍처의 제1 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 6은 메모리 어레이 아키텍처의 제1 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 7은 메모리 어레이 아키텍처의 제1 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 8은 메모리 어레이 아키텍처의 제2 실시예를 도시하는 다이어그램이다.
도 9는 메모리 어레이 아키텍처의 제2 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 10은 메모리 어레이 아키텍처의 제2 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 11은 메모리 어레이 아키텍처의 제2 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 12는 메모리 어레이 아키텍처의 제3 실시예를 도시하는 다이어그램이다.
도 13은 메모리 어레이 아키텍처의 제3 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 14는 메모리 어레이 아키텍처의 제3 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 15는 메모리 어레이 아키텍처의 제3 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 16은 메모리 어레이 아키텍처의 제4 실시예를 도시하는 다이어그램이다.
도 17은 메모리 어레이 아키텍처의 제4 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 18은 메모리 어레이 아키텍처의 제4 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 19는 메모리 어레이 아키텍처의 제4 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 20은 메모리 어레이 아키텍처의 제5 실시예를 도시하는 다이어그램이다.
도 21은 메모리 어레이 아키텍처의 제5 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 22는 메모리 어레이 아키텍처의 제5 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 23은 메모리 어레이 아키텍처의 제5 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 24는 메모리 어레이 아키텍처의 제6 실시예를 도시하는 다이어그램이다.
도 25는 메모리 어레이 아키텍처의 제6 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 26은 메모리 어레이 아키텍처의 제6 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 27은 메모리 어레이 아키텍처의 제6 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 28은 메모리 어레이 아키텍처의 제7 실시예를 도시하는 다이어그램이다.
도 29는 메모리 어레이 아키텍처의 제7 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 30은 메모리 어레이 아키텍처의 제7 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 31은 메모리 어레이 아키텍처의 제7 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 32는 예시적인 메모리 디바이스의 아키텍처를 도시하는 다이어그램이다.
도 2는 종래의 메모리 셀의 단면도이다.
도 3은 종래의 메모리 어레이 아키텍처를 도시하는 다이어그램이다.
도 4는 메모리 어레이 아키텍처의 제1 실시예를 도시하는 다이어그램이다.
도 5는 메모리 어레이 아키텍처의 제1 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 6은 메모리 어레이 아키텍처의 제1 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 7은 메모리 어레이 아키텍처의 제1 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 8은 메모리 어레이 아키텍처의 제2 실시예를 도시하는 다이어그램이다.
도 9는 메모리 어레이 아키텍처의 제2 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 10은 메모리 어레이 아키텍처의 제2 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 11은 메모리 어레이 아키텍처의 제2 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 12는 메모리 어레이 아키텍처의 제3 실시예를 도시하는 다이어그램이다.
도 13은 메모리 어레이 아키텍처의 제3 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 14는 메모리 어레이 아키텍처의 제3 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 15는 메모리 어레이 아키텍처의 제3 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 16은 메모리 어레이 아키텍처의 제4 실시예를 도시하는 다이어그램이다.
도 17은 메모리 어레이 아키텍처의 제4 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 18은 메모리 어레이 아키텍처의 제4 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 19는 메모리 어레이 아키텍처의 제4 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 20은 메모리 어레이 아키텍처의 제5 실시예를 도시하는 다이어그램이다.
도 21은 메모리 어레이 아키텍처의 제5 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 22는 메모리 어레이 아키텍처의 제5 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 23은 메모리 어레이 아키텍처의 제5 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 24는 메모리 어레이 아키텍처의 제6 실시예를 도시하는 다이어그램이다.
도 25는 메모리 어레이 아키텍처의 제6 실시예에 대한 예시적인 소거 동작 전압들을 도시하는 다이어그램이다.
도 26은 메모리 어레이 아키텍처의 제6 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 27은 메모리 어레이 아키텍처의 제6 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 28은 메모리 어레이 아키텍처의 제7 실시예를 도시하는 다이어그램이다.
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도 30은 메모리 어레이 아키텍처의 제7 실시예에 대한 예시적인 프로그램 동작 전압들을 도시하는 다이어그램이다.
도 31은 메모리 어레이 아키텍처의 제7 실시예에 대한 예시적인 판독 동작 전압들을 도시하는 다이어그램이다.
도 32는 예시적인 메모리 디바이스의 아키텍처를 도시하는 다이어그램이다.
본 발명은 메모리 셀들의 로우의 일부분만을 소거하는 능력을 제공하는 어레이 아키텍처에 있다. 도 4는 도 3의 아키텍처와 유사한 제1 실시예를 예시한다. 그러나, 로우의 전체 길이를 따라 연장되는 소스 라인을 갖는 대신에, 메모리 셀 쌍들의 각각의 로우는 복수의 서브 소스 라인들(SSL)을 포함하고, 각각의 서브 소스 라인(SSL)은 단지, 메모리 셀 쌍들의 각각의 로우(즉, 메모리 셀 쌍들의 서브로우)에 대한 소스 영역들의 서브세트에 걸쳐 연장되고 이들을 전기적으로 서로 접속시킨다. 구체적으로, 메모리 셀들의 로우들은 영역들(R)(즉, 메모리 셀들의 컬럼들의 별개의 복수 개들)로 분할되며, 여기서 서브 소스 라인들(SSL) 각각은 단지, 하나의 영역(R)의 내부의 메모리 셀 쌍들의 로우의 그 부분에 대해 소스 영역들에 걸쳐 연장되고 이들을 전기적으로 서로 접속시킨다. 도 4는 2개의 영역들(R1, R2)을 도시하는데, 각각의 영역은 2개의 메모리 셀들 폭이다(즉, 2개의 컬럼들 폭, 이때 메모리 셀들의 각각의 서브로우는 2개의 메모리 셀들을 포함하고, 따라서 메모리 셀 쌍들의 각각의 서브로우는 4개의 메모리 셀들을 포함한다). 그러나, 영역들(R)의 수 및 그들의 폭들(즉, 영역(R) 내의 메모리 셀의 컬럼들의 수)은 변할 수 있다. 예를 들어, 영역(R) 내의 메모리 셀들의 각각의 서브로우는 1 바이트(8 비트)의 데이터를 저장하기에 충분한 메모리 셀들을 포함할 수 있다. 대안적으로, 영역(R) 내의 메모리 셀들의 서브로우는 1 워드의 데이터(16 비트 또는 32 비트)를 저장하기에 충분한 메모리 셀들을 포함할 수 있다.
임의의 주어진 영역(R) 내의 메모리 셀 쌍들의 각각의 서브로우는 그 자신의 서브 소스 라인(SSL)을 갖는다. 따라서, 각각의 영역(R)은 서브 소스 라인들(SSL)의 그 자신의 세트를 갖는다. 각각의 영역(R)은 또한 그 자신의 수직으로 연장되는 (즉, 컬럼 방향으로 연장되는) 소스 라인(SL)을 갖는다. 각각의 서브 소스 라인(SSL)은 선택 트랜지스터(30)에 의해 그의 소스 라인(SL)에 접속된다(즉, 선택 트랜지스터의 소스/드레인 채널 경로는 소스 라인(SSL)과 소스 라인(SL) 사이에 접속된다). 선택 트랜지스터들(30)의 각각의 로우는 선택 트랜지스터 라인(STL)(즉, 선택 트랜지스터 라인(STL)은 트랜지스터들의 게이트들에 접속됨)에 의해 동작되는데, 선택 트랜지스터 라인(STL)은 그에 접속된 선택 트랜지스터들(30)의 로우를 활성화(즉, 소스/드레인 채널 경로들을 전도성으로 만들어 SSL들을 STL에 전기적으로 접속시킴) 또는 비활성화(즉, 소스/드레인 채널 경로들을 비전도성으로 만들어 STL로부터 SSL을 전기적으로 접속해제시킴)시키는데 사용된다. 트랜지스터들은 트랜지스터들의 임계 전압을 초과하는 전압을 선택 트랜지스터 라인(STL) 상에 인가함으로써 활성화된다. 트랜지스터들은 전압을 인가하지 않거나 제로 전압을 또는 트랜지스터들의 임계 전압 미만의 저전압을 인가함으로써 비활성화된다.
전술된 어레이 구성은, 메모리 셀들의 나머지 로우 내의 임의의 다른 메모리 셀들, 또는 메모리 어레이 내의 임의의 다른 메모리 셀들의 프로그래밍 상태를 교란시키지 않으면서, 메모리 셀들의 단일 서브로우가 소거되게 할 수 있다. 도 5는 메모리 셀들의 서브로우들 중 단지 하나를 소거하기 위해 인가될 수 있는 예시적인 전압들을 예시한다. 구체적으로, 영역(R1)(타깃 메모리 셀(TMC)들) 내의 워드 라인(WL1) 상의 메모리 셀들을 소거하기 위해서, 영역(R1)에 대한 비트 라인들에 0V가 인가되고, 다른 영역들 내의 비트 라인들에 플로팅 또는 포지티브 전압(예컨대, MV)이 인가된다. 높은 포지티브 전압(예컨대, 12V)이 워드 라인(WL1)에 인가되고, 0V가 모든 다른 워드 라인들(WL)에 인가된다. (예컨대, 임계 전압보다 큰, >MV의) 포지티브 전압이, (소스 라인들(SL) 상의 전압들이 메모리 셀 쌍들의 그 로우에 대한 서브 소스 라인들(SSL) 상으로 전달되도록) 메모리 셀 쌍들의 제1 로우에 대한 선택 트랜지스터들(30)을 턴 온시키기에 충분하게, 소거되는 메모리 셀들의 로우에 대한 선택 트랜지스터 라인(STL0)에 인가된다. 제로 전압(또는 임계 전압 미만인 다른 저전압)이 (STL1을 포함한) 다른 선택 트랜지스터 라인들에 인가되어, 이러한 라인들 상의 선택 트랜지스터들(30)이 오프되게 하고, 구체적으로는 워드 라인들(WL1) 상에 있지 않은 메모리 셀들의 경우 소스 라인(SL1) 상의 전압을 영역(R2) 내의 서브 소스 라인들로 전달시키지 않게 한다. 마지막으로, 소스 라인(SL0)에 0V가 인가되며, 이때 포지티브 전압(예컨대, MV)이 나머지 소스 라인들(SL)에 인가된다. 이러한 전압들은 결과적으로, WL1에 대응하는 로우 내의 영역(R1) 내의 타깃 메모리 셀(TMC)들이 (워드 라인(WL1) 상의 높은 포지티브 전압에 의해) 소거되게 한다. 동일한 로우 내의 다른 메모리 셀들은 소거되지 않는데, 이는 나머지 소스 라인들(SL) 상의 포지티브 전압이 선택 트랜지스터 라인(STL0) 상의 활성화된 선택 트랜지스터들(30)을 통해 그러한 메모리 셀들에 인가되기 때문이다. 구체적으로, 포지티브 전압들이 이러한 메모리 셀들에 대한 제어 게이트 및 소스 영역 둘 모두에 인가되며, 이는 플로팅 게이트가 양쪽 대향 측들 상에서 포지티브 전압들을 볼 것이고 따라서 소거가 발생하지 않을 것이기 때문에 어떠한 소거도 억제할 것이다. 영역(R2) 내의 나머지 메모리 셀들의 프로그래밍 상태는 소스 라인(SL1) 상의 포지티브 전압에 의해 악영향을 받지 않는데, 이는 그러한 메모리 셀들에 대한 선택 트랜지스터들(30)이 활성화되지 않고, 따라서 소스 라인(SL1) 상의 전압이 그러한 메모리 셀들의 소스 영역들에 도달하지 않기 때문이다. 영역(R1) 내의 나머지 메모리 셀들의 프로그래밍 상태는, 포지티브 전압들이 이들의 워드 라인들(WL) 또는 소스 라인(SL0)에 인가되지 않기 때문에 악영향을 받지 않는다.
도 6은 타깃 메모리 셀들 중 하나(TMC들 중 우측 셀)를 프로그래밍하기 위한 예시적인 전압들을 예시한다. 타깃이 된 셀만이 전술된 바와 같이 고온 전자 주입에 의해 프로그래밍에 필요한 전압들의 우측 조합을 수신한다. 다른 셀들은 그의 워드 라인(WL) 상에서 필수 포지티브 전압을, 그리고/또는 그들의 서브 소스 라인들 및 비트 라인들 상에서 필수 전압들을 갖지 않는다. 도 7은, 셀들의 워드 라인들(WL), 서브 소스 라인들 및/또는 비트 라인들 상에 전술된 바와 같은 필수 판독 전압 조합을 수신하는 유일한 셀들인 타깃 메모리 셀(TMC)들을 판독하기 위한 예시적인 전압들을 예시한다.
도 8 내지 도 11은, 도 8에 도시된 바와 같이, 각각의 서브 소스 라인(SSL)이 2개의 선택 트랜지스터들(30) - 이들 각각은 연관된 소스 라인(SL)을 서브 소스 라인들(SSL)에 커플링시킬 수 있음 - 을 포함하는 것을 제외하고는, 도 4 내지 도 7의 실시예와 유사한 제2 실시예를 예시한다. 이러한 구성은, 각각의 서브 소스 라인 상의 더 큰 구동 전류를 위해 각각의 서브 소스 라인을 구동시키기 위한 2개의 선택 트랜지스터들을 제공하기 때문에 유리하다. 도 9는 영역(R1) 내의 워드 라인(WL1) 상의 모든 메모리 셀들을 소거하기 위한 예시적인 전압들을 예시한다(즉, TMC들, 그러한 셀들만이 대향하는(countering) 포지티브 소스 라인 전압이 없이도 높은 워드 라인 전압을 인가받기 때문이다). 도 10은 메모리 셀들 중 하나(TMC들 중 우측 셀)를 프로그래밍하기 위한 예시적인 전압들을 예시하고, 도 11은 타깃 메모리 셀(TMC)들을 판독하기 위한 예시적인 전압들을 예시한다.
도 12 내지 도 15는, 도 12에 도시된 바와 같이, (컬럼 방향의) 메모리 셀들의 각각의 미러 쌍이 2개의 서브 소스 라인들(SSL)을 가져서 메모리 셀들의 각각의 로우가 서브 소스 라인들(SSL)의 그 자신의 세트를 갖게 하는(즉, 각각의 메모리 셀은 상이한 로우에서 다른 인접 메모리 셀과 공유하지 않고 그 자신의 소스 영역 및 서브 소스 라인(SSL)을 가짐) 것을 제외하고는, 도 4 내지 도 7의 실시예와 유사한 제3 실시예를 예시한다. 이는 메모리 셀들의 각각의 로우에 대한 서브 소스 라인들이 다른 로우들 내의 서브 소스 라인들로부터 독립적으로 동작되게 한다. 도 13은 영역(R1) 내의 워드 라인(WL1) 상의 모든 메모리 셀들을 소거하기 위한 예시적인 전압들을 예시한다(즉, TMC들, 그러한 셀들만이 대향하는 포지티브 소스 라인 전압이 없이도 높은 워드 라인 전압을 인가받기 때문이다). 도 14는 메모리 셀들 중 하나(TMC들 중 우측 셀)를 프로그래밍하기 위한 예시적인 전압들을 예시하고, 도 15는 타깃 메모리 셀(TMC)들을 판독하기 위한 예시적인 전압들을 예시한다.
도 16 내지 도 19는, 도 16에 도시된 바와 같이, 소스 라인들(SL)이 수평으로 (로우 방향으로) 연장되고(각각이 선택 트랜지스터들(30)에 의해 서브 소스 라인들(SSL)의 로우에 접속됨), 선택 트랜지스터 라인들(STL)이 수직으로 (컬럼 방향으로) 연장되어(각각이 선택 트랜지스터들(30)의 컬럼에 접속됨), 각각의 선택 트랜지스터 라인(STL)이 선택 트랜지스터들의 로우 대신 선택 트랜지스터들의 컬럼을 활성화시키게 하는 것을 제외하고는, 도 4 내지 도 7의 실시예와 유사한 제4 실시예를 도시한다. 이러한 아키텍처는 인접 선택 트랜지스터들에 대한 확산의 병합(merging)을 허용하여, 메모리 어레이 영역 크기를 추가로 감소시킨다. 도 17은 영역(R1) 내의 워드 라인(WL1) 상의 모든 메모리 셀들을 소거하기 위한 예시적인 전압들을 예시한다(즉, TMC들, 그러한 셀들만이 대향하는 포지티브 소스 라인 전압이 없이도 높은 워드 라인 전압을 인가받기 때문이다). 도 18은 메모리 셀들 중 하나(TMC들 중 우측 셀)를 프로그래밍하기 위한 예시적인 전압들을 예시하고, 도 19는 타깃 메모리 셀(TMC)들을 판독하기 위한 예시적인 전압들을 예시한다.
도 20 내지 도 23은, 도 20에 도시된 바와 같이, 소스 라인들(SL)이 수평으로 (로우 방향으로) 연장되고(각각이 선택 트랜지스터들(30)에 의해 서브 소스 라인들(SSL)의 로우에 접속됨), 선택 트랜지스터 라인들(STL)이 수직으로 (컬럼 방향으로) 연장되어(각각이 선택 트랜지스터들(30)의 컬럼에 접속됨), 각각의 STL 라인이 선택 트랜지스터들의 로우 대신 선택 트랜지스터들의 컬럼을 활성화시키게 하고, 메모리 셀들의 각각의 로우가 그 자신의 서브 소스 라인(SSL)을 갖게 하는 것을 제외하고는, 도 4 내지 도 7의 실시예와 유사한 제5 실시예를 예시한다. 이러한 아키텍처는 제2 및 제3 대안적인 실시예들의 특징들 및 이점들을 조합한다. 도 21은 영역(R1) 내의 워드 라인(WL1) 상의 모든 메모리 셀들을 소거하기 위한 예시적인 전압들을 예시한다(즉, TMC들, 그러한 셀들만이 대향하는 포지티브 소스 라인 전압이 없이도 높은 워드 라인 전압을 인가받기 때문이다). 도 22는 메모리 셀들 중 하나(TMC들 중 우측 셀)를 프로그래밍하기 위한 예시적인 전압들을 예시하고, 도 23은 타깃 메모리 셀(TMC)들을 판독하기 위한 예시적인 전압들을 예시한다.
도 24 내지 도 27은, 도 24에 도시된 바와 같이, 각각의 영역(R)이 각각의 로우에 대한 2개의 서브 소스 라인들(SSL) 및 그에 접속된 2개의 선택 트랜지스터들(30)(이들의 각각은 서브 소스 라인(SSL)을 동일한 소스 라인(SL)에 커플링시킴)을 포함하는 것을 제외하고는, 도 4 내지 도 7의 실시예와 유사한 제6 실시예를 예시한다. 이러한 구성은, 각각의 선택 트랜지스터가 그 로우 내의 메모리 셀 쌍들의 절반에만 접속되는 서브 소스 라인을 구동하여, 각각의 선택 트랜지스터에 대한 부하를 감소시키기 때문에 유리하다. 도 25는 영역(R1) 내의 워드 라인(WL1) 상의 모든 메모리 셀들을 소거하기 위한 예시적인 전압들을 예시한다(즉, TMC들, 그러한 셀들만이 대향하는 포지티브 소스 라인 전압이 없이도 높은 워드 라인 전압을 인가받기 때문이다). 도 26은 메모리 셀들 중 하나(TMC들 중 좌측 셀)를 프로그래밍하기 위한 예시적인 전압들을 예시하고, 도 27은 타깃 메모리 셀(TMC)들을 판독하기 위한 예시적인 전압들을 예시한다.
도 28 내지 도 31은, 도 28에 도시된 바와 같이, (컬럼 방향의) 메모리 셀들의 각각의 미러 쌍이 2개의 서브 소스 라인들(SSL)을 가져서 메모리 셀들의 각각의 로우가 서브 소스 라인들(SSL)의 그 자신의 세트를 갖게 하고(즉, 각각의 메모리 셀은 상이한 로우에서 다른 인접 메모리 셀과 공유하지 않고 그 자신의 소스 영역 및 서브 소스 라인(SSL)을 가짐), 각각의 영역(R)이 각각의 로우에 대한 2개의 서브 소스 라인들(SSL) 및 그에 접속된 2개의 선택 트랜지스터들(30)(이들의 각각은 서브 소스 라인(SSL)을 동일한 소스 라인(SL)에 커플링시킴)을 포함하는 것을 제외하고는, 도 4 내지 도 7의 실시예와 유사한 제7 실시예를 예시한다. 이러한 구성은 제3 및 제6 실시예들의 이점들을 조합한다. 도 29는 영역(R1) 내의 워드 라인(WL1) 상의 모든 메모리 셀들을 소거하기 위한 예시적인 전압들을 예시한다(즉, TMC들, 그러한 셀들만이 대향하는 포지티브 소스 라인 전압이 없이도 높은 워드 라인 전압을 인가받기 때문이다). 도 30은 메모리 셀들 중 하나(TMC들 중 좌측 셀)를 프로그래밍하기 위한 예시적인 전압들을 예시하고, 도 31은 타깃 메모리 셀(TMC)들을 판독하기 위한 예시적인 전압들을 예시한다.
예시적인 메모리 디바이스의 아키텍처가 도 32에 예시되어 있다. 메모리 디바이스는 2개의 별개의 평면(평면 A(62a) 및 평면 B(62b))으로 분리될 수 있는, 비휘발성 메모리 셀들의 어레이(60)를 포함한다. 메모리 셀들은 도 4 내지 도 27에 도시된 바와 같이 반도체 기판(12) 내에 복수의 로우들 및 컬럼들로 배열된, 단일 칩 상에 형성된, 도 1 및 도 2에 도시된 타입의 것일 수 있다. 어드레스 디코더들, 라인 드라이버들 등과 같은 주변 회로들이 비휘발성 메모리 셀들의 어레이에 인접하게 있다. 예를 들어, XDEC(64)는 워드 라인들을 구동하기 위한 로우 디코더이다. SLDRV(66)는 소스 라인들을 구동하기 위한 소스 라인 드라이버이다. YMUX(68) 및 BLINHCTL(72)은 비트 라인들을 구동하고 비트 라인들 상의 전압들 또는 전류들을 감지한다. HVDEC(70)는 고전압 디코더이다. 전하 펌프(CHRGPMP)(74)가 메모리 셀들을 판독, 프로그래밍 및 소거하는 데 사용되는 다양한 전압들을 제공한다. 이들 주변 회로 컴포넌트들은 판독, 프로그램, 및 소거 동작들 동안 어드레스들을 디코딩하고 다양한 전압들을 다양한 메모리 셀 게이트들, 라인들 및 영역들에 공급하는 데 사용된다. (제어 회로를 포함한) 제어기(76)는, 선택 트랜지스터 라인들(STL)을 포함하는 다양한 라인들 상에 신호들을 제공하기 위해서, 상기 언급된 주변 회로들뿐만 아니라 메모리 어레이 내부의 선택 트랜지스터들(30)을 포함한 타깃 메모리 셀들에 대한 각각의 동작(프로그램, 소거, 판독)을 구현하도록 다양한 디바이스 요소들을 제어한다.
전술된 실시예들 모두에 대해, 어레이의 총 크기는 (선택 트랜지스터들 및 그들의 라인들에 대해 공간을 만들기 위해) 단지 적절하게 증가되는데, 이는 임의의 주어진 시간에 메모리 셀들의 서브 로우만을 소거하고, 성능을 증가시키기 위한 동작 동안 소정 서브 소스 라인들(SSL)에만 전압들을 선택적으로 인가할 수 있는 가치있는 트레이드오프이다. 더욱이, 선택 트랜지스터들은, 메모리 어레이의 나머지 부분들 및 그의 형성 시의 프로세스 흐름을 달리 실질적으로 변경하지 않고서도 메모리 어레이에 추가될 수 있다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 임의의 청구항들의 범위에 속하는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해되어야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하는 것이 아니라, 대신에 단지 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것으로 의도된다. 또한, 청구범위 및 명세서로부터 명백한 바와 같이, 모든 방법 단계들이 예시되거나 청구된 정확한 순서로 수행될 필요는 없으며, 오히려 본 발명의 메모리 디바이스의 적절한 형성을 가능하게 하는 임의의 순서로 수행되면 된다. 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 반대도 마찬가지이다. 전술된 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구항들을 제한하는 것으로 간주되어서는 안된다. 예를 들어, 0V를 인가하는 것은 전압을 인가하지 않거나 또는 라인을 접지시키는 것과 동일한데, 그 결과는 특정 라인 상에서 0볼트이다. 추가적으로, 인가된 전압들 중 많은 것이 0V로 나타나지만, 표시된 라인들 중 하나 이상의 것에 대해 낮은 포지티브 또는 네거티브 전압을 인가하는 것은 메모리 셀들을 프로그래밍, 판독 및 소거하기 위한 동일한 원하는 결과들을 생성할 수 있다. 마지막으로, 앞서 개시되고 도면들에서 개시된 수치 값들은 제조된 메모리 셀 어레이의 성능 변동들에 따라 변할 수 있다. 예를 들어, 하기의 표는 전술된 실시예들에 대한 선택된 라인들 및 비선택된 라인들에 인가되는 전압들 및 전류들의 비제한적인 예시적인 범위들을 요약한다.
[표 1]
본 명세서에 사용된 바와 같이, 용어들 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 전기적으로 서로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 전기적으로 서로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간 재료들/요소들도 사이에 갖지 않고서 직접적으로 기판 상에 요소를 형성하는 것뿐만 아니라, 하나 이상의 중간 재료들/요소들을 사이에 갖고서 간접적으로 기판 상에 요소를 형성하는 것을 포함할 수 있다.
Claims (15)
- 메모리 디바이스로서,
반도체 기판 상에 로우(row)들 및 컬럼(column)들로 구성되는 복수의 메모리 셀들 - 상기 메모리 셀들 각각은,
상기 기판 내에 형성되는 소스 및 드레인 영역들로서, 이들 사이에 연장되는 상기 기판의 채널 영역을 한정하는 상기 소스 및 드레인 영역들,
상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
상기 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 제어 게이트를 포함함 -;
상기 메모리 셀들의 로우들 중 하나에 대한 상기 제어 게이트들을 워드 라인 각각이 전기적으로 서로 접속시키는 복수의 워드 라인들;
상기 메모리 셀들의 컬럼들 중 하나에 대한 상기 드레인 영역들을 비트 라인 각각이 전기적으로 서로 접속시키는 복수의 비트 라인들;
상기 메모리 셀들의 로우들 중 하나에 있고 상기 메모리 셀들의 제1 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 서브 소스 라인 각각이 전기적으로 서로 접속시키는 복수의 제1 서브 소스 라인들;
제1 소스 라인 및 제2 소스 라인;상기 메모리 셀들의 로우들 중 하나에 있고 상기 메모리 셀들의 제2 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 서브 소스 라인 각각이 전기적으로 서로 접속시키는 복수의 제2 서브 소스 라인들 - 상기 메모리 셀들의 제2 복수의 컬럼들은 상기 제1 복수의 컬럼들과 상이함 -;
제1 서브 소스 라인들 중 하나와 상기 제1 소스 라인 사이에 각각이 접속되는 복수의 제1 선택 트랜지스터들;
제2 서브 소스 라인들 중 하나와 상기 제2 소스 라인 사이에 각각이 접속되는 복수의 제2 선택 트랜지스터들;
상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 게이트와 상기 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 게이트에 각각이 접속된 복수의 선택 트랜지스터 라인들을 포함하는, 메모리 디바이스. - 제1항에 있어서, 상기 선택 트랜지스터 라인들 각각에 대해, 상기 하나의 제1 선택 트랜지스터 및 상기 하나의 제2 선택 트랜지스터는 상기 메모리 셀들의 동일한 로우에 대해 상기 제1 서브 소스 라인들 중 하나 그리고 제2 서브 소스 라인들 중 하나에 접속되는, 메모리 디바이스.
- 제1항에 있어서,
상기 메모리 셀들의 제1 복수의 컬럼들 내에 있고, 상기 서브 소스 라인들 중 제1 서브 소스 라인에 접속되고, 상기 워드 라인들 중 제1 워드 라인에 접속되는 상기 메모리 셀들의 타깃 그룹에 대해 소거 동작을 수행하도록 구성되는 제어기를 추가로 포함하고, 상기 소거 동작은,
상기 제1 워드 라인에 포지티브 전압을 인가하고;
상기 메모리 셀들의 제2 복수의 컬럼들에 있고 상기 제1 워드 라인에 접속되는 메모리 셀들에 대한 상기 서브 소스 라인들 중 제2 서브 소스 라인과 상기 제2 소스 라인 사이에 접속되는 상기 선택 트랜지스터의 게이트에 접속되는 상기 선택 트랜지스터 라인들 중 제1 선택 트랜지스터 라인에 포지티브 전압을 인가하고;
상기 제2 소스 라인에 포지티브 전압을 인가함으로써 수행되는, 메모리 디바이스. - 제3항에 있어서, 상기 제어기는 추가로 상기 선택 트랜지스터 라인들 중 상기 제1 선택 트랜지스터 라인을 제외한 복수의 선택 트랜지스터 라인들에 상기 제1 및 제2 선택 트랜지스터들의 임계 전압 미만의 전압을 인가함으로써 상기 소거 동작을 수행하도록 구성되는, 메모리 디바이스.
- 제1항에 있어서,
상기 제1 서브 소스 라인들 각각은 상기 메모리 셀들의 로우들 중 제2 로우에 있고 상기 메모리 셀들의 제1 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 전기적으로 서로 접속시키고;
상기 제2 서브 소스 라인들 각각은 상기 메모리 셀들의 로우들 중 제2 로우에 있고 상기 메모리 셀들의 제2 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 전기적으로 서로 접속시키는, 메모리 디바이스. - 제1항에 있어서,
제1 서브 소스 라인들 중 하나와 상기 제1 소스 라인 사이에 각각이 접속되는 복수의 제3 선택 트랜지스터들;
제2 서브 소스 라인들 중 하나와 상기 제2 소스 라인 사이에 각각이 접속되는 복수의 제4 선택 트랜지스터들을 추가로 포함하는, 메모리 디바이스. - 제1항에 있어서,
상기 제1 서브 소스 라인들의 각각의 제1 서브 소스 라인의 경우, 상기 하나의 제1 서브 소스 라인에 의해 전기적으로 서로 접속되는 상기 소스 영역들 전부는 상기 메모리 셀들의 로우들 중 단지 하나의 로우에 있는 메모리 셀들을 위한 것이고;
상기 제2 서브 소스 라인들의 각각의 제2 서브 소스 라인의 경우, 상기 하나의 제2 서브 소스 라인에 의해 전기적으로 서로 접속되는 상기 소스 영역들 전부는 상기 메모리 셀들의 로우들 중 단지 하나의 로우에 있는 메모리 셀들을 위한 것인, 메모리 디바이스. - 제1항에 있어서,
상기 메모리 셀들의 로우들 중 하나에 있고 상기 메모리 셀들의 제3 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 서브 소스 라인 각각이 전기적으로 서로 접속시키는 복수의 제3 서브 소스 라인들;
상기 메모리 셀들의 로우들 중 하나에 있고 상기 메모리 셀들의 제4 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 서브 소스 라인 각각이 전기적으로 서로 접속시키는 복수의 제4 서브 소스 라인들 - 상기 제1, 제2, 제3 및 제4 복수의 컬럼들은 서로 상이함 -;
제3 서브 소스 라인들 중 하나와 상기 제1 소스 라인 사이에 각각이 접속되는 복수의 제3 선택 트랜지스터들;
제4 서브 소스 라인들 중 하나와 상기 제2 소스 라인 사이에 각각이 접속되는 복수의 제4 선택 트랜지스터들을 추가로 포함하고;
상기 선택 트랜지스터 라인들 각각은 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 게이트 및 상기 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 게이트 및 상기 제3 선택 트랜지스터들 중 하나의 제3 선택 트랜지스터의 게이트 및 상기 제4 선택 트랜지스터들 중 하나의 제4 선택 트랜지스터의 게이트에 접속되는, 메모리 디바이스. - 제1항에 있어서,
상기 메모리 셀들의 로우들 중 하나에 있고 상기 메모리 셀들의 제3 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 서브 소스 라인 각각이 전기적으로 서로 접속시키는 복수의 제3 서브 소스 라인들;
상기 메모리 셀들의 로우들 중 하나에 있고 상기 메모리 셀들의 제4 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 서브 소스 라인 각각이 전기적으로 서로 접속시키는 복수의 제4 서브 소스 라인들 - 상기 제1, 제2, 제3 및 제4 복수의 컬럼들은 서로 상이함 -;
제3 서브 소스 라인들 중 하나와 상기 제1 소스 라인 사이에 각각이 접속되는 복수의 제3 선택 트랜지스터들;
제4 서브 소스 라인들 중 하나와 상기 제2 소스 라인 사이에 각각이 접속되는 복수의 제4 선택 트랜지스터들을 추가로 포함하고;
상기 선택 트랜지스터 라인들 각각은 상기 제1 선택 트랜지스터들 중 하나의 제1 선택 트랜지스터의 게이트 및 상기 제2 선택 트랜지스터들 중 하나의 제2 선택 트랜지스터의 게이트 및 상기 제3 선택 트랜지스터들 중 하나의 제3 선택 트랜지스터의 게이트 및 상기 제4 선택 트랜지스터들 중 하나의 제4 선택 트랜지스터의 게이트에 접속되고;
상기 제1 서브 소스 라인들의 각각의 제1 서브 소스 라인의 경우, 상기 하나의 제1 서브 소스 라인에 의해 전기적으로 서로 접속되는 상기 소스 영역들 전부는 상기 메모리 셀들의 로우들 중 단지 하나의 로우에 있는 메모리 셀들을 위한 것이고;
상기 제2 서브 소스 라인들의 각각의 제2 서브 소스 라인의 경우, 상기 하나의 제2 서브 소스 라인에 의해 전기적으로 서로 접속되는 상기 소스 영역들 전부는 상기 메모리 셀들의 로우들 중 단지 하나의 로우에 있는 메모리 셀들을 위한 것이고;
상기 제3 서브 소스 라인들의 각각의 제3 서브 소스 라인의 경우, 상기 하나의 제3 서브 소스 라인에 의해 전기적으로 서로 접속되는 상기 소스 영역들 전부는 상기 메모리 셀들의 로우들 중 단지 하나의 로우에 있는 메모리 셀들을 위한 것이고;
상기 제4 서브 소스 라인들의 각각의 제4 서브 소스 라인의 경우, 상기 하나의 제4 서브 소스 라인에 의해 전기적으로 서로 접속되는 상기 소스 영역들 전부는 상기 메모리 셀들의 로우들 중 단지 하나의 로우에 있는 메모리 셀들을 위한 것인, 메모리 디바이스. - 메모리 디바이스로서,
반도체 기판 상에 로우들 및 컬럼들로 구성되는 복수의 메모리 셀들 - 상기 메모리 셀들 각각은,
상기 기판 내에 형성되는 소스 및 드레인 영역들로서, 이들 사이에 연장되는 상기 기판의 채널 영역을 한정하는 상기 소스 및 드레인 영역들,
상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되는 플로팅 게이트,
상기 채널 영역의 제2 부분 위에 배치되고 그로부터 절연되는 제어 게이트를 포함함 -;
상기 메모리 셀들의 로우들 중 하나에 대한 상기 제어 게이트들을 워드 라인 각각이 전기적으로 서로 접속시키는 복수의 워드 라인들;
상기 메모리 셀들의 컬럼들 중 하나에 대한 상기 드레인 영역들을 비트 라인 각각이 전기적으로 서로 접속시키는 복수의 비트 라인들;
상기 메모리 셀들의 로우들 중 하나에 있고 상기 메모리 셀들의 제1 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 서브 소스 라인 각각이 전기적으로 서로 접속시키는 복수의 제1 서브 소스 라인들;
상기 메모리 셀들의 로우들 중 하나에 있고 상기 메모리 셀들의 제2 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 서브 소스 라인 각각이 전기적으로 서로 접속시키는 복수의 제2 서브 소스 라인들 - 상기 메모리 셀들의 제2 복수의 컬럼들은 상기 제1 복수의 컬럼들과 상이함 -;
복수의 소스 라인들;
제1 서브 소스 라인들 중 하나와 상기 소스 라인들 중 하나 사이에 각각이 접속되는 복수의 제1 선택 트랜지스터들;
제2 서브 소스 라인들 중 하나와 상기 소스 라인들 중 하나 사이에 각각이 접속되는 복수의 제2 선택 트랜지스터들;
상기 제1 선택 트랜지스터들의 게이트들에 접속되는 제1 선택 트랜지스터 라인; 및
상기 제2 선택 트랜지스터들의 게이트들에 접속되는 제2 선택 트랜지스터 라인을 포함하는, 메모리 디바이스. - 제10항에 있어서, 상기 소스 라인들 각각의 경우, 상기 소스 라인들에 접속되는 제1 선택 트랜지스터들 중 하나는 상기 메모리 셀들의 제1 로우에 대해 상기 제1 서브 소스 라인들 중 하나에 접속되고 상기 소스 라인들에 접속되는 제2 선택 트랜지스터들 중 하나는 상기 메모리 셀들 중 상기 제1 로우에 대해 상기 제2 서브 소스 라인들 중 하나에 접속되는, 메모리 디바이스.
- 제10항에 있어서,
상기 메모리 셀들의 제1 복수의 컬럼들 내에 있고, 상기 서브 소스 라인들 중 제1 서브 소스 라인에 접속되고, 상기 워드 라인들 중 제1 워드 라인에 접속되는 상기 메모리 셀들의 타깃 그룹에 대해 소거 동작을 수행하도록 구성되는 제어기를 추가로 포함하고, 상기 소거 동작은,
상기 제1 워드 라인에 포지티브 전압을 인가하고;
상기 제2 선택 트랜지스터 라인에 포지티브 전압을 인가하고;
상기 메모리 셀들의 제2 복수의 컬럼들에 있고 상기 제1 워드 라인에 접속되는 메모리 셀들에 대한 상기 서브 소스 라인들 중 하나에 접속되는 상기 선택 트랜지스터들 중 하나에 접속되는 상기 소스 라인들 중 하나에 포지티브 전압을 인가함으로써 수행되는, 메모리 디바이스. - 제12항에 있어서, 상기 제어기는 제1 선택 트랜지스터 라인에 제로 전압을 인가함으로써 상기 소거 동작을 추가로 수행하도록 구성되는, 메모리 디바이스.
- 제10항에 있어서,
상기 제1 서브 소스 라인들 각각은 상기 메모리 셀들의 로우들 중 제2 로우에 있고 상기 메모리 셀들의 제1 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 전기적으로 서로 접속시키고;
상기 제2 서브 소스 라인들 각각은 상기 메모리 셀들의 로우들 중 제2 로우에 있고 상기 메모리 셀들의 제2 복수의 컬럼들에 있는 상기 메모리 셀들의 소스 영역들을 전기적으로 서로 접속시키는, 메모리 디바이스. - 제10항에 있어서,
상기 제1 서브 소스 라인들의 각각의 제1 서브 소스 라인의 경우, 상기 하나의 제1 서브 소스 라인에 의해 전기적으로 서로 접속되는 상기 소스 영역들 전부는 상기 메모리 셀들의 로우들 중 단지 하나의 로우에 있는 메모리 셀들을 위한 것이고;
상기 제2 서브 소스 라인들의 각각의 제2 서브 소스 라인의 경우, 상기 하나의 제2 서브 소스 라인에 의해 전기적으로 서로 접속되는 상기 소스 영역들 전부는 상기 메모리 셀들의 로우들 중 단지 하나의 로우에 있는 메모리 셀들을 위한 것인, 메모리 디바이스.
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