CN112119463A - 具有字节擦除操作的分裂栅极闪存存储器阵列 - Google Patents

Abstract

本公开涉及一种存储器设备，该存储器设备具有：成行和列的存储器单元；字线，将存储器单元行的控制栅极连接在一起；位线，将存储器单元列的漏极区电连接在一起；第一子源极线，每个第一子源极线将处于存储器单元行中的一个中和处于第一多个存储器单元列中的源极区电连接在一起；第二子源极线，每个第二子源极线将处于存储器单元行中的一个中和处于第二多个存储器单元列中的源极区电连接在一起；第一源极线和第二源极线；第一选择晶体管，每个第一选择晶体管连接在第一子源极线中的一个与第一源极线之间；第二选择晶体管，每个第二选择晶体管连接在第二子源极线中的一个与第二源极线之间；和选择晶体管线，每个选择晶体管线连接到第一选择晶体管中的一个以及第二选择晶体管中的一个的栅极。

Description

具有字节擦除操作的分裂栅极闪存存储器阵列

相关专利申请

本申请要求于2018年5月16日提交的美国临时申请62/672124号、于2018年5月18日提交的美国临时申请62/673633号以及于2018年7月23日提交的美国专利申请16/042000号的权益。

技术领域

本发明涉及非易失性存储器阵列。

背景技术

分裂栅极非易失性存储器单元和此类单元阵列是熟知的。例如，美国专利5,029,130(’130专利)公开了分裂栅极非易失性存储器单元阵列。存储器单元在图1中示出。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在漏极区16的一部分上方。控制栅极22具有第一部分22a和第二部分22b，该第一部分设置在沟道区18的第二部分上方并且与其绝缘(并且控制其电导率)，该第二部分22b沿着浮栅20向上并且在浮栅上方延伸。浮栅20和控制栅极22通过栅极氧化物26与衬底12绝缘。

通过将高的正电压置于控制栅极22上，擦除存储器单元(从浮栅去除电子)，导致浮栅20上的电子经由福勒-诺德海姆隧穿效应从浮栅20通过中间绝缘体24遂穿到控制栅极22。

通过将正电压置于控制栅极22上以及将正电压置于漏极16上来编程存储器单元(其中电子被置于浮栅上)。电子电流将从源极14流向漏极16。当电子到达控制栅极22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物26被注入到浮栅20上。该技术通常被称为热电子注入。

通过将正的读取电压置于漏极16和控制栅极22上(这接通控制栅极下方的沟道区)来读取存储器单元。如果浮栅20带正电(即，电子被擦除并且正耦合到漏极16)，则从控制栅极22到浮栅20存在足够的电容耦合来导通浮栅20下面的沟道区的部分，并且电流将流过沟道区18，这被感测为擦除或“1”状态。如果浮栅20带负电(即，利用电子进行了编程)，那么从控制栅极22到浮栅20的电容耦合不足以导通浮栅20下方的沟道区的部分，该部分将保持大部分或完全关断，并且电流将不会(或几乎不会)流过沟道区18，这被感测为编程或“0”状态。本领域的技术人员应当理解，术语源极和漏极可以是可互换的，如图2所示，其中部分地位于浮栅下方的区域可被称为源极区14，并且与控制栅极相邻的区域被称为漏极区16。图2还示出了可如何形成共享单个源极区14的存储器单元对。两个相邻的存储器单元对可端对端布置并且共享单个漏极区16。

图3示出了存储器单元10的常规阵列配置。存储器单元10按行和列布置。每列包括端对端布置的存储器单元对。每列通常被称为有源区，并且相邻的有源区通过形成于通常被称为隔离区中的绝缘材料彼此绝缘。每行的存储器单元包括将该行的存储器单元的所有控制栅极22电连接在一起的字线WL。优选地，控制栅极跨整个行连续地形成，并且构成字线WL(即，每个存储器单元的控制栅极是字线WL的设置在该存储器单元的沟道区上方的那部分)。每行的存储器单元对包括源极线SL，该源极线将该行的存储器单元对的所有源极区14电连接在一起。该源极线可以是延伸跨过有源区/隔离区的连续扩散区，或者可包括单独的导电线，该导电线包括到源极区的周期性接触。每列的存储器单元包括位线BL，该位线将该列存储器单元的所有漏极区16电连接在一起。

图3示出了四行四列的阵列，其中具有四条字线WL0-WL3、四条位线BL0-BL3和两条源极线SL0-SL1。然而，应当理解，具有此类架构的存储器阵列将可能包括至少数百或数千个行和列。

如上所详述，通过在控制栅极上施加高电压来擦除存储器单元。因此，通过向一行的字线施加高电压来一次擦除该整行的存储器单元。该架构的一个限制是，如果只需要改变该行的一部分中存储的信息，诸如信息的单个字节，则将不得不擦除和重新编程整个行。不存在仅擦除一行存储器单元的一部分的能力。

需要一种允许选择性地擦除一行存储器单元的仅一部分的存储器阵列架构。

发明内容

前述问题和需要通过包括在半导体衬底以行和列来配置的多个存储器单元的存储器设备得到解决。存储器单元中的每一个包括形成在衬底中并限定在其间延伸的衬底沟道区的源极区和漏极区，设置在沟道区的第一部分上并与其绝缘的浮栅，以及设置在沟道区的第二部分上并与其绝缘的控制栅极。该存储器设备还包括：多条字线，每条字线将存储器单元的行中的一行的控制栅极电连接在一起；多条位线，每条位线将存储器单元的列中的一列的漏极区电连接在一起；多条第一子源极线，每条第一子源极线将处于存储器单元的行中的一个行中并且处于存储器单元的第一多个列中的存储器单元的源极区电连接在一起；多条第二子源极线，每条第二子源极线将处于存储器单元的行中的一个行中并且处于存储器单元的第二多个列中的存储器单元的源极区电连接在一起，其中第一多个列不同于第二多个列；第一源极线和第二源极线；多个第一选择晶体管，每个第一选择晶体管连接在第一子源极线中的一个与第一源极线之间；多个第二选择晶体管，每个第二选择晶体管连接在第二子源极线中的一个与第二源极线之间；以及多个选择晶体管线，每个选择晶体管线连接到第一选择晶体管中的一个的栅极以及第二选择晶体管中的一个的栅极。

该存储器设备可包括以行和列配置在半导体衬底上的多个存储器单元，其中存储器单元中的每一个包括形成在衬底中并限定在其间延伸的衬底沟道区的源极区和漏极区，设置在沟道区的第一部分上并与其绝缘的浮栅，以及设置在沟道区的第二部分上并与其绝缘的控制栅。该存储器设备还包括：多条字线，每条字线将存储器单元的行中的一行的控制栅极电连接在一起；多条位线，每条位线将存储器单元的列中的一列的漏极区电连接在一起；多条第一子源极线，每条第一子源极线将处于存储器单元的行中的一行中并且处于存储器单元的第一多个列中的存储器单元的源极区电连接在一起；多条第二子源极线，每条第二子源极线将处于存储器单元的行中的一行中并且处于存储器单元的第二多个列中的存储器单元的源极区电连接在一起，其中第一多个列不同于第二多个列；多条源极线；多个第一选择晶体管，每个第一选择晶体管连接在第一子源极线中的一个与源极线中的一个之间；多个第二选择晶体管，每个第二选择晶体管连接在第二子源极线中的一个与源极线中的一个之间；第一选择晶体管线，该第一选择晶体管线连接到第一选择晶体管的栅极；以及第二选择晶体管线，该第二选择晶体管线连接到第二选择晶体管的栅极。

通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。

附图说明

图1是常规存储器单元的剖视图。

图2是常规存储器单元的剖视图。

图3是示出常规存储器阵列架构的示意图。

图4是示出存储器阵列架构的第一实施方案的示意图。

图5是示出用于存储器阵列架构的第一实施方案的示例性擦除操作电压的示意图。

图6是示出用于存储器阵列架构的第一实施方案的示例性编程操作电压的示意图。

图7是示出用于存储器阵列架构的第一实施方案的示例性读取操作电压的示意图。

图8是示出存储器阵列架构的第二实施方案的示意图。

图9是示出用于存储器阵列架构的第二实施方案的示例性擦除操作电压的示意图。

图10是示出用于存储器阵列架构的第二实施方案的示例性编程操作电压的示意图。

图11是示出用于存储器阵列架构的第二实施方案的示例性读取操作电压的示意图。

图12是示出存储器阵列架构的第三实施方案的示意图。

图13是示出用于存储器阵列架构的第三实施方案的示例性擦除操作电压的示意图。

图14是示出用于存储器阵列架构的第三实施方案的示例性编程操作电压的示意图。

图15是示出用于存储器阵列架构的第三实施方案的示例性读取操作电压的示意图。

图16是示出存储器阵列架构的第四实施方案的示意图。

图17是示出用于存储器阵列架构的第四实施方案的示例性擦除操作电压的示意图。

图18是示出用于存储器阵列架构的第四实施方案的示例性编程操作电压的示意图。

图19是示出用于存储器阵列架构的第四实施方案的示例性读取操作电压的示意图。

图20是示出存储器阵列架构的第五实施方案的示意图。

图21是示出用于存储器阵列架构的第五实施方案的示例性擦除操作电压的示意图。

图22是示出用于存储器阵列架构的第五实施方案的示例性编程操作电压的示意图。

图23是示出用于存储器阵列架构的第五实施方案的示例性读取操作电压的示意图。

图24是示出存储器阵列架构的第六实施方案的示意图。

图25是示出用于存储器阵列架构的第六实施方案的示例性擦除操作电压的示意图。

图26是示出用于存储器阵列架构的第六实施方案的示例性编程操作电压的示意图。

图27是示出用于存储器阵列架构的第六实施方案的示例性读取操作电压的示意图。

图28是示出存储器阵列架构的第七实施方案的示意图。

图29是示出用于存储器阵列架构的第七实施方案的示例性擦除操作电压的示意图。

图30是示出用于存储器阵列架构的第七实施方案的示例性编程操作电压的示意图。

图31是示出用于存储器阵列架构的第七实施方案的示例性读取操作电压的示意图。

图32是示出示例性存储器设备的架构的示意图。

具体实施方式

本发明的阵列架构提供了仅擦除一行存储器单元的一部分的能力。图4示出了类似于图3的架构的第一实施方案。然而，取代具有沿行的整个长度延伸的源极线的是，每行的存储器单元对包括多个子源极线SSL，其中每个子源极线SSL仅延伸跨过每行的存储器单元对的源极区的子集(即，存储器单元对的子行)并将其电连接在一起。具体地，将存储器单元的行划分为区域R(即，存储器单元的不同的多个列)，其中子源极线SSL各自仅跨存储器单元的行在一个区域R内的那部分的源极区延伸并将该源极区电连接在一起。图4示出了两个区域R1和R2，其中每个区域为两个存储器单元宽(即，两列宽，其中存储器单元的每一子行包括两个存储器单元，因此存储器单元对的每一子行包括四个存储器单元)。然而，区域R的数量及其宽度(即，区域R中的存储器单元的列数量)可变化。例如，区域R内的存储器单元的每一子行可包括足够的存储器单元以存储一个字节(8位)的数据。另选地，区域R内的存储器单元的子行可包括足够的存储器单元以存储一个字的数据(16或32位)。

任何给定区域R内的存储器单元对的每一子行具有其自身的子源极线SSL。因此，每个区域R具有其自身的一组子源极线SSL。每个区域R还具有其自身的垂直延伸的源极线SL(即，在列方向上延伸)。每条子源极线SSL通过选择晶体管30连接到其源极线SL(即，选择晶体管的源极/漏极沟道路径连接在源极线SSL与源极线SL之间)。每行的选择晶体管30通过用于激活(即，使源极/漏极沟道路径导通以将SSL电连接到STL)或去激活(即，使源极/漏极沟道路径不导通以将SSL与STL断开)与其连接的选择晶体管30的选择晶体管线STL(选择晶体管线STL连接到晶体管的栅极)来操作。通过在选择晶体管线STL上施加超过晶体管的阈值电压的电压来激活晶体管。通过不施加或施加零电压或施加低于晶体管的阈值电压的低电压来去激活晶体管。

上述阵列配置允许擦除存储器单元的单个子行，而不干扰该行存储器单元的剩余部分中的任何其他存储器单元或该存储器阵列中的任何其他存储器单元的编程状态。图5示出了可施加以仅擦除存储器单元的子行中的一个的示例性电压。具体地，为了擦除区域R1中的字线WL1上的存储器单元(目标存储器单元TMC)，将0V施加到区域R1的位线，并且将浮置或正电压(例如，MV)施加到其他区域中的位线。将高正电压(例如，12V)施加到字线WL1，并且将0V施加到所有的其他字线WL。将正电压(例如，>MV，该MV大于阈值电压)施加到正被擦除的该行存储器单元的选择晶体管线STL0，足以导通第一行存储器单元对的选择晶体管30(使得源极线SL上的电压传递到该行存储器单元对的子源极线SSL)。将零电压(或低于阈值电压的其他低电压)施加到其他选择晶体管线(包括STL1)，使得这些线上的选择晶体管30关断，并且具体地，对于不在字线WL1上的存储器单元，不会将源极线SL1上的电压传递到区域R2中的子源极线。最后，将0V施加到源极线SL0，其中将正电压(例如，MV)施加到剩余的源极线SL。这些电压导致对应于WL1的行中在区域R1中的目标存储器单元TMC被擦除(通过字线WL1上的高正电压进行)。相同行中的其他存储器单元未被擦除，因为剩余源极线SL上的正电压通过选择晶体管线STL0上被激活的选择晶体管30而施加到那些存储器单元。具体地，将正电压施加到这些存储器单元的控制栅极和源极区两者，这将抑制任何擦除，因为浮栅将在两个相对侧上看到正电压，因此不会发生擦除。区域R2中的剩余存储器单元的编程状态不受源极线SL1上的正电压的不利影响，因为那些存储器单元的选择晶体管30未被激活，因此源极线SL1上的电压未到达那些存储器单元的源极区。区域R1中的剩余存储器单元的编程状态不受不利影响，因为没有正电压被施加到其字线WL或源极线SL0。

图6示出了用于对目标存储器单元中的一个(TMC的右手侧单元)进行编程的示例性电压。仅目标单元接收通过如上所述的热电子注入进行编程所需电压的正确组合。其他单元在其字线WL上不具有必要的正电压，和/或在其子源极线和位线上不具有必要的电压。图7示出了用于读取目标存储器单元TMC的示例性电压，该目标存储器单元TMC是在其字线WL、子源极线和/或位线上接收如上所述的必要读取电压组合的唯一单元。

图8至图11示出了第二实施方案，该第二实施方案类似于图4至图7的实施方案，不同的是，如图8所示，每个子源极线SSL包括两个选择晶体管30，每个选择晶体管可将相关联的源极线SL耦接到子源极线SSL。这种配置是有利的，因为这提供两个选择晶体管以每个子源极线上的更大的驱动电流来驱动每个子源极线。图9示出了用于擦除字线WL1上在区域R1中的所有存储器单元的示例性电压(即，TMC，因为仅那些单元经受高字线电压而没有相反的正源极线电压)。图10示出了用于对存储器单元中的一个(TMC的右手侧单元)进行编程的示例性电压，并且图11示出了用于读取目标存储器单元TMC的示例性电压。

图12至图15示出了第三实施方案，该第三实施方案类似于图4至图7的实施方案，不同的是，如图12所示，存储器单元的每个镜像对(在列方向上)具有两个子源极线SSL，使得每行的存储器单元具有其自身的一组子源极线SSL(即，每个存储器单元具有其自身的源极区和子源极线SSL，而不与不同行中的另一相邻存储器单元共享)。这允许每行的存储器单元的子源极线独立于其他行中的子源极线来操作。图13示出了用于擦除字线WL1上在区域R1中的所有存储器单元的示例性电压(即，TMC，因为仅那些单元经受高字线电压而没有相反的正源极线电压)。图14示出了用于对存储器单元中的一个(TMC的右手侧单元)进行编程的示例性电压，并且图15示出了用于读取目标存储器单元TMC的示例性电压。

图16至图19示出第四实施方案，该第四实施方案类似于图4至图7的实施方案，不同的是，如图16所示，源极线SL水平延伸(在行方向上，各自通过选择晶体管30连接到一行子源极线SSL)，并且选择晶体管线STL垂直延伸(在列方向上，各自连接到一列的选择晶体管30)，使得每条选择晶体管线STL激活一列的选择晶体管而不是激活一行的选择晶体管。该架构允许相邻的选择晶体管的扩散合并，从而进一步减小存储器阵列面积大小。图17示出了用于擦除字线WL1上在区域R1中的所有存储器单元的示例性电压(即，TMC，因为仅那些单元经受高字线电压而没有相反的正源极线电压)。图18示出了用于对存储器单元中的一个(TMC的右手侧单元)进行编程的示例性电压，并且图19示出了用于读取目标存储器单元TMC的示例性电压。

图20至图23示出第五实施方案，该第五实施方案类似于图4至图7的实施方案，不同的是，如图20所示，源极线SL水平延伸(在行方向上，各自通过选择晶体管30连接到一行子源极线SSL)，并且选择晶体管线STL垂直延伸(在列方向上，各自连接到一列的选择晶体管30)，使得每条STL线激活一列的选择晶体管而不是激活一行的选择晶体管，并且每行的存储器单元具有其自身的子源极线SSL。该架构组合了第二另选实施方案和第三另选实施方案的特征和优点。图21示出了用于擦除字线WL1上在区域R1中的所有存储器单元的示例性电压(即，TMC，因为仅那些单元经受高字线电压而没有相反的正源极线电压)。图22示出了用于对存储器单元中的一个(TMC的右手侧单元)进行编程的示例性电压，并且图23示出了用于读取目标存储器单元TMC的示例性电压。

图24至图27示出了第六实施方案，该第六实施方案类似于图4至图7的实施方案，不同的是，如图24所示，每个区域R包括针对每行的两个子源极线SSL以及连接到子源极线SSL的两个选择晶体管30(每个选择晶体管将子源极线SSL耦接到相同的源极线SL)。该配置是有利的，因为每个选择晶体管驱动仅连接到该行中的存储器单元对的一半的子源极线，从而减少每个选择晶体管的负载。图25示出了用于擦除字线WL1上在区域R1中的所有存储器单元的示例性电压(即，TMC，因为仅那些单元经受高字线电压而没有相反的正源极线电压)。图26示出了用于对存储器单元中的一个(TMC的左手侧单元)进行编程的示例性电压，并且图27示出了用于读取目标存储器单元TMC的示例性电压。

图28至图31示出了第七实施方案，该第七实施方案类似于图4至图7的实施方案，不同的是，如图28所示，存储器单元的每个镜像对(在列方向上)具有两个子源极线SSL，使得每行的存储器单元具有其自身的一组子源极线SSL(即，每个存储器单元具有其自身的源极区和子源极线SSL，而不与不同行中的另一相邻存储器单元共享)，并且每个区域R包括针对每行的两个子源极线SSL以及连接到子源极线SSL的两个选择晶体管30(每个选择晶体管将子源极线SSL耦接到相同的源极线SL)。该配置组合了第三实施方案和第六实施方案的优点。图29示出了用于擦除字线WL1上在区域R1中的所有存储器单元的示例性电压(即，TMC，因为仅那些单元经受高字线电压而没有相反的正源极线电压)。图30示出了用于对存储器单元中的一个(TMC的左手侧单元)进行编程的示例性电压，并且图31示出了用于读取目标存储器单元TMC的示例性电压。

图32示出了示例性存储器设备的架构。存储器设备包括非易失性存储器单元的阵列60，该阵列可被分隔成两个单独的平面(平面A 62a和平面B 62b)。如图4至图27所描绘的，存储器单元可以是图1至图2所示的类型的存储器单元，可形成在单个芯片上，可在半导体衬底12中以多个行和多个列来布置。诸如地址解码器、线驱动器等的外围电路与非易失性存储器单元的阵列相邻。例如，XDEC 64是用于驱动字线的行解码器。SLDRV 66是用于驱动源极线的源极线驱动器。YMUX 68和BLINHCTL 72驱动位线并感测位线上的电压或电流。HVDEC 70是高电压解码器。电荷泵CHRGPMP 74提供用于读取、编程和擦除存储器单元的各种电压。这些外围电路部件用于在读取、编程和擦除操作期间解码地址并向各种存储器单元栅极、线和区提供各种电压。控制器76(包含控制电路)控制各种设备元件以在包括上述外围电路以及存储器阵列内的选择晶体管30的目标存储器单元上实施每个操作(编程、擦除、读取)，以在包括选择晶体管线STL的各种线上提供信号。

对于所有上述实施方案，仅适度增加了阵列的总尺寸(以为选择晶体管及其线留出空间)，这是值得权衡的，因为能够在任何给定时间仅擦除存储器单元的子行，并且在操作期间选择性地仅在某些子源极线SSL上施加电压以提高性能。此外，可将选择晶体管添加到存储器阵列，而无需以其他方式实质上改变存储器阵列的剩余部分和形成该存储器阵列的工艺流程。

应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖在任何权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求书或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序执行，而是需要以允许本发明的存储器设备的适当形成的任意顺序来执行。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。例如，施加0V与不施加电压或将线接地相同，其中不施加电压或将线接地的结果在特定线上为零伏。另外，虽然所施加的电压中的许多电压指示0V，但是对于编程、读取和擦除存储器单元，向所指示的线中的一个或多个施加低的正电压或负电压可产生相同的所需结果。最后，上文和附图中公开的数值可根据所制造的存储器单元阵列的性能变化而变化。例如，下表汇总了施加到上述实施方案的所选择的线以及未选择的线的电压和电流的非限制性示例性范围：

表1

*可能期望在编程期间将0V置于不包含目标存储器单元的区域R中的未选择位线上。

应当指出的是，如本文所用，术语“在……上方”和“在……上”均包括性地包括“直接在……上”(之间没有设置中间材料、元件或空间)和“间接在……上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电连接到”包括“被直接电连接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电连接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (15)

1.一种存储器设备，包括：

多个存储器单元，所述多个存储器单元以行和列配置在半导体衬底上，其中所述存储器单元中的每个存储器单元包括：

源极区和漏极区，所述源极区和所述漏极区形成在所述衬底中，并且限定所述衬底的在所述源极区和所述漏极区之间延伸的沟道区；

浮栅，所述浮栅设置在所述沟道区的第一部分上方并与其绝缘；

控制栅，所述控制栅设置在所述沟道区的第二部分上方并与其绝缘；

多条字线，每条字线将所述存储器单元的所述行中的一行的所述控制栅极电连接在一起；

多条位线，每条位线将所述存储器单元的所述列中的一列的所述漏极区电连接在一起；

多条第一子源极线，每条第一子源极线将处于所述存储器单元的所述行中的一行中并且处于所述存储器单元的第一多个列中的所述存储器单元的所述源极区电连接在一起；

多条第二子源极线，每条第二子源极线将处于所述存储器单元的所述行中的一行中并且处于所述存储器单元的第二多个列中的所述存储器单元的所述源极区电连接在一起，其中所述第一多个列与所述第二多个列不同；

第一源极线和第二源极线；

多个第一选择晶体管，每个第一选择晶体管连接在第一子源极线中的一条第一子源极线与所述第一源极线之间；

多个第二选择晶体管，每个第二选择晶体管连接在第二子源极线中的一条第二子源极线与所述第二源极线之间；

多条选择晶体管线，每条选择晶体管线连接到所述第一选择晶体管中的一个第一选择晶体管的栅极以及所述第二选择晶体管中的一个第二选择晶体管的栅极。

2.根据权利要求1所述的存储器设备，其中对于所述选择晶体管线中的每条选择晶体管线，一个所述第一选择晶体管和一个所述第二选择晶体管连接到相同行的所述存储器单元的所述子源极线。

3.根据权利要求1所述的存储器设备，所述存储器设备还包括：

控制器，所述控制器被配置为通过以下方式对目标组的存储器单元执行擦除操作，所述目标组的存储器单元位于所述存储器单元的所述第一多个列中，连接到所述子源极线中的第一子源极线，并且连接到所述字线中的第一字线：

向所述第一字线施加正电压；

对于处于所述存储器单元的所述第二多个列中并且连接到所述第一字线的存储器单元，将正电压施加到所述选择晶体管线中的第一选择晶体管线，所述第一选择晶体管线连接到所述选择晶体管的所述栅极，所述选择晶体管连接在所述第二源极线与所述子源极线中的第二子源极线之间；以及

将正电压施加到所述第二源极线。

4.根据权利要求3所述的存储器设备，其中所述控制器被配置为还通过向除所述选择晶体管线中的所述第一选择晶体管线之外的所述多个选择晶体管线施加低于所述第一选择晶体管和所述第二选择晶体管的阈值电压的电压来执行所述擦除操作。

5.根据权利要求1所述的存储器设备，其中：

所述第一子源极线中的每条第一子源极线将处于所述存储器单元的所述行中的第二行中并且处于所述存储器单元的所述第一多个列中的所述存储器单元的所述源极区电连接在一起；并且

所述第二子源极线中的每条第二子源极线将处于所述存储器单元的所述行中的第二行中并且处于所述存储器单元的所述第二多个列中的所述存储器单元的所述源极区电连接在一起。

6.根据权利要求1所述的存储器设备，所述存储器设备还包括：

多个第三选择晶体管，每个第三选择晶体管连接在第一子源极线中的一条第一子源极线与所述第一源极线之间；

多个第四选择晶体管，每个第四选择晶体管连接在第二子源极线中的一条第二子源极线与所述第二源极线之间。

7.根据权利要求1所述的存储器设备，其中：

对于所述第一子源极线中的每一条第一子源极线，由一个所述第一子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一行中的存储器单元；以及

对于所述第二子源极线中的每一条第二子源极线，由一个所述第二子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一行中的存储器单元。

8.根据权利要求1所述的存储器设备，所述存储器设备还包括：

多条第三子源极线，每条第三子源极线将处于所述存储器单元的所述行中的一行中并且处于所述存储器单元的第三多个列中的所述存储器单元的所述源极区电连接在一起；

多条第四子源极线，每条第四子源极线将处于所述存储器单元的所述行中的一行中并且处于所述存储器单元的第四多个列中的所述存储器单元的所述源极区电连接在一起，其中所述第一多个列、所述第二多个列、所述第三多个列和所述第四多个列彼此不同；

多个第三选择晶体管，每个第三选择晶体管连接在第三子源极线中的一条第三子源极线与所述第一源极线之间；

多个第四选择晶体管，每个第四选择晶体管连接在第四子源极线中的一条第四子源极线与所述第二源极线之间；

其中所述选择晶体管线中的每条选择晶体管线连接到所述第一选择晶体管中的一个第一选择晶体管的栅极、所述第二选择晶体管中的一个第二选择晶体管的栅极、所述第三选择晶体管中的一个第三选择晶体管的栅极和所述第四选择晶体管中的一个第四选择晶体管的栅极。

9.根据权利要求1所述的存储器设备，所述存储器设备还包括：

多条第三子源极线，每条第三子源极线将处于所述存储器单元的所述行中的一行中并且处于所述存储器单元的第三多个列中的所述存储器单元的所述源极区电连接在一起；

多条第四子源极线，每条第四子源极线将处于所述存储器单元的所述行中的一行中并且处于所述存储器单元的第四多个列中的所述存储器单元的所述源极区电连接在一起，其中所述第一多个列、所述第二多个列、所述第三多个列和所述第四多个列彼此不同；

多个第三选择晶体管，每个第三选择晶体管连接在第三子源极线中的一条第三子源极线与所述第一源极线之间；

多个第四选择晶体管，每个第四选择晶体管连接在第四子源极线中的一条第四子源极线与所述第二源极线之间；

其中所述选择晶体管线中的每条选择晶体管线连接到所述第一选择晶体管中的一个第一选择晶体管的栅极、所述第二选择晶体管中的一个第二选择晶体管的栅极、所述第三选择晶体管中的一个第三选择晶体管的栅极和所述第四选择晶体管中的一个第四选择晶体管的栅极；

其中对于所述第一子源极线中的每一条第一子源极线，由一个所述第一子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一行中的存储器单元；

其中对于所述第二子源极线中的每一条第二子源极线，由一个所述第二子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一行中的存储器单元；

其中对于所述第三子源极线中的每一条第三子源极线，由一个所述第三子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一行中的存储器单元；并且

其中对于所述第四子源极线中的每一条第四子源极线，由一个所述第四子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一行中的存储器单元。

10.一种存储器设备，包括：

多个存储器单元，所述多个存储器单元以行和列配置在半导体衬底上，其中所述存储器单元中的每个存储器单元包括：

源极区和漏极区，所述源极区和所述漏极区形成在所述衬底中，并且限定所述衬底的在所述源极区和所述漏极区之间延伸的沟道区；

浮栅，所述浮栅设置在所述沟道区的第一部分上方并与其绝缘；

控制栅，所述控制栅设置在所述沟道区的第二部分上方并与其绝缘；

多条字线，每条字线将所述存储器单元的所述行中的一行的所述控制栅极电连接在一起；

多条位线，每条位线将所述存储器单元的所述列中的一列的所述漏极区电连接在一起；

多条第一子源极线，每条第一子源极线将处于所述存储器单元的所述行中的一行中并且处于所述存储器单元的第一多个列中的所述存储器单元的所述源极区电连接在一起；

多条第二子源极线，每条第二子源极线将处于所述存储器单元的所述行中的一行中并且处于所述存储器单元的第二多个列中的所述存储器单元的所述源极区电连接在一起，其中所述第一多个列与所述第二多个列不同；

多条源极线；

多个第一选择晶体管，每个第一选择晶体管连接在第一子源极线中的一条第一子源极线与所述源极线中的一条源极线之间；

多个第二选择晶体管，每个第二选择晶体管连接在第二子源极线中的一条第二子源极线与所述源极线中的一条源极线之间；

第一选择晶体管线，所述第一选择晶体管线连接到所述第一选择晶体管的栅极；和

第二选择晶体管线，所述第二选择晶体管线连接到所述第二选择晶体管的栅极。

11.根据权利要求10所述的存储器设备，其中对于所述源极线中的每条源极线，与所述源极线连接的第一选择晶体管中的一个第一选择晶体管连接到所述存储器单元的第一行的所述第一子源极线中的一条第一子源极线，并且与所述源极线连接的所述第二选择晶体管中的一个第二选择晶体管连接到所述存储器单元的所述第一行的所述第二子源极线中的一条第二子源极线。

12.根据权利要求10所述的存储器设备，所述存储器设备还包括：

控制器，所述控制器被配置为通过以下方式对目标组的存储器单元执行擦除操作，所述目标组的存储器单元位于所述存储器单元的所述第一多个列中，连接到所述子源极线中的第一子源极线，并且连接到所述字线中的第一字线：

向所述第一字线施加正电压；

向所述第二选择晶体管线施加正电压；以及

对于处于所述存储器单元的所述第二多个列中并且连接到所述第一字线的存储器单元，将正电压施加到所述源极线中的一条源极线，所述一条源极线连接到所述选择晶体管中的一个选择晶体管，所述一个选择晶体管连接到所述子源极线中的一条子源极线。

13.根据权利要求12所述的存储器设备，其中所述控制器被配置为还通过向所述第一选择晶体管线施加低于所述第一选择晶体管和所述第二选择晶体管的阈值电压的电压来执行所述擦除操作。

14.根据权利要求10所述的存储器设备，其中：

所述第一子源极线中的每条第一子源极线将处于所述存储器单元的所述行中的第二行中并且处于所述存储器单元的所述第一多个列中的所述存储器单元的所述源极区电连接在一起；并且

所述第二子源极线中的每条第二子源极线将处于所述存储器单元的所述行中的第二行中并且处于所述存储器单元的所述第二多个列中的所述存储器单元的所述源极区电连接在一起。

15.根据权利要求10所述的存储器设备，其中：

对于所述第一子源极线中的每一条第一子源极线，由一个所述第一子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一行中的存储器单元；以及

对于所述第二子源极线中的每一条第二子源极线，由一个所述第二子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一行中的存储器单元。

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