CN101176166A - 具有对源极线偏置误差的控制栅极补偿的非易失性存储器及方法 - Google Patents

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Abstract

源极线偏置是由读取/写入电路的接地环路中的非零电阻引入的误差。在感测期间，存储器单元的源极由于跨越电阻的电压降而被错误地偏置，且导致所施加的控制栅极及漏极电压出现误差。当所施加的控制栅极及漏极电压使其基准点尽可能地靠近存储器单元的源极定位时，可使所述误差最小化。在一个优选实施例中，所述基准点定位在其中施加所述源极控制信号的节点处。当存储器阵列被组织成并行感测的存储器单元页(其中每一页中的源极耦合至页源极线)时，经由多路复用器将所述基准点选择为位于所选页的页源极线处。

Description

具有对源极线偏置误差的控制栅极补偿的非易失性存储器及方法
技术领域
大体来说，本发明涉及非易失性半导体存储器，例如，电可擦除可编程只读存储器(EEPROM)及快闪EEPROM，且具体来说，本发明涉及具有经改进感测电路的非易失性存储器，所述经改进感测电路可针对由于接地回路中的有限电阻而引起的源极偏置误差补偿以施加控制栅极电压。
背景技术
最近，具有电荷非易失性存储能力的固态存储器，尤其封装成小波形因子卡的EEPROM及快闪EEPROM形式的固态存储器，已成为各种移动及手持装置、尤其是信息用具和消费电子产品中的首选存储器。与同样为固态存储器的RAM(随机存取存储器)不同，快闪存储器具有非易失性，即使在电源关闭的后也能保留其存储的数据。快闪存储器尽管成本较高，但目前却越来越多地应用于大容量存储应用中。基于旋转磁性媒体的常规大容量存储器装置，例如硬盘驱动器及软盘，不适用于移动及手持环境。原因在于磁盘驱动器通常较为笨重，易于发生机械故障，且具有高的延时和高功率需求。这些不受欢迎的特性使得基于磁盘的存储器不适用于大多数移动及便携式应用。相反，快闪存储器，无论是嵌入式还是可抽换卡的形式，均可理想地适用于移动及手持环境，因为其具有尺寸小、功率消耗低、速度高及可靠性高的特点。
EEPROM及电可编程只读存储器(EPROM)为非易失性存储器，可对其进行擦除并将新数据写入或“编程”至其存储器单元内。二者均利用位于场效晶体管结构中的浮动(未连接的)导电栅极，所述浮动导电栅极定位于半导体衬底的沟道区上方、源极区与漏极区之间。然后，在所述浮动栅极上方设置有控制栅极。晶体管的阈值电压特性受控于所述浮动栅极上所保持的电荷量。也即，对于浮动栅极上既定的电荷水平，必须在所述晶体管导通之前向控制栅极施加对应的电压(阈值)，才能使其源极区与漏极区之间得以导电。
浮动栅极可保持一个电荷范围，因此可将其编程至任一阈值电压窗口内的阈值电压水平。阈值电压窗口的大小是由所述装置的最低及最高阈值水平来定界，而所述装置的最低及最高阈值水平又对应于可编程至浮动栅极上的电荷范围。阈值值窗口通常取决于存储器装置的特性、工作条件及历史。原则上，所述窗口内每一不同的可解析的阈值电压水平范围均可用于指定所述单元的一个确定存储器状态。
用作存储器单元的晶体管通常通过两种机理的其中一种编程至“已编程”状态。在“热电子注入”中，施加至漏极的高电压会使电子加速穿过衬底沟道区。同时，施加至控制栅极的高电压会通过薄栅极介电层将热电子拉到浮动栅极上。在“隧穿注入”中，则是相对于衬底对控制栅极施加高电压。以次方式，可将电子从所述衬底拉到介入浮动栅极。
存储器装置可通过多种机理来擦除。对于EPROM，可通过紫外线辐射从浮动栅极去除电荷，来整体擦除存储器。对于EEPROM，可通过相对于控制栅极对衬底施加高电压以诱使浮动栅极中的电子隧穿薄氧化层到达衬底沟道区(即Fowler-Nordheim隧穿)，来电擦除存储器单元。通常，可逐个字节地擦除EEPROM。对于快闪EEPROM，可一次电擦除整个存储器或每次电擦除一个或多个块，其中一个块可由512个或更多存储字节组成。
非易失性存储器单元的实例
存储器装置通常包含一个或多个可安装在一个卡上的存储器芯片。每一存储器芯片包含由例如解码器和擦除、写入和读取电路等周边电路支持的存储器单元阵列。更为复杂的存储器装置还带有控制器，所述控制器执行智能和更高阶的存储器操作及介接。目前有许多种在商业上很成功的非易失性固态存储器装置可供使用。所述存储器装置可采用不同类型的存储器单元，其中每一类型存储器单元均具有一个或多个电荷存储器元件。
图1A-1E示意性图解说明非易失性存储器单元的不同实例。
图1A示意性地图解说明非易失性存储器，其为具有用于存储电荷的浮动栅极的EEPROM单元的形式。电可擦除可编程只读存储器(EEPROM)具有与EPROM类似的结构，但其另外还提供一种通过施加适当电压就可从其浮动栅极电加载及去除电荷而无需曝光至紫外线辐射的机理。这些单元的实例及其制造方法在第5,595,924号美国专利中给出。
图1B示意性地图解说明具有选择栅极及控制或引导栅极二者的快闪EEPROM单元。存储器单元10具有位于源极扩散区14与漏极扩散区16之间的“分裂沟道”12。一个单元实际上由两个串联的晶体管T1及T2形成。T1用作具有浮动栅极20及控制栅极30的存储器晶体管。所述浮动栅极能够存储可选择量的电荷。可流经沟道的T1部分的电流量取决于控制栅极30上的电压及驻留在介入浮动栅极20上的电荷量。T2用作具有选择栅极40的选择晶体管。当选择栅极40处的电压使T2导通时，其会允许沟道的T1部分中的电流流过源极与漏极之间。选择晶体管提供沿源极-漏极沟道的开关，所述开关独立于控制栅极处的电压。其一个优点在于：其可用于关断那些因其浮动栅极处的电荷耗尽(正)而在零控制栅极电压下仍然导通的单元。另一优点在于，其使源极侧注入编程更易于实施。
分裂沟道存储器单元的一个简单实施例是选择栅极和控制栅极连接至同一字线，如图1B中的虚线所示意性显示。这是通过将电荷存储元件(浮动栅极)定位在沟道的一部分上方、并将控制栅极结构(其为字线的部分)定位在另一沟道部分上方及电荷存储元件上方来实现。这可有效地形成具有两个串行晶体管的单元，其中一个晶体管(存储器晶体管)使用所述电荷存储元件上的电荷量与所述字线上的电压的组合来控制可流经其沟道部分的电流量，另一晶体管(选择晶体管)则仅具有字线用作其栅极。这些单元的实例、其在存储系统中的应用及其制造方法在第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053号美国专利中给出。
图1B所示分裂沟道单元的更佳实施例是选择栅极与控制栅极相互独立，而不通过其间的虚线相连。一个实施方案是将单元阵列中一列控制栅极连接至垂直于字线的控制(或引导)线。其作用是在读取或编程选定单元时使字线无需同时执行两个功能。这两种功能是：(1)用作选择晶体管的栅极，因此需要适当的电压来导通或关断选择晶体管，及(2)通过耦合在字线与电荷存储元件之间的电场(电容性)将电荷存储元件的电压驱动至所期望的水平。通常难以通过单个电压以最佳方式同时执行所述两种功能。通过分别控制控制栅极和选择栅极，字线只需执行功能(1)，而由附加的控制线执行功能(2)。此种能力能够实现其中编程电压适合于目标数据的更高性能编程操作的设计。独立控制(或引导)栅极在快闪EEPROM阵列中的应用阐述于(例如)第5,313,421号及第6,222,762号美国专利中。
图1C示意性地图解说明另一具有双浮动栅极及独立选择栅极和控制栅极的快闪EEPROM单元。存储器单元10类似于图1B所示存储器单元，只是其实际上具有三个串联晶体管。在所述类型单元中，其源极扩散区与漏极扩散区之间的沟道上方包含两个存储元件(亦即，T1-左和T1-右)，其间为选择晶体管T2。所述存储器晶体管分别具有浮动栅极20和20′、及控制栅极30和30′。选择晶体管T2是由选择栅极40来控制。在任一时刻，仅对该对存储器晶体管其中一个进行读取或写入存取。在存取存储器单元T1-左时，T2及T1-右二者均导通，以允许沟道的T1-左部分中的电流流过源极与漏极之间。类似地，在存取存储器单元T1-右时，T2及T1-左导通。擦除是通过以下方式实现：使选择栅极多晶硅的一部分紧贴浮动栅极，并施加显著的正电压(例如，20V)至选择栅极，以使存储在浮动栅极内的电子可隧穿至所述选择栅极多晶硅。
图1D示意性地图解说明一组组织成NAND链的存储器单元。NAND链50由一系列以其源极及漏极菊花链接在一起的存储器晶体管M1，M2，...Mn(n＝4、8、16或更高)组成。一对选择晶体管S1、S2经由NAND链的源极端子54和漏极端子56来控制所述存储器晶体管链与外部的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端子耦合至源极线。类似地，当漏极选择晶体管S2导通时，NAND链的漏极端子耦合至存储器阵列的位线。所述链中的每一存储器晶体管均具有一电荷存储元件以存储既定量的电荷，从而表示指定的存储器状态。每一存储器晶体管的控制栅极均提供对读取和写入操作的控制。选择晶体管S1、S2中的每一者的控制栅极分别通过其源极端子54及漏极端子56控制对NAND链的存取。
当在编程期间读取及验证NAND链内经寻址的存储器晶体管时，将为其控制栅极提供适当的电压。同时，通过在控制栅极上施加充足的电压，使NAND链50内其余非寻址存储器晶体管完全导通。以此方式，可有效地建立从各存储器晶体管的源极到所述NAND链的源极端子54的导电路径，且可同样建立从各自存储器晶体管的漏极到所述链的漏极端子56的导电路径。具有此种NAND链结构的存储器装置阐述于第5,570,315、5,903,495及6,046,935号美国专利中。
图1E示意性图解说明具有用于存储电荷的介电层的非易失性存储器。作为早先所述的导电浮动栅极元件的替代，其中使用了介电层。此类利用介电存储元件的存储器装置已由Eitan等人阐述于“”NROM：A Novel Localized Trapping，2-Bit NonvolatileMemory Cell“(IEEE电子装置通讯(IEEE Electron Device Letters)，第21卷，第11号，2000年11月，第543-545页)中。.ONO介电层延伸跨越源极与漏极扩散区之间的沟道。一个数据位的电荷集中在毗邻漏极的介电层中，另一数据位的电荷则集中在毗邻源极的介电层中。例如，第5,768,192和6,011,725号美国专利揭示一种具有夹于两层二氧化硅之间的俘获介电层的非易失性存储器单元。多状态数据存储是通过分别读取介电层内各个在空间上分离的电荷存储区域的二进制状态来实施。
存储器阵列
存储器装置通常由存储器单元二维阵列构成，其中存储器单元呈行及列布置，且可通过字线和位线来寻址。所述阵列可根据NOR型或NAND型架构来形成。
NOR阵列
图2图解说明存储器单元NOR阵列的实例。具有NOR型架构的存储器装置是使用图1B或图1C所示类型的单元来实施。每行存储器单元均通过其源极及漏极以菊花链方式连接。所述设计有时称为虚接地设计。每一存储器单元10均具有源极14、漏极16、控制栅极30及选择栅极40。一个行中各单元的选择栅极连接至字线42。一个列中各单元的源极和漏极则分别连接至所选位线34和36。在某些其中存储器单元的控制栅极和选择栅极独立受控的实施例中，引导线36还连接一个列中各单元的控制栅极。
许多快闪EEPROM装置是由其中所形成的每一存储器单元的控制栅极和选择栅极均连接在一起的各存储器单元实施而成。在此种情况下，不需要使用引导线，字线简单地连接沿每一列的各单元的全部控制栅极和选择栅极。第5,172,338号和第5,418,752号美国专利中揭示了这些设计的实例。在这些设计中，字线实质上实施两种功能：行选择以及为行中的所有单元供应控制栅极电压来进行读取或编程。
NAND阵列
图3图解说明诸如图1D中所示的存储器单元NAND阵列的一个实例。沿每一列NAND链，均有位线耦合至每一NAND链的漏极端子56。沿每一列NAND链，均有一源极线可连接其所有源极端子54。沿一行中的各NAND链的控制栅极还连接至一系列对应的字线。可经由相连的字线、以控制控制栅极上的适当电压使所述选择晶体管对导通(参见图1D)来寻址一整行NAND链。当正读取代表NAND链内存储器单元的存储器晶体管时，所述链中的其余存储器晶体管经由其相关的字线强导通，因此流经所述链的电流实质上取决于存储于所读取单元中的电荷水平。在第5,570,315、5,774,397及6,046,935号美国专利中可找到NAND架构阵列的实例及其作为存储系统一部分的操作。
块擦除
将电荷存储式存储器装置编程只会导致向其电荷存储元件增加更多的电荷。因此，在编程操作之前，须去除(或擦除)电荷存储元件中现有的电荷。设置擦除电路(未图示)可擦除一个或多个存储器单元块。当一同(即以快闪形式)电擦除整个单元阵列或所述阵列中相当多的单元群组时，非易失性存储器(例如，EEPROM)即称为“快闪”EEPROM。一旦得到擦除，就可进行重新编程所述单元群组。可一同擦除的所述单元群组可由一个或多个可寻址的可擦除单元组成。擦除单元或块通常存储一页或多页数据，页是编程和读取的单位，但在单次操作中可编程或读取多于一页。每一页通常存储一个或多个数据扇区，扇区的大小由主机系统界定。一个实例是此一扇区：512个字节的使用者数据(遵循为盘驱动器所设立的标准)，加上一定数量的关于使用者数据及/或存储使用者数据的块的开销信息字节。
读取/写入电路
在通常的双状态EEPROM单元中，至少建立一个电流断点电平，以将导电窗口划分成两个区域。当通过施加预定固定电压来读取单元时，可通过与断点电平(或基准电流IREF)进行比较将其源极/漏极电流解析成存储器状态。如果读取电流高于所述断点电平的电流，则将所述单元确定为处于一个逻辑状态中(例如，“零”状态)。另一方面，如果所述电流低于断点电平的电流，则可将所述单元确定为处于另一逻辑状态(例如“1”状态)。因此，此种双状态单元可存储一个位的数字信息。通常设置可在外部编程的基准电流源作为存储器系统的一部分来产生断点电平电流。
为提高存储器容量，随着半导体技术水平的进步，所制造快闪EEPROM装置的密度愈来愈高。另一种提高存储容量的方法是使每一存储器单元存储多于两种状态。
在多状态或多阶层的EEPROM存储器单元中，以一个以上断点将所述导电窗口划分成两个以上区域，以使每一单元能够存储一个位以上的数据。因此，既定EEPROM阵列所能存储的信息会随着每一单元所能存储的状态数量的增多而增多。在第5,172,338号美国专利中阐述了具有多状态或多阶层存储器单元的EEPROM或快闪EEPROM。
实际上，通常通过在施加基准电压至控制栅极时，感测所述单元的源电极和漏电极两侧的导通电流来感测所述单元的存储器状态。因此，对于单元浮动栅极上的每一既定电荷量，均可检测到与固定的基准控制栅极电压对应的导通电流。类似地，可编程至浮动栅极上的电荷范围会界定对应的阈值电压窗口或对应的导通电流窗口。
作为另一选择，并非检测所划分电流窗口中的导通电流，而是可在控制栅极处为既定的受试存储器状态设定阈值电压，然后检测导通电流低于还是高于阈值电流。在一个实施方案中，通过检查放电通过位线电容的导通电流的速率来检测相对于阈值电流的导通电流。
图4针对在任一时刻浮动栅极可选择性存储的四种不同电荷量Q1-Q4来图解说明源极-漏极电流ID与控制栅极电压VCG之间的关系。这四条ID-VCG实线曲线代表可编程在存储器单元的浮动栅极上的四个可能的电荷水平，其分别对应于四个可能的存储器状态。例如，一个单元群体的阈值电压窗口可介于0.5V至3.5V之间。通过以均为0.5V的间隔将阈值值窗口划分为5个区域，可对6个存储器状态进行分界。例如，如果如所示使用2μA的IREF，则可将以Q1编程的单元视为处于存储器状态“1”，因为其曲线在由VCG＝0.5V和VCG＝1.0V所分界的阈值窗口区域内与IREF相交。类似地，Q4处于存储器状态“5”。
由以上描述可以看出，使存储器单元存储的状态愈多，其阈值值窗口划分得愈精细。此将需要更高的编程及读取操作精度，以便能够实现所要求的解析度。
在第4,357,685号美国专利中揭示一种编程双状态EPROM的方法，其中在将单元编程至既定状态时，其会经受连续的编程电压脉冲，其中每次向浮动栅极增加递增电荷量。在脉冲之间，读回或验证所述单元以确定其相对于断点电平的源极-漏极电流。当电流状态经验证达到期望状态时，停止编程。所用编程脉冲串可具有递增的周期和幅度。
先前技术的编程电路仅施加编程脉冲以从已擦除状态或接地状态步进穿过阈值值窗口直至到达目标状态。实际上，为实现充分的解析度，所划分或分界的每一区域均将至少需要穿越约5个编程步骤。所述性能对于双状态存储器单元而言可以接受。然而，对于多状态单元，所需的分步数量随着分区数量而增加，因此，必须提高编程精度或解析度。例如，16状态的单元可能平均需要至少40个编程脉冲才能编程至目标状态。
图5示意性图解说明具有典型布局的存储器阵列100的存储器装置，其可由读取/写入电路170经由行解码器130及列解码器160来存取。如结合图2和图3所阐述，存储器阵列100中存储器单元的存储器晶体管可通过一组所选字线及位线来寻址。行解码器130选择一个或多个字线，行解码器160则选择一个或多个位线，以向所寻址的存储器晶体管的相应栅极施加适当的电压。提供读取/写入电路170来读取或写入(编程)所寻址的存储器晶体管的存储器状态。读取/写入电路170包含若干可经由位线连接至所述阵列中的存储元件的读取/写入模块。
影响读取/写入性能及精度的因素
为提高读取和编程性能，并行读取或编程一阵列中的多个电荷存储元件或存储器晶体管。因此，一同读取或编程存储元件的逻辑“页”。在现有存储器架构中，一行通常包含数个交错的页。一页中的所有存储元件将被一同读取或编程。列解码器将选择性地将每一交错的页连接至对应数量的读取/写入模块。例如，在一实施方案中，将存储器阵列设计为具有532字节(512字节加上20字节的开销)的页尺寸。如果每列包含一个漏极位线且每列有两个交错的页，则共计8512列，其中每一页均与4256个列相关联。此时，可连接4256个感测模块来并行读取或写入所有的偶数位线或奇数位线。以次方式，可从所述存储元件页读取或向所述存储元件页中编程由4256个位(即，532个字节)的并行数据组成的页。形成读取/写入电路170的读取/写入模块可布置成各种不同的架构。
如前文所述，常规的存储器装置是通过以大规模并行方式对所有偶数或所有奇数位线同时进行操作来改进读取/写入操作。此种一列由两个交错页构成的“交替位线”架构将有助于缓解安装读取/写入电路块的问题。其也取决于控制位线-位线电容性耦合这一考虑因素。块解码器用于将该组读取/写入模块多路复用至偶数页或奇数页。以此方式，每当正读取或编程一组位线时，所述交错的组均可接地，以使紧邻耦合最小化。
然而，此种交错页架构至少有三个方面的缺点。首先，其需要额外的多路复用电路。第二，其性能较慢。为完成对通过字线相连的或连接在一行中的各存储器单元的读取或编程，需要两个读取或两个程序操作。第三，其在解决其他干扰影响方面也并非最佳，例如，当在不同时刻编程两个处于浮动栅极电平的相邻电荷存储元件(例如，分别在奇数页和偶数页中)时，所述两个相邻电荷存储元件之间的场耦合。
第2004-0057318-A1号美国专利公开案揭示一种允许并行地感测多个邻接存储器单元的存储器装置及其方法。例如，将共享相同字线的沿一行的所有存储器单元作为一页来一同读取或编程。此种“全部位线”架构为“交替位线”架构的性能的两倍，同时使由邻近干扰影响所致的错误最小化。然而，感测所有位线确实会因由相邻位线的互电容所感应的电流而在相邻位线之间引起串扰问题。此可通过在感测每一相邻位线对的导通电流时使其之间的电压差基本与时间无关来解决。当施加所述条件时，所有因不同位线的电容而引起的位移电流均会下降，因为其均取决于随时间变化的电压差。耦合至每一位线的感测电路均在所述位线上具有电压箝位电路，以使任一对相邻的所连接位线上的电位差均与时间无关。由于位线电压被箝位，因而不能应用感测因位线电容而引起的放电的常规方法。而是，所述感测电路及方法允许通过记录存储器单元的导通电流独立于位线对既定电容器放电或充电的速率来确定所述存储器单元的导通电流。此将使感测电路与存储器阵列的架构无关(即与位线电容无关)。尤其是，其允许在感测期间箝位位线电压，由此防止位线串扰。
如前文所述，常规的存储器装置是通过以大规模并行方式来操作从而改善读取/写入操作。此种方法改善了性能，但是对读取和写入操作的精度的确有影响。
一个问题是源极线的偏置误差。此对于其中将大量存储器单元的源极在一条源极线中一同连接接地的存储器架构尤为尖锐。对这些具有共用源极的存储器单元的并行读取会致使一个显著的电流流经所述源极线。由于所述源极线中的非零电阻，此又会导致在真地与每一存储器单元源电极之间存在显著的电位差。在感测期间，供应至每一存储器单元的控制栅极上的阈值电压以其源电极为基准，而系统电源以真地为基准。因此，由于源极线偏置误差的存在，感测可能会变得不精确。
第2004-0057318-A1号美国专利公开案揭示一种允许并行地感测多个邻接存储器单元的存储器装置及其方法。可通过具有多次通过式感测特性和技术的读取/写入电路来实现源极线偏置的降低。当并行感测存储器单元页时，每一通过均有助于识别并关断那些导电电流高于既定分界电流值的存储器单元。所识别出的存储器单元是通过将其相关联位线拉至地电平而关断。换句话说，识别那些具有较高导电电流且与当前感测不相关的单元，且在读取所述电流感测实际数据之前关断其电流。
因此，普遍需要一种功率消耗得到降低的高性能、高容量非易失性存储器。具体来说，需要一种具有增强的读取及编程性能且功率有效的紧凑非易失性存储器。
发明内容
可通过使大页的读取/写入电路并行地读取和写入对应的存储器单元页来满足上述对高容量、高性能非易失性存储器装置的需求。具体来说，高密度芯片集成中所固有的可在读取和编程中引入误差的干扰噪声影响可得到消除或最小化。
源极线偏置是一种由读取/写入电路的接地环路中的非零电阻引入的误差。所述误差是在电流流动时由源极到芯片接地路径的电阻两侧的电压降而造成。
根据本发明一个方面，当并行感测一页存储器单元且其源极耦合在一起以在聚集存取节点处接收单元源极信号时，供应至位线的操作电压与所述聚集存取节点而并非与芯片接地具有相同的基准点。以此方式，所述聚集存取节点与所述芯片接地之间的任何源极偏置差将得到追踪并在字线电压中得到补偿。
根据本发明另一方面，当并行感测一页存取器单元且其源极耦合至同一页源极线时，供应至所述字线的操作电压是以所述页源极线的存取节点而并非以所述芯片接地为基准。以此方式，从所述页存取节点到所述芯片接地的任何源极偏置差将得到追踪且在所供应的字线电压中得到补偿。
在追踪及补偿所述源极偏置的一个优选电压控制电路中，所述电压控制电路的基础电压是以所述聚集存取节点或所述页存取节点为基准。其输出电压是由可调节电阻器两侧的基准电流IREF来产生。使用共射-共基电流镜电路730来保持IREF恒定在VBLC范围内。
在追踪及补偿源极偏置的另一优选电压控制电路中，所述电压控制电路的基础电压是以所述聚集存取节点或所述页存取节点为基准。所述控制电路将分压器用于基准电压以获得所期望的输出电压。调整输出驱动器在使其输出电平由DAC受控分压器840控制以产生经编程输出电压之前会驱动所述基准电压。
根据下文对本发明优选实施例的说明，将了解本发明的额外特征和优点，下文说明应结合附图来阅读。
附图说明
图1A-1E示意性图解说明非易失性存储器单元的不同实例。
图2图解说明存储器单元NOR阵列的实例。
图3图解说明诸如图1D中所示存储器单元的NAND阵列的一个实例。
图4针对在任一时刻浮动栅极可存储的四个不同电荷量Q1-Q4来图解说明源极-漏极电流与控制栅极电压之间的关系；
图5示意性图解说明存储器阵列的典型布置，所述存储器阵列可由读取/写入电路经由行解码器及列解码器来存取；
图6A示意性图解说明具有一排读取/写入电路的紧凑存储器装置，其可提供实施本发明的环境。
图6B图解说明图6A中所示紧凑存储器装置的优选布置。
图7A图解说明其中位线电压控制、字线电压控制及源极电压控制都是以IC存储芯片的相同接地为基准的常规布置。
图7B图解说明存储器单元栅极电压及漏极电压二者中由源极线电压降所致的误差。
图8图解说明4-状态存储器中一页存储器单元的实例性群体分布中的源极偏置误差的影响。
图9A图解说明根据本发明一个优选实施例的布置，其中通过在单元源极信号存取源极线的节点处具有一个基准点，对源极偏置位线电压控制及/或字线电压控制加以补偿。
图9B图解说明根据本发明另一优选实施例通过以页源极线为基准而针对源极偏置对位线电压控制及字线电压控制加以补偿。
图10是图9A及9B中所示的优选感测模块的示意图，所述优选感测模块与追踪位线电压控制电路结合操作以提供针对源极偏置所补偿的位线电压。
图11图解说明图9A及9B中所示追踪位线电压控制电路的优选实施例。
图12图解说明图9A及9B所示追踪字线电压控制电路的优选实施例。
具体实施方式
图6A示意性图解说明具有一排读取/写入电路的紧凑存储器装置，其可提供实施本发明的环境。所述存储器装置包含二维存储器单元阵列300、控制电路系统310及读取/写入电路370。可由字线经由行解码器330及由位线经由列解码器360来寻址存储器阵列300。读取/写入电路370实施为一排感测模块480，并可并行地读取或编程存储器单元块(也称作“页”)。在一个优选实施例中，一页是由一行邻接的存储器单元构成。在另一其中将一行存储器单元划分成多个块或页的实施例中，块多路复用器350经设置以将读取/写入电路370多路复用至各个块。
控制电路系统310与读取/写入电路370配合，以对存储阵列300实施存储操作。控制电路310包含状态机312、单片地址解码器314及功率控制模块316。状态机312对存储器操作提供芯片级控制。单片地址解码器314在主机或存储器控制器所用地址与解码器330及370所用硬件地址之间提供地址接口。功率控制模块3 16控制在存储器操作期间供应至字线及位线的功率和电压。
图6B图解说明图6A所示紧凑存储器装置的优选布置。各周边电路对存储器阵列300的存取是以对称形式在所述阵列的对置侧上实施，由此每侧上的存取线和电路系统减半。因此，行解码器分成行解码器330A及330B，且列解码器分成列解码器360A及360B。在其中将一行存储器单元划分成多个块的实施例中，块多路复用器350分成块多路复用器350A及350B。类似地，读取/写入电路分成从阵列300底部连接至位线的读取/写入电路370A及从阵列300顶部连接至位线的读取/写入电路370B。以此方式，实质上将读取/写入模块的密度且因此将该排感测模块480的密度减半。
整排p个并行操作的感测模块480使由沿一行的p个单元组成的块(页)能够并行地读取或编程。一个例示性存储器阵列可具有p＝512个字节(512×8个位)。在所述优选实施例中，块是一连串的整行存储器单元。在另一实施例中，块是所述行中的单元子集。例如，所述存储器单元子集可为整行的一半或整行的四分之一。所述存储器单元子集可为一连串邻接的存储器单元或彼此相隔一个存储器单元，或者彼此相隔预定数量个存储器单元。每一感测模块均包括用于感测存储器单元导通电流的读出放大器。优选读出放大器揭示于第2004-0109357-A1号美国专利公开案中，所述公开案的全部揭示内容以引用方式并入本文中。
源极线误差管理
在感测存储器单元时，一个可能的问题是源极线偏置。当并行感测大量存储器单元时，其组合电流可致使在具有有限电阻的接地环路中出现显著的电压降。这将形成源极线偏置，所述源极线偏置会在使用阈值电压感测的感测操作中引起误差。此外，如果所述单元靠近线性区域操作，则一旦在所述区域中时，导电电流对源极-漏极电压敏感，且在所述偏置补偿所述漏极电压时，所述源极线偏置将会导致感测操作中的误差。
图7A图解说明其中位线电压控制、字线电压控制及源极电压控制都是以IC存储芯片的相同接地为基准的常规布置。读取/写入电路370同时对一页存储器单元进行操作。各读取/写入电路中的每一感测模块480均经由位线(例如，位线36)耦合至对应的单元。例如，感测模块480感测存储器单元10的导电电流i1(源极-漏极电流)。所述导电电流从所述感测模块流动穿过位线36进入存储器单元10的漏极，并在穿过源极线34及加固源极线40之前从源极14流出，并然后经由源极控制电路400流到芯片接地401。源极线34通常将存储器阵列中、在一页中沿一行的存储器单元的全部源极结合在一起。在集成电路芯片中，存储器阵列中各个行的源极线34全部连接在一起作为连接至源极控制电路400的加固源极线40的多个支线。源极控制电路400具有下拉晶体管402，所述下拉晶体管受到控制以将加固源极线40下拉到芯片接地401，其最终连接至存储器芯片的外部接地垫(例如，Vss垫)。即便当使用金属带降低所述源极线的电阻时，非零电阻R会保留在存储器单元的源电极与接地垫之间。通常，平均接地环路电阻R可高达50ohm。
对于正受到并行感测的整页存储器，流经加固源极线40的总电流为所有导电电流的和，即iTOT＝i1+i2+…+iP。通常，每一存储器单元均具有取决于编程至其电荷存储元件的电荷量的导电电流。对于所述存储器单元的既定控制栅极电压，较少的编程电荷将产生相对较高的导电电流(参见图4)。当在存储器单元的源电极与接地垫之间存在有限电阻时，电阻两侧的电压降得出为：Vdrop～iTOTR。
例如，如果4,256条位线分别以1μA的电流同时放电，则源极线的电压降将等于4000条线×1μA/每条×50欧姆～0.2伏。这意味着并非处在接地电位，有效的源极现在处在0.2伏处。由于位线电压及字线电压以相同的芯片接地401为基准，所以0.2伏的源极线偏置将使有效的源极电压及控制栅极电压减少0.2伏。
图7B图解说明源极线电压降所引起的存储器单元阈值电压电平的误差。供应至存储器单元10的控制栅极30的阈值电压VT是相对于芯片接地401。然而，存储器单元所承受的有效电压VT为其控制栅极30与源极14之间的电压差。在所供应的VT与有效VT之间存在约为Vdrop的差值或ΔV(忽略从源极14到源极线的较小电压降影响)。当感测存储器单元的阈值电压时，所述ΔV或源极线偏置将会导致例如0.2伏的感测误差。所述偏置不易消除，因为其具有数据相依性，即相依于所述页存储器单元的存储器状态。
图7B还图解说明源极线电压降所引起的存储器单元的漏极电压电平误差。施加至存储器单元10的漏极16的漏极电压是相对于芯片接地401。然而，所述存储器单元所承受的有效漏极电压VDS是其漏极16与源极14之间的电压差。所供应的VDS与有效VDS之间存在约为ΔV的差。当在对VDS敏感的操作区域中感测所述存储器单元时，这个ΔV或源极线偏压将导致感测误差。如上所述，所述偏压不易于消除，因为其具有数据相依性，即相依于所述页存储器单元的存储器状态。
图8图解说明4-状态存储器中一页存储器单元的实例性群体分布中的源极偏压误差的影响。每一存储器状态群集均在相互清楚地分开的导电电流ISD范围内进行编程。例如，断点381为两个群集之间的分界电流值，所述两个群集分别代表存储器状态“1”和“2”。“2”存储器状态的必要条件是：其具有小于断点381的导电电流。如果没有源极线偏压，则关于所供应阈值电压VT的群体分布将由实心曲线给出。然而，由于所述源极线偏置误差，每一存储器单元在其控制栅极处的实际阈值电压会相对于接地从所供应的电压减少ΔV(源极线偏置)。类似地，实际的漏极电压会从供应电压减少源极线偏置。
所述源极线偏置会导致所述分布(虚线)朝向较高的供应VT移位从而形成所述实际电压的不足。对于更高存储器状态(电流更低)，偏置将会更大。如果断点381设计用于没有源极线误差的情况，则源极线误差的存在将使状态“1”的具有导电电流的尾端的某些部分出现在非导通区域中，这意味着高于断点381。这将致使某些“1”状态(导电更强)会被错误地界定为“2”状态(导电更弱)。
源极线偏置的漏极补偿
根据本发明一个方面，当并行感测一页存储器单元且其源极耦合在一起以在聚集存取节点处接收单元源极信号时，供应至位线的操作电压与所述聚集存取节点而并非与芯片接地具有相同的基准点。以此方式，聚集存取节点与芯片接地之间的任何源极偏置差将得到追踪且在所供应的位线电压中得到补偿。
通常，从每一存储器单元到芯片接地的源极路径会在某一范围内变化，因为每一存储器单元将具有通至芯片接地的不同网络路径。此外，每一存储器单元的导电电流取决于编程至其内的数据。即使在一页的存储器电压之间，也会存在某些源极偏置的变化。然而，当尽可能靠近存储器电压源极来取基准点时，至少可使所述误差最小。
图9A图解说明根据本发明一个优选实施例的布置，其中通过在单元源极信号存取源极线的节点处具有一个基准点来针对源极偏压补偿位线电压控制及/或字线电压控制。类似于图7A，读取/写入电路370对一页存储器单元进行同时操作。各读取/写入电路中的每一感测模块480均经由位线(例如，位线36)耦合至对应的单元。页源极线34耦合至沿所述存储器阵列中一行的所述页中每一存储器单元的源极。多个行的页源极线耦合在一起，且经由聚集存取节点35耦合至源极控制电路400。源极控制电路400具有下拉晶体管402，所述下拉晶体管受到控制以通过由具有电阻Rs的加固源极线所形成的接地路径将聚集存取节点35且因此将页源极线34下拉到芯片接地401。接地401最终连接至存储器芯片的外部接地垫(例如，Vss垫)。因此，源极控制电路400控制聚集存取节点35处的单元源极信号。由于所述有限电阻的接地路径，所述单元源极信号并非处在0V而是具有ΔV1的源极偏压。
实施为追踪位线电压箝位电路的位线电压控制700经构建以补偿数据相依的源极偏置。这是通过在输出端703内产生输出电压VBLC来实现，所述输出电压VBLC与聚集存取节点35处(而非外部接地垫处)的单元源极信号以相同的点为基准。以此方式，可至少消除由于所述加固源极线的电阻RS所引起的源极偏置。
根据本发明另一方面，当并行感测一页存取器单元且其源极耦合至同一页源极线时，供应至所述位线的操作电压是以所述页源极线的存取节点而并非以所述芯片接地为基准。以此方式，从所述存取节点到所述芯片接地的任何源极偏置差将得到追踪并在所供应的位线电压中得到补偿。
图9B图解说明根据本发明另一优选实施例通过以页源极线为基准从而针对源极偏置补偿位线电压控制及字线电压控制。
所述布置与图9A的布置类似，除了位线电压控制700及字线电压控制800的基准点现在实质上是取在所选的页源极线处。页源极线多路复用器780用来选择性地将所选页源极线(其充当所述基准点)耦合至页存取节点37。
实施为追踪位线电压箝位电路的位线电压控制700经构建以补偿数据相依的源极偏置。这是通过在输出端703中产生输出电压VBLC来实现，所述输出电压是页源极线34的存取节点38处(并非所述外部接地垫处)的电压为基准。以此方式，由于所述基准点定位在存取节点37处(其对于所述页而言是唯一的)，所以可以更好地纠正所述源极偏置。
图10是图9A及9B中所示的优选感测模块的示意图，所述优选感测模块与追踪位线电压控制电路结合操作以提供针对源极偏压所补偿的位线电压。在所示的实例中，感测模块480经由所耦合的位线36来感测NAND链50中存储器单元的导通电流。其具有可选择性地耦合至位线的感测节点481、感测放大器600或读出总线499。在开始时，隔离晶体管482在由信号BLS启用时将位线36连接至感测节点48。感测放大器600对感测节点481进行感测。所述感测放大器包括预充电/箝位电路640、单元电流鉴别器650及锁存器660。
感测模块480使得能够感测NAND链中所选存储器单元的导通电流。在所述存储器单元的源极与漏极之间存在标称电压差时，所述导电电流为编程至所述存储器单元内的电荷及所施加的VT(i)的函数。在感测之前，必须经由适当的字线及位线来设定所选存储器单元的栅极电压。
所述预充电操作以未选定字线充电至电压Vread开始，继而针对所考虑的既定存储器状态将所选字线充电至预定阈值电压VT(i)。
然后，预充电电路640将位线电压带至适合于感测的预定漏极电压。此将诱使源极一漏极导通电流在NAND链50中的所选存储器单元中流动，所述源极一漏极导通电流是经由所耦合的位线36从NAND链的通道检测到。
当VT(i)电压稳定时，可经由所耦合位线36感测到所选存储器单元的导通电流或编程阈值电压。然后，感测放大器600耦合至感测节点，以感测所述存储器单元中的导通电流。单元电流鉴别器650用作电流电流鉴别器或比较器。其可有效地确定导通电流是高于还是低于既定的分界电流值I0(j)。如果其较高，将锁存器660设为一个其中信号INV＝1的预定状态。
响应于锁存器660将信号INV设定至HIGH(高)，激活下拉电路486。此会将感测节点481并由此将所连位线36下拉至接地电压。无论控制栅极电压如何，此均将禁止存储器单元10中导通电流的流动，因为在其源极与漏极之间将不存在电压差。
如图9A及9B中所示，存在一页正由对应数量的感测模块480操作的存储器单元。页控制器498将控制及定时信号供应至每一感测模块。页控制器498使每一感测模块480循环穿过预定的操作序列，且还在操作期间供应预定的分界电流值I0(j)。如在此项技术中众所周知，还可将分界电流值实施为分界阈值电压或时间周期以便进行感测。在最后一次通过之后，页控制器498通过信号NCO来启用传输闸488，以将感测节点481的状态作为感测数据读取到读出总线499。总之，将从所有多次通过式模块480读出页感测数据。类似的感测模块已揭示于第11/015,199号美国专利申请案中，所述专利申请案由Cernea等人于2004年12月16日提出申请，其名称为“用于低电压操作的改进存储器感测电路及方法(IMPROVED MEMORY SENSINGCIRCUITAND METHOD FOR LOW VOLTAGE OPERATION)”。第11/015,199号美国专利申请案的全部揭示内容以引用方式并入本文中。
感测模块480包含恒压电源且在感测期间使所述位线保持在恒定的电压下以避免位线与位线的耦合。优选地，这由位线电压箝位电路610来实现。位线电压箝位电路610与位线36串联的晶体管612一同起到如同二极管箝位的作用。其栅极偏压至等于所期望位线电压VBL的恒定电压BLC，所述电压VBL高于其阈值电压VTN。以此方式，其将所述位线与感测节点481隔离开并为所述位线设定恒定的电压电平，例如，期望VBL＝0.4至0.7伏。通常，将所述位线电压电平设定为如下的电平：其低到足以避免长的预充电时间，而又高到足以避免大地噪声及其它因素，例如，在其中VDC高于0.2伏的饱和区中操作。
因此，当以低VBL操作(尤其是一个接近线性区的电压)时，重要的是可精确地再现VBL，因为小的变化也可导致导电电流的显著改变。这意味着必须精确地设定VBLC＝VBL+VTN从而使所述源极线偏置最小。
图11图解说明图9A及9B中所示的追踪位线电压控制电路的优选实施例。追踪位线电压控制电路700基本上是在输出线703上提供输出电压VBLC。所述输出电压实质上是可调节电阻器R720两侧的基准电流来产生。使用共射-共基电流镜电路730来保持IREF恒定在VBLC范围内。共射-共基电流镜电路730具有两个分支，其中第一分支由两个串连成二极管的n-晶体管732、734形成，而第二镜像分支由两个串连的其他n-晶体管736、738形成。晶体管732及736的栅极互相连接，而晶体管734及738的栅极互相连接。IREF源连接至晶体管732的漏极，以使IREF向下流到第一分支且同样镜像到第二分支。VHIGH源连接至晶体管736的漏极。晶体管734及738的源极互相连接以形成基础轨道701。
所述输出电压是从串连晶体管736与738之间的抽头取出。如果基础导轨701的电压处在V1，则VBLC＝V1+VTN。这是因为晶体管734的漏极上的电压为V1加上所述n-晶体管的阈值电压，且相同的IREF会镜像到所述第二分支中，从而导致晶体管738的漏极上出现相同的电压。
基础导轨701处的电压V1是由因电流2IREF在电阻器R 720两侧所造成的电压降加上节点721处的基础电压来设定。节点721处的基础电压可由基础电压选择器740来进行选择。当在晶体管742的栅极处断定控制信号ConSL时，基础电压选择器740经由晶体管742选择性地将节点721连接至聚集存取节点35(参见图9A)或连接至页源极线的存取节点37(参见图9B)。作为另一选择，当在晶体管720的栅极处断定控制信号ConGND时，选择器电路744经由晶体管854选择性地将节点721连接至接地401。因此，可看出当断定信号ConSL时，V1＝ΔV1+2IREFR，且追踪位线电压控制电路的输出，VBLC＝ΔV1+2IREFR+VTN。在对位线电压箝位电路610(参见图10)进行控制的情况下，选择n-晶体管734从而与所述晶体管具有相同的VTN，从而形成位线电压箝位电路610。然后，对电阻器R进行调节以通过2IREF来设定所期望的位线电压VBL。通过以聚集存取节点35或页存取节点37为基准，源极偏压ΔV1中高于接地电位的有效部分将在VBLC中得到自动的补偿。
源极线偏置的控制栅极补偿
根据本发明另一方面，当并行感测一页存储器单元且其源极耦合在一起以在聚集存取节点处接收单元源极信号时，供应至所述字线的操作电压与所述聚集存取节点而并非与所述芯片接地具有相同的基准点。以此方式，所述聚集存取节点与所述芯片接地之间的任何源极偏置差将得到追踪并在字线电压中得到补偿。
如图9A中所示，实施为追踪字线电压箝位电路的字线电压控制800经构建以补偿数据相依的源极偏置。这是通过在输出端803中产生与聚集节点35处而非外部接地垫处的单元源极信号采用同一个点为基准的输出电压VWL来实现。以此方式，至少可消除由于加固源极线(参见图7A)的电阻所引起的源极偏置。
根据本发明另一方面，当并行感测一页存储器单元且其源极耦合至同一页源极线时，供应至字线的操作电压是以所述页源极线的存取节点而并非所述芯片接地为基准。以此方式，从所述页存取节点到所述芯片接地的任何源极偏置差将得到追踪且在所供应的字线电压中得到补偿。
如图9B中所示，实施为追踪字线电压箝位电路的字线电压控制800经构建以补偿数据相依的源极偏置。这是通过在输出端803中产生与通至所选页源极线的存取节点38而非外部接地垫采用同一个点为基准的输出电压VWL来实现。以此方式，由于所述基准点定位在存取节点38处(其对于所述页而言是特定的)，所以可以更好地纠正所述源极偏置。
图12图解说明图9A及9B所示追踪字线电压控制电路的优选实施例。追踪字线电压控制电路800本质上是对基准电压使用分压器以在输出端803处获得期望的输出电压VWL。基准电压VREF是由VREF电路820来提供。VREF由调整输出驱动器830来驱动。经驱动VREF的输出电平由DAC受控的分压器840来控制以在输出端803处产生经编程的VWL。
经调整输出驱动器830包括驱动来自比较器834的输出的p晶体管832。P-晶体管832的漏极连接至电压源VHIGH，且其栅极由比较器834的输出来控制。比较器834在其“-”端子处接收VREF，并将其与来自所述p-晶体管的源极的信号反馈进行比较。此外，电容器836用于使所述比较器的输出与“+”端子AC耦合。如果p-晶体管832的源极处的电压小于VREF，则所述比较器的输出为低，从而使p-晶体管832导通，此导致所述源极处的电压升高至VREF的电平。另一方面，如果其超过VREF，则所述比较器的输出将关断p-晶体管832以实现调整，以使在分压器840的两侧出现经驱动的调整VREF。分压器840由一系列电阻器形成；由诸如DAC1信号导通的晶体管(例如，晶体管844)可使任何两个电阻器之间的每一抽头切换至输出端803。以此方式，通过选择性地使输出端803连接至分压器内的抽头，可获得VREF中所期望的部分；亦即，(n*r/rTOT)VREF，其中n是所选r DAC设定的数目。
VREF且因此VWL是以节点821为基准。基础电压选择器850可选择节点821处的基础电压。当在晶体管742的栅极处断定控制信号ConSL时，基础电压选择器740经由晶体管742选择性地将节点721连接至聚集存取节点35(参见图9A)或连接至页源极线的页存取节点37(参见图9B)。作为另一选择，当在晶体管854的栅极处断定控制信号ConGND时，选择器电路850经由晶体管854选择性地将节点821连接至接地401。因此，可看出当断定信号ConSL时，节点821处将出现Δ1，其将变为VERF电路820及电压除法器840的基础电压。因此，追踪字线电压控制电路800的输出将具有VWL＝(n*r/rTOT)*VREF+ΔV1。通过以聚集存取节点35或页存取节点37为基准，源极偏压ΔV1中高出接地电位的有效部分将在VWL中得到自动的补偿。
作为另一选择，可使用追踪电压控制电路800追踪在控制位线电压箝位电路610(参见图10)时所使用的VBLC的源极偏置。本质上，对所述输出电压进行设定以提供VBL+VTN+ΔV1。
虽然上文参照某些实施例对本发明的各种方面进行说明，但应了解，本发明享有在随附权利要求书整个范畴内得到保护的权利。

Claims (24)

1.一种在非易失性存储器装置中感测存储器单元页的方法，所述非易失性存储器装置具有拟并行感测的各个存储器单元页，每一存储器单元具有源极、漏极、电荷存储单元及控制栅极，所述控制栅极用于控制沿所述漏极及源极的导电电流，所述方法包括：
提供页源极线；
将所述页的每一存储器单元的所述源极耦合至所述页源极线；
将各个页的所述页源极线耦合至聚集节点以连接至源极电压控制电路供用于感测操作；
将所述页的每一存储器单元的所述控制栅极耦合至字线；及
将预定字线电压提供至所述页的每一存储器单元的字线供用于感测操作，其中所述预定字线电压是以所述聚集节点为基准以便不受所述聚集节点与接地基准之间的任何电压差的影响。
2.如权利要求1所述的感测方法，其中所述页源极线处在比所述源极电压控制电路的电位高的电位。
3.如权利要求1所述的感测方法，其中所述源极电压控制电路以所述接地基准为基准。
4.如权利要求1所述的感测方法，其中所述提供预定字线电压进一步包括：
提供经调整的基准电压；
提供DAC控制的分压器；及
通过使用所述DAC控制的分压器来分配所述经调整的基准电压来产生所述预定字线电压。
5.如权利要求1-4中任一权利要求所述的方法，其中所述存储器单元的每一者存储一个位的数据。
6.如权利要求1-4中任一权利要求所述的方法，其中所述存储器单元的每一者存储多于一个位的数据。
7.一种非易失性存储器装置，其中所述非易失性存储器装置具有拟并行感测的各个存储器单元页，每一存储器单元具有源极、漏极、电荷存储单元及控制栅极，所述控制栅极用于控制沿所述漏极及源极的导电电流，所述存储器装置包括：
页源极线，其耦合至页中的每一存储器单元的所述源极；
聚集节点，其耦合至各个页源极线；
源极电压控制电路，其经由所述聚集节点耦合至所选页的页源极线以用于存储器操作；
字线，其耦合至所述页的每一存储器单元的所述控制栅极；及
字线电压源，其用于将预定字线电压提供至所述页的每一存储器单元的所述字线以用于感测操作，其中所述预定字线电压是以所述聚集节点为基准以便不受所述聚集节点与接地基准之间的任何电压差的影响。
8.如权利要求7所述的存储器装置，其中所述页源极线处在比所述源极电压控制电路的电位高的电位。
9.如权利要求7所述的存储器装置，其中所述源极电压控制电路是以所述接地基准为基准。
10.如权利要求7所述的存储器装置，其中所述字线电压源进一步包括：
经调整的基准电压；
DAC控制的分压器；及
输出预定字线电压，其是通过使用所述DAC控制的分压器来分配所述经调整的基准电压而得出。
11.如权利要求7-10中任一权利要求所述的存储器装置，其中所述存储器单元的每一者存储一个位的数据。
12.如权利要求7-10中任一权利要求所述的存储器装置，其中所述存储器单元的每一者存储多于一个位的数据。
13.一种在非易失性存储器装置中感测存储器单元页的方法，所述非易失性存储器装置具有拟并行感测的各个存储器单元页，每一存储器单元具有源极、漏极、电荷存储单元及控制栅极，所述控制栅极用于控制沿所述漏极及源极的导电电流，所述方法包括：
提供页源极线；
将所述页的每一存储器单元的所述源极耦合至所述页源极线；
将所述页源极线切换至源极电压控制电路以用于感测操作；
将所述页的每一存储器单元的所述控制栅极耦合至字线；及
将预定字线电压提供至所述页的每一存储器单元的字线以用于感测操作，其中所述预定字线电压是以所述聚集节点为基准以便不受所述聚集节点与接地基准之间的任何电压差的影响。
14.如权利要求13所述的感测方法，其中所述页源极线处在比所述源极电压控制电路的电位高的电位。
15.如权利要求13所述的感测方法，其中所述源极电压控制电路以所述接地基准为基准。
16.如权利要求13所述的感测方法，其中所述提供预定字线电压进一步包括：
提供经调整的基准电压；
提供DAC控制的分压器；及
通过使用所述DAC控制的分压器来分配所述经调整的基准电压来产生所述预定字线电压。
17.如权利要求13-16中任一权利要求所述的方法，其中所述存储器单元的每一者存储一个位的数据。
18.如权利要求13-16中任一权利要求所述的方法，其中所述存储器单元的每一者存储多于一个位的数据。
19.一种非易失性存储器装置，其中所述非易失性存储器装置具有拟并行感测的各个存储器单元页，每一存储器单元具有源极、漏极、电荷存储单元及控制栅极，所述控制栅极用于控制沿所述漏极及源极的导电电流，所述存储器装置包括：
页源极线，其耦合至页中的每一存储器单元的所述源极；
页源极线多路复用器；
源极电压控制电路，其经由所述页源极线多路复用器耦合至所选页的页源极线以用于存储器操作；
字线，其耦合至所述页的每一存储器单元的所述控制栅极；及
字线电压源，其用于将预定字线电压提供至所述页的每一存储器单元的所述字线以用于感测操作，其中所述预定字线电压是以所述聚集节点为基准以便不受所述聚集节点与接地基准之间的任何电压差的影响。
20.如权利要求19所述的存储器装置，其中所述页源极线处在比所述源极电压控制电路的电位高的电位。
21.如权利要求19所述的存储器装置，其中所述源极电压控制电路是以所述接地基准为基准。
22.如权利要求19所述的存储器装置，其中所述字线电压源进一步包括：
经调整的基准电压；
DAC控制的分压器；及
输出预定字线电压，其是通过使用所述DAC控制的分压器来分配所述经调整的基准电压而得出。
23.如权利要求19-22中任一权利要求所述的存储器装置，其中所述存储器单元的每一者存储一个位的数据。
24.如权利要求19-22中任一权利要求所述的存储器装置，其中所述存储器单元的每一者存储多于一个位的数据。
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