CN113380307A - 存储器器件、集成电路器件和操作存储器单元的方法 - Google Patents

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Abstract

一种存储器器件，包括：位线、源极线、多个字线、和存储器单元。该存储器单元包括并联连接在位线和源极线之间的多个存储器串。多个存储器串中的每一个包括串联连接在位线和源极线之间、并且对应地电连接至多个字线的多个存储器元件。本发明的实施例还涉及集成电路(IC)器件以及操作存储器单元的方法。

Description

存储器器件、集成电路器件和操作存储器单元的方法
技术领域
本发明的实施例涉及存储器器件、集成电路器件和操作存储器单元的方法。
背景技术
集成电路(IC)器件包括以IC布局图表示的多个半导体器件。IC布局图是分级的，并且包括根据半导体器件设计规范执行更高级别功能的模块。模块通常由单元的组合来构建，其每一个代表配置成实施特定功能的一个或者多个半导体结构。具有预先设计的布局图的单元，有时也称为标准单元，存储在标准单元库(为了简化起见，以下称为“库”或者“单元库”)中，并且可以通过各种工具(例如电子设计自动化(EDA)工具) 进行存取，以生成、优化、和验证用于IC的设计。半导体器件和单元的示例对应地包括存储器器件和存储器单元。
发明内容
本发明的一个实施例提供一种存储器器件，包括：位线；源极线；多个字线；以及存储器单元，其中，所述存储器单元包括并联连接在所述位线和所述源极线之间的多个存储器串，并且所述多个存储器串中的每一个包括串联连接在所述位线和所述源极线之间、并且对应地电连接至所述多个字线的多个存储器元件。
本发明的另一实施例提供一种集成电路(IC)器件，所述集成电路(IC) 器件包括：多个源极线；多个字线组，每个包括第一字线和第二字线；多个位线；多个辅助导线组，每个包括第一辅助导线和第二辅助导线；
以及多个存储器单元，每个存储器单元电连接至：所述多个源极线中的对应的源极线，所述多个字线组中的对应的字线组中的所述第一字线和第二字线，所述多个位线中的对应的位线，以及所述多个辅助导线组中的对应的辅助导线组中的所述第一辅助导线和第二辅助导线，其中，所述多个存储器单元中的每一个包括：第一存储器元件，其电连接在所述对应的位线和所述对应的第一辅助导线之间，并且具有电连接至所述对应的第一字线的控制端子，第二存储器元件，其电连接在所述对应的源极线和所述对应的第二辅助导线之间，并且具有电连接至所述对应的第一字线的控制端子，第三存储器元件，其电连接在所述对应的源极线和所述对应的第一辅助导线之间，并且具有电连接至所述对应的第二字线的控制端子，以及第四存储器元件，其电连接在所述对应的位线和所述对应的第二辅助导线之间，并且具有电连接至所述对应的第二字线的控制端子。
本发明的又一实施例提供一种操作存储器单元的方法，包括：在具有并联连接在位线和源极线之间的多个存储器串的存储器单元的读取操作中，其中所述多个存储器串中的每一个包括串联连接在所述位线和所述源极线之间的多个存储器元件，并且其中每个所述存储器串的所述多个存储器元件中的每个存储器元件可编程为具有不同的电阻值，使所述存储器单元的每个所述存储器串的每个所述存储器元件导通，并且检测所述存储器单元的总电阻值，以检测所述存储器单元中所存储的数据。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的存储器器件的示意性框图；
图2是根据一些实施例的存储器单元的示意性框图；
图3是根据一些实施例的存储器单元的示意性电路图；
图4A包括根据一些实施例的处于各种编程状态的存储器单元的示意性电路图；
图4B是示出根据一些实施例的处于各种编程状态的存储器单元的不同的总电阻值的曲线图；
图5是根据一些实施例的存储器器件的示意性电路图；
图6是根据一些实施例的半导体器件的示意性透视图；
图7是根据一些实施例的半导体器件的示意性透视图；
图8A是根据一些实施例的半导体器件的一部分的示意性透视图；
图8B是根据一些实施例的半导体器件的一部分的示意性分解透视图；
图8C是根据一些实施例的半导体器件的一部分的沿着图8A中的平面 C截取的示意性截面图；
图8D是根据一些实施例的半导体器件的一部分的沿着图8A中的平面 D截取的示意性截面图；
图8E是根据一些实施例的半导体器件的一部分的沿着图8A中的平面 EF截取的示意性截面图；
图8F是根据一些实施例的半导体器件的一部分的沿着图8A中的平面 EF截取的示意性截面图；
图8G是根据一些实施例的半导体器件的一部分的示意性透视图；
图9是根据一些实施例的半导体器件的示意性透视图；
图10A-图10H是根据一些实施例的在制造期间的各个阶段的半导体器件的示意性透视图；
图11是根据一些实施例的存储器器件的示意性电路图；
图12A是根据一些实施例的半导体器件的示意性透视图；
图12B是根据一些实施例的半导体器件的示意性透视图；
图13是根据一些实施例的方法的流程图；
图14是根据一些实施例的方法的流程图；
图15是根据一些实施例的方法的流程图；
图16是根据一些实施例的方法的流程图；
图17是根据一些实施例的EDA系统的框图；
图18是根据一些实施例的IC制造系统以及与其相关的IC制造流程的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
存储器单元包括在位线和源极线之间并联连接的多个存储器串。每个存储器串包括多个存储器元件，所述多个存储器元件串联连接在位线和源极线之间，并且对应地电连接至多个字线。每个存储器元件均可编程为具有不同的电阻值。每个存储器串的电阻值根据存储器串中的存储器元件的电阻值而变化。存储器单元的总电阻值根据存储器串的电阻值而变化。结果，存储器单元可编程为具有不同的总电阻值，对应于存储器单元中所存储的不同的数据。换句话说，存储器单元是多级单元(MLC)。在一些实施例中，包括多个所描述的存储器单元的存储器器件配置成用于存储数据的MLC存储器。在一个或者多个实施例中，MLC存储器还配置成用于内存计算。在至少一个实施例中，有可能实现一个或者多个优点，包括但不限于更大的存储器窗口、更好的计算性能等。
图1是根据一些实施例的存储器器件100的示意性框图。存储器器件是IC器件的一种。在至少一个实施例中，存储器器件是单独的IC器件。在一些实施例中，存储器器件被包括作为较大的IC器件的一部分，该IC 器件包括除用于其他功能的存储器器件之外的电路。
存储器器件100包括至少一个存储器单元MC和控制器(也称为“控制电路”)102，控制器102连接成控制存储器单元MC的操作。在图1的示例性配置中，存储器器件100包括布置在存储器阵列104中的多个列和行中的多个存储器单元MC。每个存储器单元MC包括多个存储器元件，如本文所描述的。
存储器器件100还包括沿着存储器阵列104的行延伸的多个字线和多个源极线，以及沿着存储器阵列104的列延伸的多个位线和多个辅助导线 (在本文中也称为“辅助线”)。字线在本文中一般称为WL，源极线在本文中一般称为SL，位线在本文中一般称为BL，辅助线在本文中一般称为NC。例如，存储器器件100包括标识为SL1、...SLm-1、SLm的m个源极线，标识为BL1、BL2、...BLk的k个位线，m个字线组nWL1、...nWLm-1、 nWLm每个包括n个字线，以及k个辅助导线组pNC1、pNC2、...pNCk每个包括p个辅助线。K、m、n、p中的每一个都是等于或者大于2的自然数。
每个存储器单元MC通过对应的源极线、对应的位线、对应的字线组、和对应的辅助导线组连接至控制器102。字线WL配置成用于传输存储器单元MC或者存储器单元MC中的存储器元件的地址，以从中读取和/或写入其中等。字线WL有时称为“地址线”。源极线SL、位线BL、和/或辅助线NC配置成用于传输要写入至存储器单元MC或者存储器单元MC中的存储器元件和/或要从存储器单元MC或者存储器单元MC读取的数据，通过地址表示在对应的字线WL等上。源极线SL、位线BL、和/或辅助线 NC有时称为“数据线”。存储器器件100中的字线WL和/或位线BL和/ 或源极线SL和/或辅助线NC的各种数量在各种实施例的范围之内。
在图1的示例性配置中，控制器102包括字线驱动器112、源极线驱动器114、位线驱动器116、感测放大器(SA)118、和内存计算(CiM) 电路120，其配置成实施读取操作或者写入操作中的至少一个。在至少一个实施例中，控制器102还包括：一个或者多个时钟发生器，用于为存储器器件100的各个组件提供时钟信号；一个或者多个输入/输出(I/O)电路，用于与外部器件进行数据交换；和/或一个或者多个控制器，用于控制存储器器件100中的各种操作。
字线驱动器112(也称为“WL解码器”)经由字线WL连接至存储器阵列104。字线驱动器112配置成对选择为要在读取操作或者写入操作中进行存取的存储器单元MC或者存储器单元MC中的存储器元件的行地址进行解码。字线驱动器112配置成提供一组电压至对应于解码的行地址的所选择的字线WL，并且提供不同组的电压至其他未选择的字线WL。源极线驱动器114(也称为“SL解码器”)经由源极线SL连接至存储器阵列 104。位线驱动器116(也称为“BL解码器”)经由位线BL连接至存储器阵列104。
在至少一个实施例中，位线驱动器116还经由辅助线NC连接至存储器阵列104。在一些实施例中，控制器102包括经由辅助线NC连接至存储器阵列104的单独的NC驱动器或者解码器(未示出)。源极线驱动器114 和/或位线驱动器116和/或NC驱动器配置成对选择为要在读取操作或者写入操作中进行存取的存储器单元MC或者存储器单元MC中的存储器元件的列地址进行解码。源极线驱动器114和/或位线驱动器116和/或NC驱动器配置成提供一组电压至对应于所选择的存储器单元MC或者存储器单元 MC中的所选择的存储元件的所选择的源极线SL、所选择的位线BL、和/ 或所选择的(一些)辅助线；并且提供不同组的电压至其他未选择的源极线SL、未选择的位线BL、和未选择的辅助线NC。例如，在写入操作(也称为“编程操作”)中，源极线驱动器114和/或位线驱动器116和/或NC 驱动器配置成提供写入电压(也称为“编程电压”)至选择为要写入的存储器元件上，以编程所选择的存储器元件。在一些实施例中，SA118经由位线BL连接至存储器阵列104。在读取操作中，源极线驱动器114配置成提供读取电压至所选择的源极线SL，并且SA118配置成感测从所存取的存储器单元MC读取、并且通过对应的所选择的位线BL取回的数据。在一些实施例中，SA118经由源极线SL连接至存储器阵列104。在读取操作中，控制器102配置成施加读取电压至所选择的位线BL，并且SA118配置成感测从所存取的存储器单元MC读取、并且通过对应的所选择的源极线SL 取回的数据。
在至少一个实施例中，CiM电路120连接至SA118，以接收从存储器阵列104的一个或者多个存储器单元MC读取的数据。CiM电路120配置成基于从一个或者多个存储器单元MC读取的数据以及也基于一个或者多个控制信号，来实施一个或者多个数学和/或逻辑操作。一个或者多个控制信号从控制器102中的其他内部控制电路(未示出)和/或从外部控制电路来接收。在一些实施例中，控制器102配置成将由CiM电路120所实施的一个或者多个数学和/或逻辑操作与如本文所描述的一个或者多个读取操作和/或一个或者多个写入操作相协调，以实施一个或者多个内存(CiM) 计算操作。在至少一个实施例中，CiM操作优于那些数据在存储器和处理器之间来回移动的其他方法，因为可以避免对于性能和能量效率而言都是瓶颈的这种来回数据移动。CiM应用的示例包括但不限于人工智能、图像识别、用于机器学习的神经网络等。在一些实施例中，CiM电路120可以省略，并且存储器器件100配置成用于数据存储。所描述的存储器器件配置是示例性的，并且其他存储器器件配置在各种实施例的范围之内。
图2是根据一些实施例的存储器单元200的示意性框图。在至少一个实施例中，存储器单元200对应于存储器器件100中的存储器单元MC中的一个。
在图2中，存储器单元200连接至源极线SL、位线BL、包括n条字线WL1至WLn的字线组、以及包括p条辅助线NC1-NCp的辅助导线组。在至少一个实施例中，源极线SL对应于源极线SL1、...SLm-1、SLm中的一个，位线BL对应于位线BL1、BL2...BLk中的一个，字线组WL1至WLn 对应于字线组nWL1、...nWLm-1、nWLm中的一个，并且辅助导线组 NC1-NCp对应于存储器器件100中的辅助导线组pNC1、pNC2...pNCk中的一个。
存储器单元200包括位于位线BL和源极线SL之间的并联连接的多个存储器串。在图2的示例性配置中，存储器单元200包括q个存储器串，其中两个表示为201、20q，其中q是等于或者大于2的自然数。多个存储器串中的每一个包括串联连接在位线BL和源极线SL之间、并且对应地电连接至多个字线的多个存储器元件。例如，存储器串201包括串联连接在位线BL和源极线SL之间的多个存储器元件ME11至MEn1。存储器元件 ME11至ME1n对应地连接至字线WL1至WLn。在另一个示例中，存储器串20q包括串联连接在位线BL和源极线SL之间的多个存储器元件ME1q 至MEnq。存储器元件ME1q至MEnq对应地连接至字线WL1至WLn。在一些实施例中，存储器串201中的存储器元件ME11至ME1n的顺序，和/ 或存储器串20q的存储器元件ME1q至MEnq的顺序，不是必需如图2的示例性配置中所示。
存储器单元200中的每个存储器元件均可编程为具有不同的电阻值。每个存储器串的电阻值根据存储器串中的存储器元件的电阻值而变化。例如，存储器串201具有对应于存储器串201中的存储器元件ME11至MEn1 的总电阻值的电阻值。在存储器元件ME11至MEn1的各种电阻值下，存储器串201具有对应的各种电阻值。对于另一个示例，在存储器元件ME1q 至MEnq的各种电阻值下，存储器串20q具有对应的各种电阻值。并联连接在位线BL和源极线SL之间的存储器串201至20q的各种电阻值，导致存储器单元200的各种总电阻值。结果，存储器单元200可编程为具有不同的总电阻值，对应于存储器单元200中所存储的不同的数据。
可编程为具有不同电阻值的存储器元件的示例包括但不限于电阻随机存取存储器(ReRAM或RRAM)、磁性RAM(MRAM)、相变存储器(PCM)、包括电荷存储材料或者浮栅的闪速存储器等。关于RRAM的细节可以在例如2015年6月9日授权的第9,053,781号美国专利中找到，其全部内容通过引用合并于此。在一个或者多个实施例中，NOR和NAND栅极闪速存储器均适用于实现存储器单元200的存储器元件。RRAM、MRAM、或者PCM 存储器元件包括与存储器层串联电连接的存取晶体管。存储器层可编程为具有对应于存储器元件的两个或者更多个电阻值的两个或者更多个状态。 RRAM、MRAM、或者PCM存储器元件的存取晶体管的栅极对应于存储器元件的控制端子，并且电连接至字线WL1至WLn中的对应的字线。闪速存储器元件包括具有浮栅或者电荷存储器层的晶体管。浮栅或者电荷存储器层可编程为存储对应于存储器元件的两个或者更多个电阻值的两个或者更多个层级的电荷。闪速存储器元件的晶体管的栅极对应于存储器元件的控制端子，并且电连接至字线WL1至WLn中的对应的字线。存储器元件的其他类型或者配置在各种实施例的范围之内。
在一些实施例中，存储器单元200中的每个存储器元件可以独立于存储器单元200中的其他存储器元件而独立地编程。在所选择的存储器元件的编程操作中，导通电压可以例如通过对应于控制器102的控制器、经由对应的字线，而施加至所选择的存储器元件的控制端子。例如，导通电压施加至字线WL1，从而使得作为所选择的存储器元件的存储器元件ME11、以及连接至字线WL1的其他未选择的(一些)存储器元件(例如ME1q) 导通。例如通过控制器在所选择的存储器元件上施加写入电压，不会擦除或者干扰存储器单元200中的其他未选择的存储器元件、特别是电连接至字线的具有导通电压的未选择的存储器元件的编程状态。根据所选择的存储器元件在对应存储器串中的布置的位置，在所选择的存储器元件上施加来自位线BL和辅助线NC1-NCp中的一个、或者来自源极线SL和辅助线 NC1-NCp中的一个、或者来自辅助线NC1-NCp中的两个的写入电压。辅助线NC1-NCp的数量和/或电连接取决于每个存储器串中的存储器元件的数量n、以及存储器单元200中的存储器串的数量q。在至少一个实施例中，辅助线NC1-NCp中的一个连接成对存储器单元200中的一个以上的存储器元件进行编程。
在读取操作中，辅助线NC1-NCp保持浮置，导通电压通过控制器施加至字线WL1至WLn，以使存储器单元200的所有存储器元件导通，读取电压通过控制器施加在位线BL和源极线SL上，以使读取电流流过存储器单元200的并联连接的存储器串201至20q。控制器配置成例如通过对应于SA118的感测放大器来检测读取电流，并且基于所读取的电流和所读取的电压来确定存储器单元200的总电阻值。控制器还配置成基于所确定的存储器单元200的总电阻值来确定存储器单元200中所存储的数据。
图3是根据一些实施例的存储器单元300的示意性电路图。在至少一个实施例中，存储器单元300对应于存储器单元200的配置，其中n＝p＝ q＝2。
在图3中，存储器单元300包括布置在存储器串301、302中、并联连接在源极线SL和位线BL之间的存储器元件T11、T12、T21、T22。存储器元件T11、T12、T21、T22中的每一个可编程为具有不同的电阻值。在图3的示例性配置中，存储器元件T11、T12、T21、T22中的每一个是具有电荷存储材料的晶体管。然而，如本文所描述的，包括但不限于RRAM、 MRAM、PCM、具有浮栅的闪速存储器等的其他类型的存储器元件在各种实施例的范围之内。晶体管T11、T12、T21、T22的示例包括但不限于金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS) 晶体管、P沟道金属氧化物半导体(PMOS)、N沟道金属氧化物半导体(NMOS)、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或N沟道场效应晶体管(PFET/NFET)、FinFET、带凸起的源极/漏极的平面MOS晶体管、纳米片FET、纳米线FET等。在关于图3所描述的示例性配置中，T11、T12、T21、T22是NMOS晶体管。包括PMOS晶体管而不是NMOS晶体管的其他配置在各种实施例的范围之内。
晶体管T11、T21串联电连接在源极线SL和位线BL之间，并且形成存储器串301。例如，晶体管T11的第一源极/漏极电连接至位线BL，晶体管T11的第二源极/漏极电连接至中间节点303，晶体管T21的第一源极/ 漏极电连接至中间节点303，以及晶体管T21的第二源极/漏极电连接至源极线SL。晶体管T12、T22串联电连接在源极线SL和位线BL之间，并且形成存储器串302。例如，晶体管T22的第一源极/漏极电连接至位线BL，晶体管T22的第二源极/漏极电连接至中间节点304，晶体管T12的第一源极/漏极电连接至中间节点304，以及晶体管T12的第二源极/漏极电连接至源极线SL。晶体管T11、T12的栅极G11、G12电连接至字线WL1。晶体管T21、T22的栅极G21、G22电连接至字线WL2。辅助线NC1、NC2对应地电连接至中间节点303、304。晶体管T11、T12、T21、T22对应于存储器单元200的存储器元件，存储器串301、302对应于存储器单元200的存储器串201至20q，字线WL1、WL2对应于存储器单元200的字线WL1 至WLn，辅助线NC1、NC2对应于存储器单元200的辅助线NC1-NCp。
在编程操作中，晶体管T11、T12、T21、T22中的每一个可以独立于存储器单元300中的其他存储器元件而独立地编程。例如，在晶体管T11 的编程操作中，导通电压可以例如通过对应于控制器102的控制器施加至字线WL1，从而使得所选择的晶体管T11以及未选择的晶体管T12导通。其他未选择的晶体管T21、T22保持截止。在所选择的晶体管T11导通的同时，通过控制器在晶体管T11上施加来自位线BL和辅助线NC1的写入电压。写入电压的极性和/或电压电平可以确定要编程至晶体管T11的状态或者电阻值。在示例中，写入电压的较高电压电平导致对应于晶体管T11 的低电阻值(例如R)的第一编程状态，而写入电压的较低电压电平导致对应于晶体管T11的高电阻值(例如2R)的第二编程状态。在至少一个实施例中，写入电压的各种电压电平和/或极性使得有可能将晶体管T11从第一编程状态切换至第二编程状态，反之亦然。虽然在晶体管T11的编程操作期间未选择的晶体管T12也导通，但是控制器配置成使得来自源极线SL 和辅助线NC2的晶体管T12上的电压保持为不足以改变或者干扰已经编程在晶体管T12中的编程状态。例如，在晶体管T11的编程操作期间，源极线SL和辅助线NC2接地和/或保持浮置。晶体管T12、T21、T22中的每一个可以独立于存储器单元300中的其他存储器元件而独立地编程，其方式类似于关于晶体管T11所描述的方式。例如，为了对晶体管T12进行编程，控制器配置成在晶体管T12上施加来自源极线SL和辅助线NC2的写入电压，同时使位线BL和辅助线NC1接地和/或保持浮置。为了对晶体管T21 进行编程，控制器配置成在晶体管T21上施加来自源极线SL和辅助线NC1 的写入电压，同时使位线BL和辅助线NC2接地和/或保持浮置。为了对晶体管T22进行编程，控制器配置成在晶体管T22上施加来自位线BL和辅助线NC2的写入电压，同时使源极线SL和辅助线NC1接地和/或保持浮置。所描述的R和2R的电阻值和/或晶体管T11、T12、T21、T22中的每一个的编程状态的数量可编程为具有示例性情形。其他配置在各种实施例的范围之内。例如，在至少一个实施例中，晶体管T11、T12、T21、T22中的每一个可编程为具有对应于两个以上的电阻值的两个以上的编程状态。在一个或者多个实施例中，晶体管T11、T12、T21、T22中的每一个的电阻值可编程为具有不同于R和/或2R的电阻值。
在读取操作中，导通电压通过控制器施加至字线WL1、WL2，以使存储器单元300的所有晶体管T11、T12、T21、T22导通。晶体管T11、T12、 T21、T22导通的同时，读取电压通过控制器施加在位线BL和源极线SL 上，以使得读取电流流过存储器单元300的并联连接的存储器串301、302。例如，读取电压通过控制器施加至位线BL，而源极线SL接地。在读取操作期间，辅助线NC1-NCp保持浮置。控制器配置成例如通过对应于SA118 的感测放大器来检测读取电流，并且基于所读取的电流和所读取的电压来确定存储器单元300的总电阻值。控制器还配置成基于所确定的存储器单元300的总电阻值来确定存储器单元300中所存储的数据，如关于图4A- 图4B所描述的。
根据一些实施例，图4A包括处于各种编程状态的存储器单元300的示意性电路图。在图4A的示例性配置中，晶体管T11、T12、T21、T22中的每一个可编程为具有电阻值R或者电阻值2R。其他配置在各种实施例的范围之内。
在编程状态1中，晶体管T11、T12、T21、T22中的每一个编程为具有电阻值R。存储器串301、302中的每一个具有对应于各个存储器串中的晶体管的总电阻值的2R的电阻值。存储器单元300的总电阻值是2R的两个电阻值并联连接的等效电阻值。换句话说，存储器单元300的总电阻值为R。
在编程状态2中，晶体管中的一个(例如T12)编程为具有电阻值2R，而其他晶体管编程为具有电阻值R。存储器串301、302中的一个具有2R 的电阻值，而存储器串的另一个具有3R的电阻值。存储器单元300的总电阻值是2R的电阻值和3R的电阻值并联连接的等效电阻值。换句话说，存储器单元300的总电阻值为1.2R。如果代替晶体管T12而将晶体管T11、T21、T22中的另一个晶体管编程为具有电阻值2R，则该总电阻值保持不变。
在编程状态3中，一个存储器串(例如301)中的晶体管编程为具有电阻值2R，而另一个存储器串(例如302)中的晶体管编程为具有电阻值 R。存储器串301具有4R的电阻值，而存储器串302具有2R的电阻值。存储器单元300的总电阻值是2R的电阻值和4R的电阻值并联连接的等效电阻值。换句话说，存储器单元300的总电阻值为1.33R。如果将存储器串 302中的晶体管编程为具有电阻值2R，并且将存储器串301中的晶体管编程为具有电阻值R，则该总电阻值保持不变。
在编程状态4中，在存储器串301、302中的每一个中，一个晶体管(例如T21、T12)编程为具有电阻值2R，而另一个晶体管(例如T11、T22) 编程为具有电阻值R。存储器串301、302中的每一个具有3R的电阻值。存储器单元300的总电阻值是3R的两个电阻值并联连接的等效电阻值。换句话说，存储器单元300的总电阻值是1.5R。如果是晶体管T11而不是晶体管T21编程为具有电阻值2R，和/或，是晶体管T22而不是晶体管T12 编程为具有电阻值2R，则该总电阻值保持不变。
在编程状态5中，晶体管中的一个(例如T11)编程为具有电阻值R，而其他晶体管编程为具有电阻值2R。存储器串301、302中的一个具有3R 的电阻值，而另一个存储器串具有4R的电阻值。存储器单元300的总电阻值是3R的电阻值和4R的电阻值并联连接的等效电阻值。换句话说，存储器单元300的总电阻值为1.7R。如果代替晶体管T11而将晶体管T12、T21、T22中的另一个晶体管编程为具有电阻值R，则该总电阻值保持不变。
在编程状态6中，晶体管T11、T12、T21、T22中的每一个编程为具有电阻值2R。存储器串301、302中的每一个具有4R的电阻值。存储器单元300的总电阻值是4R的两个电阻值并联连接的等效电阻值。换句话说，存储器单元300的总电阻值为2R。
图4B是示出根据一些实施例的在关于图4A所描述的各种编程状态 1-6中的存储器单元300的不同的总电阻值的曲线图。
所描述的编程状态1-6对应于存储器单元300中所存储的六个不同的数据或者逻辑状态，并且还对应于六个不同的总电阻值R、1.2R、1.33R、 1.5R、1.7R、2R。六个不同的总电阻值对应于在位线BL和源极线SL上施加的读取电压下流过存储器单元300的读取电流的不同值。基于通过例如对应于SA118的感测放大器所检测到的读取电流的值，控制器配置成确定存储器单元300的总电阻值以及存储器单元300中所存储的对应数据或者逻辑状态。
在图4B中，该曲线图示出了随着存储器单元300以从编程状态1至编程状态6的顺序从一个编程状态切换至下一个编程状态，存储器单元300 的总电阻值以线性方式增加。在至少一个实施例中，该线性特性使得控制器能够可靠地将编程状态1-6中的每一个与相邻的编程状态区分开。在至少一个实施例中，该特征使得有可能实现一个或者多个优点，包括但不限于更大的存储器窗口、更好的计算性能等。
图5是根据一些实施例的存储器器件500的示意性电路图。在一些实施例中，存储器器件500对应于存储器器件100。
存储器器件500包括以阵列布置的多个存储器单元MC11、MC12、 MC21、MC22，该阵列具有沿着第一轴线(例如X轴)延伸的行，和沿着第二轴线(例如Y轴)延伸的列。Y轴横向于X轴。在至少一个实施例中， Y轴垂直于X轴。存储器器件500还包括沿着X轴延伸的源极线SL1、SL2、 SL3和字线WL1、WL2、WL3、WL4，以及沿着Y轴延伸的位线BL1、BL2 和辅助线NC11、NC12、NC21、NC22。
存储器单元MC11、MC12、MC21、MC22中的每一个对应于存储器单元300。例如，如图5所示，存储器单元MC11包括晶体管T11、T12、T21、 T22，这些晶体管以类似于如关于存储器单元300所描述的晶体管T11、T12、 T21、T22如何电连接至位线BL、源极线SL、辅助线NC1、NC2、和字线 WL、WL2的方式，电连接至位线BL1、源极线SL1、辅助线NC11、NC12、和字线WL、WL2。
在存储器单元MC11中，沿着X轴，晶体管T11在位线BL1和辅助线 NC11之间的布置，反映了在实际的半导体器件或者对应于存储器器件500 的IC器件中，晶体管T11在位线BL1和辅助线NC11之间的物理布置。沿着X轴，晶体管T22在位线BL1和辅助线NC12之间的布置，反映了在实际半导体器件中，晶体管T22在位线BL1和辅助线NC12之间的物理布置。沿着X轴，晶体管T21在辅助线NC11和导体S11之间的布置，反映了在实际的半导体器件中，晶体管T21在辅助线NC11和导体S11之间的物理布置。导体S11电连接至源极线SL1。沿着X轴，晶体管T12在辅助线NC12和导体S12之间的布置，反映了在实际的半导体器件中，晶体管T12在辅助线NC12和导体S12之间的物理布置。导体S12电连接至源极线SL1。沿着X轴，导体S11、辅助线NC11、位线BL1、辅助线NC12、和导体S12按照所述顺序的布置，反映了在实际的半导体器件中，导体S11、辅助线NC11、位线BL1、辅助线NC12、和导体S12的物理布置。沿着Y 轴，晶体管T11、T12在一行中、晶体管T21、T22在另一行中、这两行以及布置在源极线SL1、SL2之间的对应的字线WL1、WL2的布置，反映了在实际的半导体器件中，晶体管T11、T12、T21、T22、以及位于源极线 SL1、SL2之间的字线WL1、WL2的物理布置。
存储器单元MC12配置成类似于存储器单元MC11。存储器单元MC12 以类似于存储器单元MC11如何连接至和相关布置至导体S11、辅助线 NC11、位线BL1、辅助线NC12、和导体S12的方式，连接至和相关布置至导体S12、辅助线NC21、位线BL2、辅助线NC22、和导体S13。导体 S13是源极线SL1的电连接。另外，存储器单元MC12以类似于存储器单元MC11如何连接至和相关布置至字线WL1、WL2的方式，连接至和相关布置至字线WL1、WL2。
存储器单元MC21配置成类似于存储器单元MC11。存储器单元MC21 以类似于存储器单元MC11如何连接至和相关布置至导体S11、辅助线 NC11、位线BL1、辅助线NC12、和导体S12的方式，连接至和相关布置至导体S21、辅助线NC11、位线BL1、辅助线NC12、和导体S22。导体 S21、S22是源极线SL2的电连接。另外，存储器单元MC21以类似于存储器单元MC11如何连接至和相关布置至字线WL1、WL2的方式，连接至和相关布置至字线WL3、WL4。
存储器单元MC22配置成类似于存储器单元MC21。存储器单元MC22 以类似于存储器单元MC21如何连接至和相关布置至导体S21、辅助线 NC11、位线BL1、辅助线NC12、和导体S22的方式，连接至和相关布置至导体S22、辅助线NC21、位线BL2、辅助线NC22、和导体S23。导体 S23是源极线SL2的电连接。另外，存储器单元MC22以类似于存储器单元MC21如何连接至和相关布置至字线WL3、WL4的方式，连接至和相关布置至字线WL3、WL4。
位线BL1、BL2和辅助线NC11、NC12、NC21、NC22中的每一个沿着Y轴连续地延伸，并且跨接和电连接至多个存储器单元。导体S11、S21 沿着Y轴对准，但是彼此非连接。导体S12、S22沿着Y轴对准，但是彼此非连接。导体S13、S23沿着Y轴对准，但是彼此非连接。源极线SL1、 SL2、SL3和字线WL1、WL2、WL3、WL4中的每一个沿着X轴连续地延伸，并且跨接和电连接至多个存储器单元。在至少一个实施例中，本文所描述的一个或者多个优点可以实现在存储器器件500中。
图6是根据一些实施例的半导体器件或者IC器件600的示意性透视图。在至少一个实施例中，半导体器件600对应于图5中的存储器器件500 的一部分。图5和图6中的对应元件由相同的附图标记表示。
在图6所示的结构下，半导体器件600包括衬底(未示出)。在一些实施例中，半导体器件600的衬底对应于关于图8A-图8G中的一个或者多个所描述的衬底。
半导体器件600还包括沿着横向于X轴和Y轴的第三轴线(例如Z轴) 位于衬底上方的存储器阵列层610。在至少一个实施例中，Z轴垂直于X 轴和Y轴。存储阵列层610包括以如关于图1、图5中的至少一个所描述的、布置在具有沿着X轴的行和沿着Y轴的列的阵列中的各种存储器元件或者晶体管。在图6的示例性配置中，存储器阵列层610包括位于衬底上方的隔离层611、位于隔离层611上方的有源区层612、以及位于有源区层 612上方的源极/漏极接触层613。隔离层611配置成将有源区层612与衬底隔离。在一些实施例中，例如当衬底是介电衬底时，隔离层611可以省略。
有源区层612包括存储器元件中的晶体管的源极/漏极和沟道。几个源极/漏极是可见的，并且在图6中一般用附图标记612表示。晶体管的沟道在图6中不可见，并且沿着X轴位于彼此相邻的源极/漏极之间，并且连接彼此相邻的源极/漏极。在至少一个实施例中，源极/漏极和沟道形成在沿着 X轴延伸并且沿着Y轴彼此间隔开的多个有源区(未示出)中。有源区层 612中的晶体管的源极/漏极和沟道的示例性配置会关于图8A-图8G中的一个或者多个进行描述。
存储器阵列层610还包括位于沟道上方并且位于相邻的源极/漏极之间的栅极电极(未示出)。栅极接触件643位于下面的栅极电极上方并且电连接至下面的栅极电极。栅极接触件643沿着Y轴布置在列或者栅极区中。相邻的栅极接触件643和同一列中的对应的下面的栅极电极通过沿着Y轴以一定间隔布置的隔离结构619而彼此电隔离。沿着X轴，一列中的栅极接触件643与相邻列中的栅极接触件643通过位于存储器阵列层610上方的隔离层637中的隔离结构而分隔开。存储器层642沿着X轴布置在每个栅极接触件643的相对侧上。存储器层642还布置在栅极电极和对应的沟道之间。存储器阵列层610中的栅极电极和存储器层的示例性配置会关于图8A-图8G中的一个或者多个进行描述。
源极/漏极接触层613包括位于有源区层612中的下面的源极/漏极上方并且与其电连接的多个源极/漏极接触件。源极/漏极接触件中的几个沿着Y 轴连续地延伸，并且对应于如本文所描述的各种位线和辅助线。例如，源极/漏极接触层613包括对应于图5中的位线BL1和辅助线NC11、NC12 的位线BL1和辅助线NC11、NC12。其他源极/漏极接触件沿着Y轴布置在列中，但彼此非连接。例如，在图6中标记为S11的列包括对应于如关于图5所描述的、沿着Y轴对准但彼此非连接的导体S11、S21的源极/漏极接触件。对于另一个示例，在图6中标记为S12的列包括对应于如关于图5所描述的、沿着Y轴对准但彼此非连接的导体S12、S22的源极/漏极接触件。沿着X轴，源极/漏极接触件中的每一个通过沿着Y轴延伸的隔离结构618，与相邻的栅极接触件643和对应的存储器层642电隔离。示例性隔离结构618示出在辅助线NC11的相对侧上。源极/漏极接触件的示例性配置会关于图8A-图8G中的一个或者多个进行描述。
半导体器件600还包括位于存储器阵列层610上方的源极线SL1、SL2、SL3和字线WL0、WL1、WL2、WL3、WL4、WL5。半导体器件600包括位于存储器阵列层610、源极线SL1、SL2、SL3、以及字线WL0、WL1、 WL2、WL3、WL4、WL5之间的各种隔离层(未示出)。图6中的字线 WL0对应于电连接至与图5中的存储器单元MC11、MC12相邻、但是位于存储器单元MC21、MC22的相对侧上的存储器单元的字线。图6中的字线WL5对应于电连接至与图5中的存储器单元MC21、MC22相邻、但是位于存储器单元MC11、MC12的相对侧上的存储器单元的字线。字线WL1、 WL2布置成沿着Y轴位于源极线SL1、SL2之间。字线WL3、WL4布置成沿着Y轴位于源极线SL2、SL3之间。源极线SL1布置成沿着Y轴位于字线WL0、WL1之间。源极线SL3布置成沿着Y轴位于字线WL4、WL5 之间。
源极线SL1通过通孔结构601、602电连接至位于存储器阵列层610 中的对应晶体管的对应源极/漏极上方的源极/漏极接触件。通孔结构601对应于图5中的源极线SL1和导体S11之间的电连接。通孔结构602对应于图5中的源极线SL1和导体S12之间的电连接。源极线SL2通过通孔结构 603、604电连接至位于存储器阵列层610中的对应晶体管的对应源极/漏极上方的源极/漏极接触件。通孔结构603对应于图5中的源极线SL2和导体 S21之间的电连接。通孔结构604对应于图5中的源极线SL2和导体S22 之间的电连接。源极线SL3通过通孔结构605、606电连接至位于存储器阵列层610中的对应晶体管的对应源极/漏极上方的源极/漏极接触件。
字线WL0通过一般用622表示的通孔结构电连接至位于存储器阵列层610中的对应晶体管的对应栅极电极上方的栅极接触件。字线WL1通过通孔结构623、624电连接至位于存储器阵列层610中的对应晶体管的对应栅极电极上方的栅极接触件。通孔结构623对应于图5中的字线WL1和晶体管T11的栅极之间的电连接。通孔结构624对应于图5中的字线WL1和晶体管T12的栅极之间的电连接。字线WL2通过通孔结构625、626电连接至位于存储器阵列层610中的对应晶体管的对应栅极电极上方的栅极接触件。通孔结构625对应于图5中的字线WL2和晶体管T21的栅极之间的电连接。通孔结构626对应于图5中的字线WL2和晶体管T22的栅极之间的电连接。字线WL3通过一般用627表示的通孔结构电连接至位于存储器阵列层610中的对应晶体管的对应栅极电极上方的栅极接触件。字线WL4通过一般用628表示的通孔结构电连接至位于存储器阵列层610中的对应晶体管的对应栅极电极上方的栅极接触件。字线WL5通过一般用629表示的通孔结构电连接至位于存储器阵列层610中的对应晶体管的对应栅极电极上方的栅极接触件。在至少一个实施例中，本文所描述的一个或者多个优点可以实现在半导体器件600中。
图7是根据一些实施例的半导体器件700的示意性透视图。图5、图6、和图7中的对应元件由相同的附图标记表示。
半导体器件700类似于半导体器件600；然而，替代如半导体器件600 中的一个存储器阵列层的是，半导体器件700包括沿着Z轴一个接一个地堆叠的多个存储器阵列层。在图7的示例性配置中，半导体器件700包括三个存储器阵列层710、720、730，所述三个存储器阵列层710、720、730 在衬底(未示出)上方以所述顺序一个接一个地堆叠。存储器阵列层710 对应于半导体器件600中的存储器阵列层610。存储器阵列层720、730各自具有类似于存储器阵列层710的配置。隔离层737对应于位于存储器阵列层730上方的半导体器件600的隔离层637。源极线SL1、SL2、SL3、字线WL0、WL1、WL2、WL3、WL4、WL5、以及半导体器件700中的对应通孔结构的布置，与半导体器件600中的类似。
在半导体器件700中，对应地位于存储器阵列层710、720、730中的三个晶体管沿着Z轴一个接一个地堆叠，并且具有公共栅极电极。公共栅极电极通过公共通孔结构电连接至对应的字线。例如，通孔结构622、624、 626、628中的每一个将对应的字线WL0、WL1、WL2、WL4电连接至各个位于存储器阵列层710、720、730中的对应一个中的三个晶体管的对应的公共栅极电极。
在存储器阵列层710、720、730中的每一个中，半导体器件700的源极/漏极接触件包括沿着表示为S11、S12的列以一定间隔布置的对准但非连接的源极/漏极接触件。对应地位于存储器阵列层710、720、730中的三个晶体管的源极/漏极接触件沿着Z轴一个接一个地堆叠，并且一般地电连接至对应的源极线。例如，通孔结构601将对应的源极线SL1电连接至各个位于存储器阵列层710、720、730中的对应一个中的三个晶体管的对应的源极/漏极接触件。
在存储器阵列层710、720、730中的每一个中，半导体器件700的源极/漏极接触件还包括连续地延伸的辅助线NC11、NC12、和位线BL1。例如，三个连续的辅助线707、708、709对应地布置在存储器阵列层710、 720、730中。辅助线707、708、709中的每一个对应于存储器器件500中的辅助线NC11。辅助线707、708、709通过在辅助线707、708、709的端部中配置台阶以形成阶梯结构，以及通过将阶梯结构中的辅助线707、708、 709的端部电连接至具有不同高度的对应通孔结构，而分别地电连接至半导体器件700中的其他电路。阶梯结构和对应的通孔结构的示例性配置会关于图9进行描述。
所描述的如包括三个存储器阵列层的半导体器件700的配置是示例性的。在其中半导体器件700包括两个或者三个以上的存储器阵列层的其他配置在各种实施例的范围之内。在至少一个实施例中，本文所描述的一个或者多个优点可以实现在半导体器件700中。另外，在至少一个实施例中，在半导体器件700中的多个存储器阵列层的布置有利地增加了存储器密度。
图8A-图8G是根据一些实施例的半导体器件的部分800的各种视图。在至少一个实施例中，半导体器件部分800对应于图7中的半导体器件700 的区域780。除非另有说明，否则在图7中具有对应组件的图8A-图8G中的组件由与图7相同的附图标记来表示，或者由图7的附图标记增加100 来表示。除非另有说明，否则在图6中具有对应组件的图8A-图8G中的组件由与图6相同的附图标记来表示，或者由图6的附图标记增加200来表示。
图8A是根据一些实施例的半导体器件部分800的示意性透视图。
半导体器件部分800形成在衬底807上方，该衬底807在一个或者多个实施例中对应于半导体器件700的衬底。在一些实施例中，衬底807包括介电衬底、半导体晶圆、绝缘体上半导体(SOI)晶圆、或者外延晶圆。在一个或者多个实施例中，半导体晶圆、SOI晶圆、或者外延晶圆包括元素半导体材料或者化合物半导体材料。元素半导体的示例包括但不限于Si或者Ge。化合物半导体的示例包括但不限于SiGe、SiC、SiGeC、III-V半导体、或者II-VI半导体。
对应于存储器阵列层710、720、730的存储器阵列层810、820、830 顺序地形成在衬底807上方。存储器阵列层810、820、830中的每一个包括：隔离层811、821、831；位于对应的隔离层811、821、831上方的有源区层812、822、832；以及位于对应的有源区层812、822、832上方的源极/漏极接触层813、823、833。隔离层837位于存储器阵列层830上方。隔离层811、821、831、837在附图中用标记“隔离件1”示意性地表示。在一些实施例中，例如，当衬底807是介电衬底时，隔离层811可以省略。
有源区层812、822、832中的每一个均包括位于对应的存储器阵列层 810、820、830中的存储器元件的晶体管的源极/漏极和沟道。例如，有源区层812包括位于沟道的相对侧上的源极/漏极814、815。该沟道在图8A 中未示出，并且会关于图8B进行描述。有源区层812、822、832和对应的源极/漏极在附图中用标记“有源区”示意性地表示。
源极/漏极接触层813、823、833中的每一个均包括位于下面的有源区层812、822、832中的对应源极/漏极上方的源极/漏极接触件。例如，源极 /漏极接触层813包括位于对应的源极/漏极814、815上方的源极/漏极接触件816、817。源极/漏极接触件816、817通过位于栅极电极的相对侧上的隔离结构818，与对应的栅极电极电隔离。隔离结构818在附图中用标记“隔离件2”示意性地表示。
栅极电极是用于沿着Z轴一个接一个地堆叠、并且对应地布置在存储器阵列层810、820、830中的所有三个晶体管的公共栅极电极。两个另外的类似的公共栅极电极包括在半导体器件部分800中。三个公共栅极电极在图8A中未示出，并且会关于图8E-图8F进行描述。对应于半导体器件 600的栅极接触件643的栅极接触件834、835、836位于对应的公共栅极上方并且与之电接触。栅极接触件834、835、836中的每一个和对应的下面的公共栅极电极有时称为栅极堆叠件。栅极接触件834、835、836和源极/漏极接触件在附图中用标记“导体”示意性地表示。所描述的具有三个栅极堆叠件的布置是示例性的。在其中沿着Y轴三个以上的栅极堆叠件布置在列中的其他配置在各种实施例的范围之内。在一些实施例中，栅极接触件834、835、836不是单独形成的元件，而是下面的公共栅极电极的顶部。
对应于接触件834、835、836的栅极堆叠件通过对应于半导体器件600 的隔离结构619的隔离结构819A-819D，彼此电隔离，并且与包括半导体器件部分800的半导体器件中的其他电路电隔离。隔离结构819A-819D在附图中用标记“隔离件3”示意性地表示。在一些实施例中，“隔离件1”、“隔离件2”、和“隔离件3”中的两个或者更多个包括不同的材料。在一些实施例中，“隔离件1”、“隔离件2”、和“隔离件3”中的两个或更多个包括相同的材料。
存储器层842围绕本文所描述的沟道，并且沿着X轴布置在隔离层837 和栅极接触件834、835、836之间。存储器层842在附图中用标记“存储器膜”示意性地表示。
存储器阵列层810中的源极/漏极接触件816和存储器阵列层820、830 中的上面的源极/漏极接触件826、828，对应于半导体器件700中的对应的存储器阵列层710、720、730中的三个连续地延伸的位线BL1。存储器阵列层810中的源极/漏极接触件817和存储器阵列层820、830中的上面的源极/漏极接触件827、829，对应于半导体器件700中的对应的存储器阵列层710、720、730中的三个连续地延伸的辅助线NC12。半导体器件部分 800包括图8A中示意性地示出的阶梯结构840，用于将对应于源极/漏极接触件816-817、826-829的连续延伸的位线BL1和辅助线NC12与包括半导体器件部分800的半导体器件的其他电路电连接。阶梯结构840的示例性配置会关于图8G进行描述。
图8B是根据一些实施例的在半导体器件部分800中的晶体管800B的示意性分解透视图。晶体管800B所对应的晶体管具有关于图8A所描述的源极/漏极814、815和对应的源极/漏极接触件816、817。为了简单起见，隔离结构818在图8B中可以省略。半导体器件部分800中的、或者包括半导体器件部分800的半导体器件中的其他晶体管，配置成类似于晶体管 800B。
晶体管800B包括沿着X轴在源极/漏极814、815之间延伸、并且连接源极/漏极814、815的沟道847。存储器层842在沟道847周围延伸。栅极电极844在存储器层842和沟道847周围延伸。这种布置有时称为全环栅(GAA)结构。虽然在图8B中未示出，但是栅极电极844是公共栅极电极，其还沿着Z轴向上、并且在晶体管800B上方的其他两个晶体管的沟道和存储器层842周围延伸。栅极电极844在附图中用标记“栅极”示意性地表示。
在图8B的示例性配置中，存储器层842包括电荷存储材料。当在源极/漏极814、815上施加预定写入电压、并且向栅极电极844施加预定导通电压时，正电荷或者负电荷被存储或者捕获在存储器层842中，并且改变晶体管800B的阈值电压。晶体管800B的阈值电压对应于晶体管800B的电阻值。响应于不同的写入电压，电荷的不同级别或者数量或者极性被存储或者捕获在存储器层中，导致晶体管800B的不同的电阻值或者编程状态。如本文所述，用于编程和改变晶体管800B的电阻值的其他技术、材料、或者原理，例如RRAM、MRAM等，在各种实施例的范围之内。存储器层 842的示例性材料包括但不限于：包括夹在两个氧化硅层之间的氮化硅层的氧化物/氮化物/氧化物(ONO)多层结构、氮化物/氧化物/氮化物(NON) 多层结构、包括三层以上的交替的氧化物和氮化物的多层结构、SiN、铁磁材料等。
图8C是根据一些实施例的沿着图8A中的平面C穿过有源区层812截取并且从上方观察的半导体器件部分800的示意性截面图。
在图8C中，除了关于图8B所描述的沟道847之外，有源区层812还包括对应于其他两个栅极堆叠件的沟道848、849。为了简单起见，对应于并且连接至通道848、849的源极/漏极在图8C中可以省略。存储器层842 在沟道847、848、849中的每一个的周围延伸。栅极电极848、845、846 中的每一个在围绕对应的沟道847、848、849的存储器层842的周围延伸。栅极电极844、845通过隔离结构819B彼此电隔离。栅极电极845、846 通过隔离结构819C彼此电隔离。栅极电极844、846通过隔离结构819A、 819D与其他电路电隔离。
图8D是根据一些实施例的沿着图8A中的平面D穿过源极/漏极接触层813截取并且从上方观察的半导体器件部分800的示意性截面图。
在图8D中，源极/漏极接触件816沿着Y轴连续地延伸，并且对应于存储器阵列层810中的位线BL1。源极/漏极接触件816在具有对应的沟道 847、848、849的三个晶体管的下面的源极/漏极上方延伸，并且与之电接触。源极/漏极接触件817沿着Y轴连续地延伸，并且对应于存储器阵列层 810中的辅助线NC12。源极/漏极接触件817在具有对应的沟道847、848、 849的三个晶体管的另一个下面的源极/漏极上方延伸，并且与之电接触。源极/漏极接触件816、817通过隔离结构818与栅极电极844、845、846 电隔离。
图8E是根据一些实施例的沿着图8A中的平面EF在穿过对应于栅极接触件834、835、836的栅极堆叠件处截取的半导体器件部分800的示意性截面图。
在图8E中，有源区层822包括沟道851、852、853，并且有源区层832 包括对应地位于存储器阵列层810中的沟道847、848、849上方的沟道854、 855、856。存储器层842在图8E所示的九个沟道中的每一个的周围延伸。栅极电极844是公共栅极电极，其在围绕堆叠的沟道847、851、854的存储器层842的周围延伸。栅极接触件834位于栅极电极844上方并且与之电接触，以形成第一栅极堆叠件。栅极电极845是公共栅极电极，其在围绕堆叠的沟道848、852、855的存储器层842的周围延伸。栅极接触件835 位于栅极电极845上方并且与之电接触，以形成第二栅极堆叠件。栅极电极846是公共栅极电极，其在围绕堆叠的沟道849、853、856的存储器层 842的周围延伸。栅极接触件836位于栅极电极846上方并且与之电接触，以形成第三栅极堆叠件。栅极堆叠件通过隔离结构819A-819D彼此电隔离，并且与其他电路电隔离。
栅极接触件834、835、836配置成通过对应的通孔结构(例如图7中的通孔结构622、626、628)与对应的字线(例如图7中的字线WL0、WL2、 WL4)电连接。在该布置中，字线位于栅极堆叠件上方。
图8F是根据一些实施例的类似于图8E的示意性截面图。
图8F中的半导体器件部分800F的配置是图8E中的半导体器件部分 800的配置的替代。如本文所述，在图8E的配置中，字线位于栅极堆叠件上方。在图8F的配置中，字线位于栅极堆叠件下方。否则，则半导体器件部分800F类似于半导体器件部分800。具体地，半导体器件部分800F包括沿着X轴延伸、并且位于对应的栅极电极844、845、846下方并且与之电接触的字线857、858、859。字线857、858、859有时称为“底部字线”。在用于制造半导体器件部分800F的制造工艺中，导电层沉积在衬底807上方，然后进行图案化，以形成底部字线844、845、846。存储器阵列层810、 820、830接下来依次沉积在底部字线844、845、846上方，并且如本文所述实施进一步的制造工艺，以形成位于已经形成在衬底807上方的底部字线844、845、846上方并且与之电接触的栅极堆叠件。在一些实施例中，用于形成底部字线844、845、846的导电层通过化学气相沉积(CVD)、物理气相沉积(PVD)、镀敷、或其组合来沉积。用于形成底部字线844、 845、846的导电层的示例材料包括但不限于多晶硅、Al、Cu等。
虽然图8E中的半导体器件部分800包括位于栅极堆叠件上方的字线，而图8F中的半导体器件部分800F包括位于栅极堆叠件下方的字线，但是其他配置在各种实施例的范围之内。例如，如本文关于图12B所描述的，在一个或者多个实施例中，对应于存储器器件100或者500的半导体器件包括具有位于栅极堆叠件上方的字线和位于栅极堆叠件下方的字线两者的混合配置。
图8G是根据一些实施例的半导体器件部分800的示意性透视图。图 8G中的视图沿着Y轴沿着与图8A的方向相对的方向可视。为了简单起见，隔离结构818在图8G中可以省略。
在图8G中，详细示出了阶梯结构840。阶梯结构840包括对应于存储器阵列层810、820、830中的连续地延伸的位线BL1和辅助线NC12的几个台阶。例如，第一和底部台阶对应于存储器阵列层810中的连续地延伸的位线BL1或者源极/漏极接触件816，和辅助线NC12或者源极/漏极接触件817。第二和中间台阶对应于存储器阵列层820中的连续地延伸的位线BL1或者源极/漏极接触件826，和辅助线NC12或者源极/漏极接触件827。第三和顶部台阶对应于存储器阵列层830中的连续地延伸的位线BL1或者源极/漏极接触件828，和辅助线NC12或者源极/漏极接触件829。顶部台阶中的源极/漏极接触件828、829具有沿着Y轴的最小尺寸，并且对应地连接至通孔结构866、867。中间台阶中的源极/漏极接触件826、827具有沿着Y轴的中间尺寸，从顶部台阶突出，并且对应地连接至通孔结构864、 865。底部台阶中的源极/漏极接触件816、817具有沿着Y轴的最长尺寸，从中间台阶突出，并且对应地连接至通孔结构862、863。
通孔结构862、864、866沿着Z轴具有不同的高度。例如，在底部台阶处连接至源极/漏极接触件816的通孔结构862所具有的高度大于在中间台阶处连接至源极/漏极接触件826的通孔结构864的高度，并且通孔结构 864所具有的高度大于在顶部台阶处连接至源极/漏极接触件828的通孔结构866的高度。在一个或者多个实施例中，通孔结构862、864、866的顶面是共面的。结果，有可能形成的导线位于同一金属层中，并且对应地连接至通孔结构862、864、866，以将不同的存储器阵列层810、820、830 中的位线BL1分别连接至其他电路。
通孔结构863、865、867沿着Z轴具有不同的高度。例如，在底部台阶处连接至源极/漏极接触件817的通孔结构866所具有的高度大于在中间台阶处连接至源极/漏极接触件827的通孔结构865的高度，并且通孔结构 865所具有的高度大于在顶部台阶处连接至源极/漏极接触件829的通孔结构867的高度。在一个或者多个实施例中，通孔结构863、865、867的顶面是共面的。结果，有可能形成的导线位于同一金属层中，并且对应地连接至通孔结构863、865、867，以将不同的存储器阵列层810、820、830 中的辅助线NC12分别连接至其他电路。在一些实施例中，通孔结构862、 864、866的顶面和通孔结构863、865、867的顶面是共平面的，并且连接至位线BL1和辅助线NC12的导线全部布置在同一金属层中。在一个或者多个实施例中，通孔结构862、864、866的顶面布置于其中的平面不同于包括通孔结构863、865、867的顶面的平面。结果，连接至位线BL1的导线布置在金属层中，而连接至辅助线NC12的导线布置在不同的金属层中。在至少一个实施例中，本文所述的一个或者多个优点可以实现在半导体器件部分800中、半导体器件部分800F中、或者包括有半导体器件部分800 或者800F的半导体器件中。
图9是根据一些实施例的半导体器件900的示意性透视图。在至少一个实施例中，半导体器件900包括对应于存储器器件500、半导体器件700、半导体器件部分800、和半导体器件部分800F中的一个或者多个的各种特征。在图7中具有对应组件的图9中的组件由图7的相同的附图标记来表示。在图8A-图8G中具有对应组件的图9中的组件由图8A-图8G的相同的附图标记来表示。
半导体器件900包括在衬底(未示出)上方一个接一个地堆叠的存储器阵列层810、820、830。在至少一个实施例中，该衬底对应于衬底807。半导体器件900还包括以类似于关于图8F所描述的半导体器件部分800F 的方式布置在存储器阵列层810、820、830下方但位于衬底上方的多个底部字线950。底部字线950电连接至存储器阵列层810、820、830中的各种栅极堆叠件的公共栅极电极，并且还电连接至外围电路951，以接收要在存储器阵列层810、820、830中评估的存储器元件和/或存储器单元的地址信号。
在一些实施例中，多个源极线(未示出)布置在存储器阵列层810、 820、830上方，并且通过通孔结构电连接至存储器阵列层810、820、830 中的存储器元件或晶体管，如关于图7所描述的。
半导体器件900还包括对应于阶梯结构840的阶梯结构940，并且该阶梯结构940配置成将各种位线BL和辅助线NC连接至其他电路。阶梯结构940的台阶1-3上的位线BL和辅助线NC电连接至阶梯结构940上方的一个或者多个金属层上的对应通孔结构和导线。例如，阶梯结构940的台阶上的辅助线NC电连接至以972、974示例性地示出的通孔结构，然后电连接至阶梯结构940上方的第一金属层中的导线981、982、983。阶梯结构940的台阶上的位线BL电连接至以971、973、975-979示例性地示出的通孔结构，然后电连接至阶梯结构940上方的第二金属层中的导线984-989。在图9的示例性配置中，用于布线辅助线NC的第一金属层不同于用于布线位线BL的第二金属层。例如，用于布线辅助线NC的第一金属层位于用于布线位线BL的第二金属层下方。
在一些实施例中，沿着示出为S11、S12的列的阶梯结构940的台阶上的导体已经电连接至存储器阵列层810、820、830上方的对应的源极线(未示出)。结果，对应的通孔结构971、975-979和导线987-989可以省略。
在至少一个实施例中，本文所描述的一个或者多个优点可以实现在半导体器件900中。
图10A-图10H是根据一些实施例的在制造期间的各个阶段的半导体器件1000的示意性透视图。在一些实施例中，半导体器件1000对应于半导体器件部分800。除非另有说明，否则在图8A-8G中具有对应的组件的图 10A-图10H中的组件由图8A-图8G的附图标记增加200来表示。
在图10A的阶段，多个存储器阵列层1010、1020、1030依次沉积在衬底(未示出)上方。在一些实施例中，该衬底对应于衬底807，并且包括介电衬底、半导体晶圆、绝缘体上半导体(SOI)晶圆、或者外延晶圆。在一个或者多个实施例中，半导体晶圆、SOI晶圆、或者外延晶圆包括元素半导体材料或者化合物半导体材料。元素半导体的示例包括但不限于Si或者Ge。化合物半导体的示例包括但不限于SiGe、SiC、SiGeC、III-V半导体、或者II-VI半导体。
存储器阵列层1010的隔离层1011通过热生长、CVD、旋涂等中的一种或者多种而沉积在衬底上方。隔离层1011的示例性材料包括但不限于氧化硅、氮化硅、聚合物、或其组合。在一些实施例中，隔离层1011是单层。在一个或者多个实施例中，隔离层1011包括多层结构。
存储器阵列层1010的有源区层1012通过CVD、外延生长等中的一种或者多种而沉积在隔离层1011上方。有源区层1012的示例性材料包括但不限于掺杂或者本征半导体材料，例如多晶硅、SiGe、SiC等。
存储器阵列层1010的源极/漏极接触层1013通过CVD、PVD、溅射、电镀、化学镀等中的一种或者多种而沉积在有源区层1012上方。源极/漏极接触层1013的示例性材料包括但不限于多晶硅、诸如Al、Cu的金属等。
然后，重复该工艺，以在源极/漏极接触层1013上方顺序地沉积存储器阵列层1020的隔离层1021、有源区层1022、和源极/漏极接触层1023，然后是存储器阵列层1030的隔离层1031、有源区层1032、和源极/漏极接触层1033。接下来，隔离层1037沉积在存储器阵列层1030的源极/漏极接触层1033上方，以获得结构1000A。
在图10B的阶段，结构1000A进行蚀刻，以形成延伸穿过结构1000A 的整个厚度的孔或者开口1001。示例性蚀刻工艺包括但不限于各向异性蚀刻、各向同性蚀刻、湿蚀刻、干蚀刻等。在一些实施例中，实施单个蚀刻工艺。在一个或者多个实施例中，分别实施多个蚀刻工艺，以去除结构 1000A的一部分。结果，获得具有孔或者开口1001的结构1000B。
在图10C的阶段，结构1000B进行选择性地蚀刻，以去除由孔或者开口暴露的隔离层1011、1021、1031、1037和源极/漏极接触层1013、1023、 1033的部分。蚀刻选择性选择为使得由孔或者开口1001暴露的有源区层 1012、1022、1032不因选择性蚀刻工艺而去除，或者基本上不去除。示例性蚀刻工艺包括但不限于各向异性蚀刻、各向同性蚀刻、湿蚀刻、干蚀刻等。在一些实施例中，实施单个蚀刻工艺。在一个或者多个实施例中，实施多个蚀刻工艺。结果，获得结构1000C。在结构1000C中，结构1000B 的孔或者开口1001彼此连接并且成为孔或者开口1002。另外，所有存储器阵列层1010、1020、1030中的各种沟道暴露出来，例如以1054、1055、 1056示例性地示出的。
在图10D的阶段，存储器层1042沉积在孔或者开口1002的暴露壁上，并且还沉积在结构1000C中的暴露沟道的周围。存储器层1042的示例性材料包括但不限于ONO、NON、包括三层以上的交替的氧化物和氮化物的多层结构、SiN、铁磁材料等。示例性沉积工艺包括但不限于原子层沉积 (ALD)、CVD、或其组合。结果，获得结构1000D。孔或者开口1002基本上保留在结构1000D中。
在图10E的阶段，用于栅极电极的导电材料1040通过CVD、PVD、溅射、ALD等中的一种或者多种而沉积为填充结构1000D中的孔或者开口 1002。用于栅极电极的示例性导电材料包括但不限于诸如Al、W的金属等、或其组合。导电材料1040在围绕沟道的存储器层1042的周围延伸。结果，获得结构1000E。在一些实施例中，实施以下工艺，以从结构1000C制造结构1000E而没有中间结构1000D。例如，存储器层1042沉积在孔或者开口1002的暴露壁上、暴露的沟道周围、以及结构1000C的顶部上方。然后，用于栅极电极的导电材料1040沉积为过度填充孔或者开口1002，并且还在结构的顶部处沉积在存储器层1042上方。实施随后的平坦化工艺，例如化学机械抛光(CMP)工艺，以从结构的顶部去除导电材料1040和存储器层1042的多余部分，从而获得结构1000E。
在图10F的阶段，例如通过蚀刻去除导电材料1040的一部分，以形成孔或者开口1003。导电材料1040的所剩部分形成栅极电极1044、1045、 1046，各个栅极电极是用于对应地位于存储器阵列层1010、1020、1030中的三个堆叠的晶体管的公共栅极电极。结果，获得结构1000F。
在图10G的阶段，沉积绝缘材料以填充结构1000F中的孔或者开口 1003，从而形成隔离结构1019A-1019D。示例性沉积工艺包括但不限于 CVD。示例性绝缘材料包括但不限于氧化硅、氮化硅等、或其组合。结果，获得结构1000G。
在图10H的阶段，阶梯结构1040形成在存储器阵列层1010、1020、 1030中的存储器阵列之外的外围区域中。为了简单起见，外围区域在图 10A-图10G中可以省略。例如，隔离层1037和外围区域中的存储器阵列层1020、1030的部分例如通过蚀刻进行图案化，以暴露存储器阵列层1010 中的源极/漏极接触件1016、1017，从而形成阶梯结构1040的第一、底部台阶。接下来，隔离层1037和外围区域中的存储器阵列层1030的部分例如通过蚀刻进行进一步图案化，以暴露存储器阵列层1020中的源极/漏极接触件1026、1027，从而形成阶梯结构1040的第二、中间台阶。接下来，外围区域中的隔离层1037的部分例如通过蚀刻进行进一步图案化，以暴露存储器阵列层1030中的源极/漏极接触件1028、1029，从而形成阶梯结构1040的第三、顶部台阶。通孔结构1062-1067接下来形成在对应的源极/ 漏极接触件1016、1017、1026-1029上方，并且与之电接触。例如，在阶梯结构1040上方沉积介电层，在多个蚀刻操作中形成具有不同高度并且对应于通孔结构1062-1067的通孔，然后用诸如金属的导电材料进行填充，以形成通孔结构1062-1067。在至少一个实施例中，具有不同高度并且对应于通孔结构1062-1067的通孔同时形成在蚀刻操作中。例如，介电层的介电材料和源极/漏极接触件1016、1017、1026-1029的导电材料之间的蚀刻选择性较高，使得有可能通过高选择性的蚀刻操作形成通孔，其中高选择性蚀刻可靠地停止在源极/漏极接触件1016、1017、1026-1029上。如图10H 所示，获得半导体器件1000。在一个或者多个实施例中，实施其他工艺，例如用于形成连接至通孔结构1062-1067的导线，通孔结构用于将存储器阵列中的存储器元件连接至源极线和字线等。在至少一个实施例中，本文所描述的一个或者多个优点可以实现在半导体器件1000中。
图11是根据一些实施例的存储器器件1100的示意性电路图。在至少一个实施例中，存储器器件500对应于存储器器件1100的一部分。图5和图11中的对应元件由相同的附图标记表示。为了简单起见，源极线SL1、 SL2、SL3在图11中可以省略。
存储器器件1100包括存储器器件500的存储器单元MC11、MC12、 MC21、MC22。存储器器件1100还包括存储器单元MC13、MC23。在图5 和图11中，存储器单元MC11、MC12、MC21、MC22内部和之间的电路相同。存储器单元MC13配置成类似于存储器单元MC11。存储器单元MC13 以类似于存储器单元MC11如何连接至和相关布置至导体S11、辅助线 NC11、位线BL1、辅助线NC12、和导体S12的方式，连接至和相关布置至导体S13、辅助线NC31、位线BL3、辅助线NC32、和导体S14。导体 S14是源极线SL1的电连接。另外，存储器单元MC13以类似于存储器单元MC11如何连接至和相关布置至字线WL1、WL2的方式，连接至和相关布置至字线WL1、WL2。存储器单元MC23配置成类似于存储器单元MC21。存储器单元MC23以类似于存储器单元MC21如何连接至和相关布置至导体S21、辅助线NC11、位线BL1、辅助线NC12、和导体S22的方式，连接至和相关布置至导体S23、辅助线NC31、位线BL3、辅助线NC32、和导体S24。导体S24是源极线SL2的电连接。另外，存储器单元MC23以类似于存储器单元MC21如何连接至和相关布置至字线WL3、WL4的方式，连接至和相关布置至字线WL3、WL4。
虽然根据一个或者多个实施例，本文所描述的一个或者多个优点可以实现在存储器器件1100中，但是在一些情况下，读取操作期间的寄生电流是潜在的问题。例如，在存储器单元MC11的读取操作中，导通电压施加至字线WL1、WL2，这不仅使所选择的存储器单元MC11的晶体管导通，而且使未选择的存储器单元MC12、MC13的对应晶体管导通。读取电压施加在源极线SL1(其电连接至导体S11、S12、S13、S14)和所选择的存储器单元MC11的位线BL1上。其他位线BL2、BL3、其他源极线SL2、SL3 接地和/或保持浮置。所有辅助线NC都保持浮置。读取电压使得读取电流 (由图11中的实线箭头所示)例如从位线BL1流过一个存储器串中的导通的晶体管T11、T21，并且还流过另一个存储器串中的导通的晶体管T12、 T22，通过导体S11、S12到达源极线SL1。读取电流通过控制器进行检测，以检测存储器单元MC11的总电阻值或者编程状态，如本文所述。
然而，在一些情况下，一部分读取电流没有直接从导体S12流向源极线SL1，而是作为寄生电流(由图11中的点划线箭头所示)，沿着导体S12 流过存储器单元MC12的导通的晶体管T21'、T11'到达位线BL2。在作为未选择的位线的位线BL2在存储器单元MC11的读取操作期间接地的情况下，寄生电流在位线BL2处下沉。在作为未选择的位线的位线BL2在存储器单元MC11的读取操作期间保持浮置的情况下，寄生电流进一步流过存储器单元MC12的导通的晶体管T22'、T12'到达导体S13。寄生电流减小了读取电流，并且在一些情况下可能导致对存储器单元MC11的编程状态的不正确检测。这是在一个或者多个实施例中通过关于图12A-图12B所描述的配置而解决的考虑因素。
图12A是根据一些实施例的半导体器件1200A的示意性透视图。在至少一个实施例中，半导体器件1200A对应于存储器器件1100的一部分。图 11和图12A中的对应元件由相同的附图标记来表示。
在图12A的半导体器件1200A中，对应于存储器单元MC11、MC12、 MC21、MC22的部分由标记MC11、MC12、MC21、MC22来表示。字线 WL1通过通孔结构1211、1212、1215、1216电连接至存储器单元MC11 中的对应晶体管T11、T12和存储器单元MC12中的晶体管T11'、T12'的栅极。字线WL2通过通孔结构1213、1214、1217、1218电连接至存储器单元MC11中的对应晶体管T21、T22和存储器单元MC12中的晶体管T21'、 T22'的栅极。字线WL3通过通孔结构1221、1222、1225、1226电连接至存储器单元MC21、MC22中的对应晶体管的栅极。字线WL4通过通孔结构1223、1224、1227、1228电连接至存储器单元MC21、MC22中的对应晶体管的栅极。
在半导体器件1200A中，存储器单元MC11、MC12通过隔离结构1202 沿着X轴彼此分隔开。隔离结构1202还使得存储器单元MC21、MC22沿着X轴彼此分隔开。半导体器件1200A的在隔离结构1202的左侧的部分包括存储器单元MC11、MC21，并且对应于半导体器件700。半导体器件 1200A的在隔离结构1202的右侧的部分包括存储器单元MC12、MC22，并且也对应于半导体器件700。
存储器器件1100和半导体器件1200A之间的差异如下。在存储器器件1100中，存储器单元MC11和存储器单元MC12共享相同的导体S12，该导体S12在一些情况下为寄生电流创建了路径，如关于图11所描述的。在半导体器件1200A中，存储器单元MC11和存储器单元MC12并未共享相同的导体S12。而是，存储器单元MC12具有分隔开的导体S12’，该导体 S12’电连接至源极线SL1，并且对存储器单元MC12实施与通过导体S11 对存储器单元MC11所实施的功能相同的功能。由于半导体器件1200A中的存储器单元MC11、MC12并未共享相同的导体S12，因此在一个或者多个实施例中消除了寄生电流的路径，并且解决了与寄生电流有关的问题。类似地，藉由隔离结构1202，半导体器件1200A中的存储器单元MC21、 MC22并不共享相同的导体S22，从而消除了寄生电流的路径。在至少一个实施例中，本文所描述的一个或者多个其他优点可以实现在半导体器件 1200A中。
图12B是根据一些实施例的半导体器件1200B的示意性透视图。在至少一个实施例中，半导体器件1200B对应于存储器器件1100的一部分。图 11、图12A、和图12B中的对应元件由相同的附图标记表示。
在半导体器件1200B中，类似于存储器器件1100，存储器单元MC11、 MC12共享相同的导体S12，并且存储器单元MC21、MC22共享相同的导体S22。换句话说，隔离结构1202没有包括在半导体器件1200B中的沿着 X轴的相邻存储器单元之间。
半导体器件1200B包括单独的一组底部字线BWL1、BWL2，其电连接至存储器单元MC12中的对应晶体管。在至少一个实施例中，底部字线 BWL1、BWL2在存储器单元MC12中的对应栅极堆叠件下方的布置如关于图8F所描述。底部字线BWL1、BWL2并未电连接至存储器单元MC11的晶体管，而是电连接至在存储器单元MC11的另一侧上的存储器单元(未示出)的晶体管。如关于图12A所描述的，字线WL1、WL2电连接至存储器单元MC11的晶体管，但是并未电连接至存储器单元MC12的晶体管。字线WL1、WL2电连接至存储器单元MC13(图11所示)的晶体管。换句话说，字线WL1、WL2的组和底部字线BWL1、BWL2的组交替地电连接至沿着X轴相邻的存储器单元的晶体管。字线WL1、WL2的组和底部字线BWL1、BWL2的组进行分别寻址，即，施加至字线WL1、WL2的组的导通电压并未同时施加至底部字线BWL1、BWL2的组，反之亦然。结果，在存储器单元MC11的读取操作期间，存储器单元MC12中的晶体管不导通，从而在一个或者多个实施例中，消除了通过存储器单元MC12的寄生电流的路径，并且解决了与寄生电流有关的问题。类似地，存储器单元MC21、MC22连接至单独的字线组。在图12B的示例性配置中，存储器单元MC22的晶体管连接至字线WL3、WL4，如关于图12A所描述的。字线WL3、WL4并未电连接至存储器单元MC21的晶体管。而是，存储器单元MC21的晶体管电连接至单独的一组底部字线(未示出)，从而消除了寄生电流的路径。在至少一个实施例中，本文所描述的一个或者多个其他优点可以实现在半导体器件1200B中。
图13是根据一些实施例的方法1300的流程图。应当理解的是，可以在图13中所描绘的方法1300之前、期间、和/或之后实施附加操作，并且一些其他操作本文可以仅简要地进行描述。在一些实施例中，方法1300可以用于形成集成电路器件，例如存储器器件100、500、1100、和半导体器件600、700、800、800F、900、1000、1200A、1200B中的一个或者多个。
在操作1305，生成集成电路器件的布局设计(在本文中也称为“布局图”)。操作1305由配置成执行用于生成布局设计的指令的处理器件(例如本文所描述的处理器)来实施。在一些实施例中，布局设计包括对应于存储器单元200、300、存储器器件100、500、1100、和半导体器件600、700、800、800F，900、1000、1200A、1200B中的一个或者多个的特征的一个或者多个图案。在一些实施例中，布局设计是图形数据库系统(GDSII) 文件格式。
在操作1310，基于布局设计来制造集成电路器件。在一些实施例中，操作1310包括：基于布局设计来制造至少一个掩模，以及基于所述至少一个掩模来制造集成电路器件。在至少一个实施例中，本文所描述的一个或者多个优点可以实现在通过方法1300制造的IC器件中。
图14是根据一些实施例的方法1400的流程图。在至少一个实施例中，方法1400用于生成用于存储器单元和存储器器件的布局图。在一些实施例中，方法1400是方法1300的操作1305的实施例。在一些实施例中，方法 1400的一个或者多个操作实施为形成本文所描述的一个或者多个存储器器件和/或IC器件的方法的一部分。在一些实施例中，方法1400的一个或者多个操作由APR系统来实施，如本文所描述的。在一些实施例中，方法1400 的一个或者多个操作作为在本文所描述的设计室中所实施的设计工艺的一部分来实施。在一些实施例中，方法1400的一个或者多个操作由诸如本文所描述的EDA系统的处理器的处理器来执行。在一些实施例中，本文所描述的方法1400中的一个或者多个操作可以省略。
在一个或者多个实施例中，存储器元件1400从布局图开始，其中至少具有第一存储器元件至第四存储器元件，这些存储器元件布置在存储器阵列中，其中，行沿着第一轴线(例如X轴)延伸，列沿着第二轴线(例如 Y轴)延伸。示例性存储器阵列关于图5-图6进行了描述，并且包括晶体管T11、T12、T21、T22。
在操作1405，沿着X轴延伸的一组第一字线和第二字线布置成将第一字线电连接至第一存储器元件和第二存储器元件的控制端子，并且将第二字线电连接至第三存储器元件和第四存储器元件的控制端子。例如，如关于图5-图6所描述的，晶体管T11、T12的栅极布置成电连接至字线WL1，并且晶体管T21、T22的栅极布置成电连接至字线WL2。在一些实施例中，布置字线包括将字线布置在存储器元件上方，并且产生用于电连接至存储器元件的通孔结构，如关于图6所描述的。在一些实施例中，布置字线包括将字线布置在存储器元件下方，如关于图8F、图9所描述的。在一些实施例中，布置字线包括将一些字线布置在存储器元件下方，而将其他字线布置在存储器元件上方，如关于图12B所描述的。
在操作1410中，均沿着Y轴延伸的位线以及一组第一辅助线和第二辅助线布置成电连接至第一存储器元件至第四存储器元件。例如，如关于图 5-图6所描述的，晶体管T11布置成电连接在位线BL1和辅助线NC11之间，晶体管T12布置成所具有的源极/漏极电连接至辅助线NC12，晶体管 T21布置成所具有的源极/漏极电连接至辅助线NC11，以及晶体管T22布置成电连接在位线BL1和辅助线NC12之间。在一些实施例中，布置位线和辅助线包括使某些晶体管的某些源极/漏极沿着Y轴连续地延伸，如关于图5-图6所描述的。
在操作1415，沿着X轴延伸的源极线布置成电连接至第二存储器元件和第三存储器元件。例如，如关于图5-图6所描述的，源极线SL1布置成电连接至晶体管T12、T21中的每一个的另一个源极/漏极。结果，晶体管 T12布置成电连接在源极线SL1和辅助线NC12之间，并且晶体管T21布置成电连接在源极线SL1和辅助线NC11之间。在一些实施例中，布置源极线包括将源极线布置在存储器元件上方，并且生成用于电连接至存储器元件的通孔结构，如关于图5-图6所描述的。结果，获得存储器单元的布局图。
在操作1420，所生成的存储器单元的布局图存储在非暂时性计算机可读介质上的标准单元库中。
在操作1425中，所生成的存储器单元的布局图从标准单元库读取，并且重复地放置在基台中，以生成存储器器件的布局图。基于所生成的布局图，制造半导体掩模或者存储器器件的层中的组件中的至少一个，例如如关于图15所描述的。在至少一个实施例中，操作1425可以省略。在至少一个实施例中，本文所描述的一个或者多个优点可以实现在基于由方法 1400生成的布局图所制造的IC器件中。
在至少一个实施例中，例如通过如本文所描述的处理器，自动地实施方法1400的一个或者多个或者全部操作，而无需用户输入或者干预。
图15是根据一些实施例的方法1500的流程图。在至少一个实施例中，方法1500用于制造半导体器件，例如存储器器件。在一些实施例中，方法 1500是方法1300的操作1310的实施例。在一些实施例中，方法1500的一个或者多个操作实施为作为形成本文所描述的一个或者多个存储器器件和/或IC器件的方法的一部分。在一些实施例中，本文所描述的方法1500 中的一个或者多个操作可以省略。
在操作1505，形成至少具有第一存储器元件至第四存储器元件的存储器阵列，例如如关于图10A-图10G所描述的。示例性存储器阵列关于图 5-图6进行了描述，并且包括晶体管T11、T12、T21、T22。
在操作1510，形成沿着X轴延伸的一组第一字线和第二字线。第一字线电连接至第一存储器元件和第二存储器元件的控制端子，第二字线电连接至第三存储器元件和第四存储器元件的控制端子。例如如关于图5-图6 所描述的，晶体管T11、T12的栅极电连接至字线WL1，并且晶体管T21、 T22的栅极电连接至字线WL2。在一些实施例中，字线形成在存储器元件上方，并且通过通孔结构电连接至存储器元件，如关于图6所描述的。在该方面中，字线在形成存储器阵列之后形成。在一些实施例中，字线形成在存储器元件下方，如关于图8F、图9所描述的。在该方面中，字线在形成存储器阵列之前形成为底部字线。在一些实施例中，一些字线形成在存储器元件的下方，而其他字线形成在存储器元件的上方，如关于图12A所描述的。在该方面中，字线在形成存储器阵列之前和之后都有形成。
在操作1515，形成均沿着Y轴延伸的位线和一组第一辅助线和第二辅助线，并且使其电连接至第一存储器元件至第四存储器元件。例如如关于图5-图6所描述的，晶体管T11电连接在位线BL1和辅助线NC11之间，晶体管T12所具有的源极/漏极电连接至辅助线NC12，晶体管T21所具有的源极/漏极电连接至辅助线NC11，以及晶体管T22电连接在位线BL1和辅助线NC12之间。在一些实施例中，位线和辅助线在形成存储器阵列期间通过沿着Y轴连续地延伸某些晶体管的某些源极/漏极来形成，如关于图 5-图6所描述的。
在操作1520，形成沿着X轴延伸的源极线，并且使其电连接至第二存储器元件和第三存储器元件。例如如关于图5-图6所描述的，形成源极线 SL1，并且使其电连接至晶体管T12、T21中的每一个的另一个源极/漏极。结果，晶体管T12电连接在源极线SL1和辅助线NC12之间，并且晶体管 T21电连接在源极线SL1和辅助线NC11之间。在一些实施例中，通过在存储器元件上方形成源极线、并且形成用于电连接至存储器元件的通孔结构，而在形成存储器阵列之后形成源极线，如关于图5-图6所描述的。
在一些实施例中，方法1500还包括以下一种或者多种方法：形成用于将位线和辅助线电连接至其他电路的阶梯结构，如关于图10H所描述的，或者形成沿着X轴将相邻的存储器单元分隔开的隔离结构，如关于图12A 所描述的。在至少一个实施例中，本文所描述的一个或者多个其他优点可以实现在通过方法1500制造的IC器件中。
在一些实施例中，所描述的一个或者多个单元、IC器件、和方法适用于各种类型的晶体管或者器件技术，包括但不限于平面晶体管技术、 FINFET技术、纳米片FET技术、纳米线FET技术等。
图16是根据一些实施例的方法1600的流程图。在至少一个实施例中，方法1600是操作存储器单元的方法。示例性存储器单元关于图2-图3进行了描述。
方法1600包括编程操作1610，其包括操作1615和操作1617。
在操作1615，使存储器单元中所选择的存储器元件导通。例如，导通电压施加至连接至所选择的存储器元件的字线，以使所选择的存储器元件导通，如关于图2、图3中的一个或者多个所描述的。
在操作1617，将编程电压施加在导通了的所选择的存储器元件上，以单独地将所选择的存储器元件编程为具有多个不同的电阻值中的一个。例如，编程电压施加至电连接至所选择的存储器单元的一对位线和辅助线、或者一对源极线和辅助线、或一对两个辅助线。结果，有可能对存储器元件进行单独编程，而不会干扰存储器单元中的其他未选择的存储器元件。示例性编程操作关于图2、图3中的一个或者多个进行了描述。编程的存储器元件具有几个不同的电阻值中的一个，并且有可能将存储器单元编程为根据存储器单元MC中的存储器元件的电阻值而具有不同的总电阻值，例如如关于图4A-图4B所描述的。不同的总电阻值对应于存储器单元中所存储的不同的数据。
方法1600还包括读取操作1620，其包括操作1625和操作1627。
在操作1625，使存储器单元MC中的存储器元件导通。例如，导通电压施加至连接至存储器单元MC中的存储器元件的栅极或者控制端子的字线。
在操作1627，检测存储器单元的总电阻值，从而检测存储器单元中所存储的数据。例如，读取电压施加在存储器单元所电连接的位线和源极线上。读取电压使得对应于存储器单元的总电阻值的读取电流出现。控制器检测读取电流，并且确定存储器单元的总电阻值，以及其中所存储的数据。示例性读取操作关于图2、图3、图11进行了描述。
在一些实施例中，方法1600还包括实施内存计算，例如如关于图1所描述的。在至少一个实施例中，实施读取操作1620而不会在相邻的存储器单元的内部或者通过相邻的存储器单元引起寄生电流，如关于图12A、图 12B中的一个或者多个所描述的。
图17是根据一些实施例的电子设计自动化(EDA)系统1700的框图。
在一些实施例中，EDA系统1700包括APR系统。根据一个或者多个实施例，设计布局图的本文所描述的方法表示布线路径布置，其例如根据一些实施例可以使用EDA系统1700来实施。
在一些实施例中，EDA系统1700是通用计算器件，其包括硬件处理器1702和非暂时性计算机可读存储介质1704。存储介质1704除其他外用计算机程序代码1706(即一组可执行指令)进行编码，即存储计算机程序代码1706。通过硬件处理器1702的指令1706的执行代表(至少部分地) EDA工具，其根据一个或者多个实施例(下文中所提到的工艺和/或方法)实现本文所描述的方法的一部分或者全部。
处理器1702经由总线1708电连接至计算机可读存储介质1704。处理器1702还经由总线1708电连接至I/O接口1710。网络接口1712也经由总线1708电连接至处理器1702。网络接口1712连接至网络1714，以使得处理器1702和计算机可读存储介质1704能够经由网络1714连接至外部元件。处理器1702配置成执行在计算机可读存储介质1704中编码的计算机程序代码1706，从而使得系统1700可以用于实施所提到的工艺和/或方法的一部分或者全部。在一个或者多个实施例中，处理器1702是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)、和/ 或合适的处理单元。
在一个或者多个实施例中，计算机可读存储介质1704是电的、磁的、光的、电磁的、红外的、和/或半导体系统(或装置或器件)。例如，计算机可读存储介质1704包括半导体或者固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、刚性磁盘、和/或光盘。在使用光盘的一个或者多个实施例中，计算机可读存储介质1704包括只读光盘存储器(CD-ROM)、读/写光盘(CD-R/W)、和/或数字视频光盘(DVD)。
在一个或者多个实施例中，存储介质1704存储计算机程序代码1706，该计算机程序代码1706配置成使得系统1700(其中这种执行代表(至少部分)EDA工具)可以用于实施所提到的工艺和/或方法的一部分或者全部。在一个或者多个实施例中，存储介质1704还存储有助于实施所提到的工艺和/或方法的一部分或者全部的信息。在一个或者多个实施例中，存储介质 1704存储包括本文所公开的这种标准单元的标准单元库1707。
EDA系统1700包括I/O接口1710。I/O接口1710连接至外部电路。在一个或者多个实施例中，I/O接口1710包括键盘、小键盘、鼠标、轨迹球、触控板、触摸屏、和/或光标方向键，用于将信息和命令传达至处理器 1702。
EDA系统1700还包括连接至处理器1702的网络接口1712。网络接口 1712允许系统1700与网络1714通信，一个或者多个其他计算机系统连接至网络1714。网络接口1712包括诸如BLUETOOTH、WIFI、WIMAX、 GPRS、或者WCDMA的无线网络接口，或者诸如ETHERNET、USB、或者IEEE-1364的有线网络接口。在一个或者多个实施例中，所提到的工艺和/或方法的一部分或者全部可以实现在两个或者多个系统1700中。
系统1700配置成通过I/O接口1710接收信息。通过I/O接口1710接收的信息包括指令、数据、设计规则、标准单元库、和/或其他用于通过处理器1702处理的参数中的一个或者多个。信息经由总线1708传输至处理器1002。EDA系统1700配置成通过I/O接口1710接收与UI相关的信息。该信息作为用户界面(UI)1742存储在计算机可读介质1704中。
在一些实施例中，所提到的工艺和/或方法的一部分或者全部实现为用于由处理器执行的独立软件应用。在一些实施例中，所提到的工艺和/或方法的一部分或者全部实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所提到的工艺和/或方法的一部分或者全部实现为至软件应用的插件。在一些实施例中，所提到的工艺和/或方法中的至少一个实现为作为EDA工具的一部分的软件应用。在一些实施例中，所提到的工艺和/或方法的一部分或者全部实现为由EDA系统1700使用的软件应用。在一些实施例中，包括标准单元的布局图使用可以从CADENCE DESIGN SYSTEMS，Inc.获得的诸如
Figure RE-GDA0003141952820000411
的工具、或者其他合适的布局生成工具来生成。
在一些实施例中，所述工艺实现为存储在非暂时性计算机可读记录介质中的程序的功能。非暂时性计算机可读记录介质的示例包括但不限于外部的/可移动的、和/或内部的/内置的存储器或者存储器单元，例如，诸如 DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM的半导体存储器、存储卡等中的一个或者多个。
图18是根据一些实施例的集成电路(IC)制造系统1800以及与其相关的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统 1800来制造(A)一个或者多个半导体掩模，或者(B)半导体集成电路的层中的至少一个组件。
在图18中，IC制造系统1800包括在与制造IC器件1860有关的在设计、开发、和制造周期、和/或服务中彼此相互作用的实体，例如设计室1820、掩模室1830、和IC制造商/制造者(“fab”)1850。系统1800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，例如内部网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或者多个其他实体进行交互，并且向一个或者多个其他实体提供服务和/或从一个或者多个其他实体接收服务。在一些实施例中，设计室1820、掩模室1830、和IC fab 1850中的两个或者更多个由单个较大的公司拥有。在一些实施例中，设计室1820、掩模室1830、和IC fab 1850中的两个或者更多个共存于公共设施中并且使用公共资源。
设计室(或者设计团队)1820生成IC设计布局图1822。IC设计布局图1822包括为IC器件1860设计的各种几何图案。几何图案对应于金属、氧化物、或者半导体层的图案，构成要制造的IC器件1860的各种组件。各种层组合成形成各种IC特征。例如，IC设计布局图1822的一部分包括形成在半导体衬底(例如硅晶圆)中的诸如有源区、栅极电极、源极和漏极，层间互连的金属线或者通孔、以及用于接合焊盘的开口的各种IC特征，和设置在半导体衬底上的各种材料层。设计室1820实施适当的设计程序，以形成IC设计布局图1822。设计程序包括逻辑设计、物理设计、或者布局布线操作中的一个或者多个。IC设计布局图1822呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1822可以以GDSII 文件格式或者DFII文件格式表达。
掩模室1830包括数据准备1832和掩模制造1844。掩模室1830使用 IC设计布局图1822来制造一个或者多个掩模1845，以用于根据IC设计布局图1822来制造IC器件1860的各种层。掩模室1830实施掩模数据准备 1832，其中IC设计布局图1822转换成代表性数据文件(“RDF”)。掩模数据准备1832提供RDF至掩模制造1844。掩模制造1844包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，例如掩模(掩模版)1845 或者半导体晶圆1853。设计布局图1822由掩模数据准备1832控制，以符合掩模写入器的特定特征和/或IC fab 1150的要求。在图18中，掩模数据准备1832和掩模制造1844示出为单独的元件。在一些实施例中，掩模数据准备1832和掩模制造1844可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1832包括光学接近度校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由于衍射、干涉、其他工艺效果等引起的那些图像误差。OPC调整IC设计布局图1822。在一些实施例中，掩模数据准备1832包括其他分辨率增强技术(RET)，例如离轴照明、亚分辨率辅助图形、相移掩模、其他合适的技术等、或其组合。在一些实施例中，还使用反光刻技术(ILT)，其将OPC视为反成像问题。
在一些实施例中，掩模数据准备1832包括掩模规则检查器(MRC)，其利用一组掩模创建规则来检查已经在OPC中进行过处理的IC设计布局图1822，所述掩模创建规则包含某些几何和/或连接性限制，以确保足够的余量，以解决半导体制造工艺中的可变性等问题。在一些实施例中，MRC 修改IC设计布局图1822，以补偿掩模制造1844期间的限制，这可以撤消由OPC实施的修改的部分，以满足掩模创建规则。
在一些实施例中，掩模数据准备1832包括光刻工艺检查(LPC)，其模拟将由IC fab1850实施以制造IC器件1860的处理。LPC基于IC设计布局图1822来模拟该处理，以创建模拟的制造器件，例如IC器件1860。 LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数，与用于制造IC的工具相关的参数、和/或制造工艺的其他方面。LPC考虑了各种因素，例如航空图像对比度、焦深(“DOF”)、掩模误差增强因素 (“MEEF”)、其他合适的因素等、或其组合。在一些实施例中，在通过 LPC创建了模拟的制造器件之后，如果模拟的器件在形状上不够接近于满足设计规则，则重复OPC和/或MRC，以进一步细化IC设计布局图1822。
应当理解的是，为了清楚的目的，掩模数据准备1832的上述描述已经进行简化。在一些实施例中，数据准备1832包括诸如逻辑操作(LOP)的附加特征，以根据制造规则来修改IC设计布局图1822。另外，在数据准备1832期间应用于IC设计布局图1822的工艺可以以各种不同的顺序来执行。
在掩模数据准备1832之后以及在掩模制造1844期间，可以基于修改的IC设计布局图1822来制造一个掩模1845或者一组掩模1845。在一些实施例中，掩模制造1844包括基于IC设计布局图1822来实施一个或者多个光刻曝光。在一些实施例中，电子束(e-beam)或者多个电子束的机构用于基于修改的IC设计布局图1822，在掩模(光掩模或者掩模版)1845上形成图案。掩模1845可以以各种技术来形成。在一些实施例中，掩模1845使用二进制技术来形成。在一些实施例中，掩模图案包括不透明区和透明区。用于曝光已经涂覆在晶圆上的图像敏感材料层(例如光刻胶)的诸如紫外线(UV)束的辐射束，由不透明区阻挡，并且透射穿过透明区。在一个示例中，掩模1845的二元掩模版本包括透明衬底(例如熔融石英) 和涂覆在该二元掩模的不透明区中的不透明材料(例如铬)。在另一个示例中，掩模1845使用相移技术来形成。在掩模1845的相移掩模(PSM) 版本中，在相移掩模上形成的图案中的各种特征配置成具有适当的相差，以增强分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或者交替的PSM。由掩模制造1844生成的(一些)掩模使用在多种工艺中。例如，这样的(一些)掩模可以使用在离子注入工艺中，以在半导体晶圆 1853中形成各种掺杂区；这样的(一些)掩模可以使用在蚀刻工艺中，以在半导体晶圆1853中形成各种蚀刻区；和/或这样的(一些)掩模可以使用在其他合适的工艺中。
IC fab 1850是IC制造企业，其包括用于制造各种不同IC产品的一个或者多个制造场所。在一些实施例中，IC Fab 1850是半导体铸造厂。例如，可能有一个制造场所用于多个IC产品的前端制造(生产线前端(FEOL) 制造)，而第二个制造场所可以为IC产品的互连和封装提供后端制造(生产线后端(BEOL)制造)，并且第三个制造场所可能为铸造业务提供其他服务。
IC fab 1850包括制造工具1852，其配置成在半导体晶圆1853上执行各种制造操作，从而根据(一些)掩模(例如掩模1845)来制造IC器件 1860。在各种实施例中，制造工具1852包括一个或者多个晶圆步进器、离子注入机、光刻胶涂布机、工艺室(例如CVD室或者LPCVD炉)、CMP 系统、等离子体蚀刻系统、晶圆清洁系统、或者其他能够实施如本文所讨论的一个或者多个合适的制造工艺的制造设备。
IC fab 1850使用由掩模室1830制造的(一些)掩模1845来制造IC器件1860。因此，IC fab 1850至少间接地使用IC设计布局图1822来制造IC 器件1860。在一些实施例中，半导体晶圆1853通过IC fab 1850使用(一些)掩模1845来制造，以形成IC器件1860。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1822实施一个或者多个光刻曝光。半导体晶圆1853包括硅衬底或者在其上形成有材料层的其他合适的衬底。半导体晶圆1853还包括各种掺杂区、介电部件、多层互连等(在随后的制造步骤中形成)中的一个或者多个。
关于集成电路(IC)制造系统(例如图18的系统1800)以及与之相关的IC制造流程的细节可以在例如2016年2月9日授权的第9,256,709号美国专利(一种转变第一IC图案的方法，其中，第一IC图案包括非多个用户定义的形状之一的形状，该方法包括以下步骤：使用计算机，推导近似于第一IC图案的第二IC图案，其中第二IC图案包括作为多个用户定义形状之一的形状；计算第一IC图案和第二IC图案之间的图案接近误差；以及在图案接近误差大于用户定义的阈值的条件下，执行以下步骤：将第一IC图案分成多个子图案；以及递归地变换多个子模式中的每一个)、2015 年10月1日公开的第20150278429号美国预授权出版物(一种方法，包括：接收IC的设计布局，设计布局具有主要特征；对主要特征进行过程校正，从而生成修改后的主要特征；使用计算机，生成修改后的主要特征的模拟轮廓，模拟轮廓具有多个点；生成多个辅助数据，其中每个辅助数据包括与这些点之一相关联的至少一个工艺性能因子；将模拟轮廓和辅助数据存储在有形的计算机可读介质中，以供包括掩模检查工艺或晶圆检查工艺的其他IC处理阶段使用；使用具有修改后的主要特征的设计布局形成掩模；以及使用模拟轮廓和多个辅助数据检查掩模，其中，至少一个工艺性能因子包括掩膜错误增强因子(MEEF)，并且其中，对掩模的检查包括：识别点中与比另一个MEEF数据更高的MEEF数据相关联的一个；识别与另一点相比，与更高的MEEF数据相关联的一个点；并比对应于所述另一点的掩模的另一特征更彻底地检查与所述其中一点的相对应的掩模特征)、2014 年2月6日公开的第20140040838号美国预授权出版物(一种制造掩模的方法，包括：接收IC设计布局；进行目标特征周围(TFS)检查操作，以识别IC设计布局中的目标特征周围位置(TFSL)；在TFSL上插入相线 (PB)；对具有所述PB的IC设计布局进行光学接近校正(OPC)，以形成修改后的IC设计布局；以及根据修改后的IC设计布局制作掩模)、和2007年8月21日授权的第7,260,442号美国专利(一种掩模制造方法，其包括：提供材料数据及掩模数据；依据该材料数据及该掩模数据决定第一制程参数；依据该第一制程参数执行第一掩模制程以处理第一掩模；收集对应于该第一掩模制程的第一制程资料；依据该材料数据、该掩模数据、该第一制程数据决定反馈校正数据；依据反馈校正资料校正该第一制程参数以获得第二制程参数；以及依据该第二制程参数，执行第二掩模制程以处理第二掩模)中找到，每一项的全部内容通过引用合并于此。
一方面，在一些实施例中，本发明提供一种存储器器件，包括：位线、源极线、多个字线、和存储器单元。该存储器单元包括并联连接在位线和源极线之间的多个存储器串。多个存储器串中的每一个包括串联连接在位线和源极线之间、并且对应地电连接至多个字线的多个存储器元件。在一些实施例中，每个所述存储器串的所述多个存储器元件的每个存储器元件可编程为具有不同的电阻值。在一些实施例中，每个所述存储器串的所述多个存储器元件的每个存储器元件独立于所述存储器单元中的其他存储器元件而单独地可编程。在一些实施例中，所述多个字线包括第一字线和第二字线，所述存储器单元包括第一存储器串和第二存储器串，所述第一存储器串和第二存储器串中的每一个包括串联连接在所述位线和所述源极线之间的第一存储器元件和第二存储器元件，并且所述第一存储器串和第二存储器串的所述第一存储器元件电连接至所述第一字线，并且所述第一存储器串和第二存储器串的所述第二存储器元件电连接至所述第二字线。在一些实施例中，每个所述第一存储器串和第二存储器串的每个所述第一存储器元件和第二存储器元件单独地可编程为具有第一不同的电阻值和第二不同的电阻值，并且所述存储器单元可编程为具有六个不同的总电阻值。在一些实施例中，所述第一存储器串的所述第一存储器元件电连接在所述位线和第一节点之间，所述第一存储器串的所述第二存储器元件电连接在所述第一节点和所述源极线之间，所述第二存储器串的所述第一存储器元件电连接在所述源极线和第二节点之间，以及所述第二存储器串的所述第二存储器元件电连接在所述第二节点和所述位线之间。在一些实施例中，存储器器件还包括：其他存储器单元；以及其他源极线，其中，所述多个字线包括第一其他字线和第二其他字线，所述其他存储器单元包括第一其他存储器串和第二其他存储器串，所述第一其他存储器串和第二其他存储器串中的每一个包括串联连接在所述位线和所述其他源极线之间的第一其他存储器元件和第二其他存储器元件，并且所述第一其他存储器串和第二其他存储器串的所述第一其他存储器元件电连接至所述第一其他字线，并且所述第一其他存储器串和第二其他存储器串的所述第二其他存储器元件电连接至所述第二其他字线。在一些实施例中，所述第一其他存储器串的所述第一其他存储器元件电连接在所述位线和第一其他节点之间，所述第一其他存储器串的所述第二其他存储器元件电连接在所述第一其他节点和所述其他源极线之间，所述第二其他存储器串的所述第一其他存储器元件电连接在所述其他源极线和第二其他节点之间，以及所述第二其他存储器串的所述第二其他存储器元件电连接在所述第二其他节点和所述位线之间。在一些实施例中，存储器器件还包括第一辅助导线和第二辅助导线，其中，第一辅助导线电连接至：位于所述第一存储器串中的所述第一存储器元件和第二存储器元件之间的所述第一节点，和第一辅助导线电连接至位于所述第一其他存储器串中的所述第一其他存储器元件和第二其他存储元件之间的所述第一其他节点；第二辅助导线电连接至：位于所述第二存储器串中的所述第一存储器元件和第二存储器元件之间的所述第二节点，和位于所述第二其他存储器串中的所述第一其他存储器元件和第二其他存储元件之间的所述第二其他节点。在一些实施例中，存储器器件还包括控制器，控制器连接至所述存储器单元，所述控制器包括配置成基于从所述存储器单元读取的数据来实施至少一个数学或者逻辑操作的内存计算电路。
另一方面，在一些实施例中，本发明提供一种集成电路(IC)器件，包括：多个源极线；多个字线组，每个包括第一字线和第二字线；多个位线；多个辅助导线组，每个包括第一辅助导线和第二辅助导线；以及多个存储器单元。每个存储器单元电连接至：多个源极线中的对应的源极线，多个字线组中的对应的字线组中的第一字线和第二字线，多个位线中的对应的位线，以及多个辅助导线组中的对应的辅助导线组中的第一辅助导线和第二辅助导线。多个存储器单元中的每一个包括第一存储器元件至第四存储器元件。第一存储器元件电连接在对应的位线和对应的第一辅助导线之间，并且具有电连接至对应的第一字线的控制端子。第二存储器元件电连接在对应的源极线和对应的第二辅助导线之间，并且具有电连接至对应的第一字线的控制端子。第三存储器元件电连接在对应的源极线和对应的第一辅助导线之间，并且具有电连接至对应的第二字线的控制端子。第四存储器元件电连接在对应的位线和对应的第二辅助导线之间，并且具有电连接至对应的第二字线的控制端子。在一些实施例中，在所述多个存储器单元中的每一个中，所述第一存储器元件至第四存储器元件中的每一个均单独地可编程以具有不同的电阻值。在一些实施例中，所述多个源极线和所述多个字线组中的每一个中的所述第一字线和第二字线沿着第一轴线延伸，并且所述多个位线和所述多个辅助导线组中的每一个中的所述第一辅助导线和第二辅助导线沿着横向于所述第一轴线的第二轴线延伸。在一些实施例中，在所述多个存储器单元中的每一个中并且沿着所述第一轴线：所述对应的位线布置在所述对应的第一辅助导线和第二辅助导线之间，所述第一存储器元件布置在所述第三存储器元件和第四存储器元件之间，所述第四存储器元件布置在所述第一存储器元件和第二存储器元件之间，并且所述对应的位线和所述对应的第一辅助导线和第二辅助导线布置在第一通孔结构和第二通孔结构之间，在所述第一通孔结构和第二通孔结构处，所述对应的源极线对应地电连接至所述第二存储器元件和所述第三存储器元件。在一些实施例中，所述多个存储器单元包括沿着所述第一轴线彼此邻接的第一存储器单元和第二存储器单元，并且所述集成电路器件包括位于所述第一存储器单元和第二存储器单元之间的隔离结构。在一些实施例中，所述多个存储器单元包括沿着所述第一轴线彼此邻接的第一存储器单元和第二存储器单元，电连接至所述第一存储器单元的所述对应的第一字线和第二字线布置在所述第一存储器单元和第二存储器单元上方，并且电连接至所述第二存储器单元的所述对应的第一字线和第二字线布置在所述第一存储器单元和第二存储器单元下方。在一些实施例中，所述多个存储器单元布置在一个接一个地堆叠的多个存储器层中。在一些实施例中，所述多个存储器层包括一个接一个地布置的存储器元件的多个堆叠件，并且在所述多个堆叠件中的每个堆叠件中，所述存储器元件中的每一个包括沟道结构和在所述沟道结构的周围延伸的存储器膜；以及在所述多个堆叠件中的每个堆叠件中，在所述堆叠件中所有所述存储器元件的所述沟道结构和所述存储器膜的周围延伸的公共栅极结构。在一些实施例中，所述多个位线和所述多个辅助导线组以具有对应于所述多个存储器层的多个台阶的阶梯结构来布置。
在一些实施例中，一种方法，包括：在具有并联连接在位线和源极线之间的多个存储器串的存储器单元的读取操作中，其中多个存储器串中的每一个包括串联连接在位线和源极线之间的多个存储器元件，并且其中，每个存储器串的多个存储器元件中的每个存储器元件可编程为具有不同的电阻值，使存储器单元的每个存储器串的每个存储器元件导通，并且检测存储器单元的总电阻值，以检测存储器单元中所存储的数据。前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种存储器器件，包括：
位线；
源极线；
多个字线；以及
存储器单元，
其中，
所述存储器单元包括并联连接在所述位线和所述源极线之间的多个存储器串，并且
所述多个存储器串中的每一个包括串联连接在所述位线和所述源极线之间、并且对应地电连接至所述多个字线的多个存储器元件。
2.根据权利要求1所述的存储器器件，其中，
每个所述存储器串的所述多个存储器元件的每个存储器元件可编程为具有不同的电阻值。
3.根据权利要求1所述的存储器器件，其中，
每个所述存储器串的所述多个存储器元件的每个存储器元件独立于所述存储器单元中的其他存储器元件而单独地可编程。
4.根据权利要求1所述的存储器器件，其中，
所述多个字线包括第一字线和第二字线，
所述存储器单元包括第一存储器串和第二存储器串，
所述第一存储器串和第二存储器串中的每一个包括串联连接在所述位线和所述源极线之间的第一存储器元件和第二存储器元件，并且
所述第一存储器串和第二存储器串的所述第一存储器元件电连接至所述第一字线，并且所述第一存储器串和第二存储器串的所述第二存储器元件电连接至所述第二字线。
5.根据权利要求4所述的存储器器件，其中
每个所述第一存储器串和第二存储器串的每个所述第一存储器元件和第二存储器元件单独地可编程为具有第一不同的电阻值和第二不同的电阻值，并且
所述存储器单元可编程为具有六个不同的总电阻值。
6.根据权利要求4所述的存储器器件，其中
所述第一存储器串的所述第一存储器元件电连接在所述位线和第一节点之间，
所述第一存储器串的所述第二存储器元件电连接在所述第一节点和所述源极线之间，
所述第二存储器串的所述第一存储器元件电连接在所述源极线和第二节点之间，以及
所述第二存储器串的所述第二存储器元件电连接在所述第二节点和所述位线之间。
7.根据权利要求6所述的存储器器件，还包括：
其他存储器单元；以及
其他源极线，
其中，
所述多个字线包括第一其他字线和第二其他字线，
所述其他存储器单元包括第一其他存储器串和第二其他存储器串，
所述第一其他存储器串和第二其他存储器串中的每一个包括串联连接在所述位线和所述其他源极线之间的第一其他存储器元件和第二其他存储器元件，并且
所述第一其他存储器串和第二其他存储器串的所述第一其他存储器元件电连接至所述第一其他字线，并且所述第一其他存储器串和第二其他存储器串的所述第二其他存储器元件电连接至所述第二其他字线。
8.根据权利要求7所述的存储器器件，其中，
所述第一其他存储器串的所述第一其他存储器元件电连接在所述位线和第一其他节点之间，
所述第一其他存储器串的所述第二其他存储器元件电连接在所述第一其他节点和所述其他源极线之间，
所述第二其他存储器串的所述第一其他存储器元件电连接在所述其他源极线和第二其他节点之间，以及
所述第二其他存储器串的所述第二其他存储器元件电连接在所述第二其他节点和所述位线之间。
9.一种集成电路(IC)器件，包括：
多个源极线；
多个字线组，每个包括第一字线和第二字线；
多个位线；
多个辅助导线组，每个包括第一辅助导线和第二辅助导线；以及
多个存储器单元，每个存储器单元电连接至：
所述多个源极线中的对应的源极线，
所述多个字线组中的对应的字线组中的所述第一字线和第二字线，
所述多个位线中的对应的位线，以及
所述多个辅助导线组中的对应的辅助导线组中的所述第一辅助导线和第二辅助导线，
其中，所述多个存储器单元中的每一个包括：
第一存储器元件，其电连接在所述对应的位线和所述对应的第一辅助导线之间，并且具有电连接至所述对应的第一字线的控制端子，
第二存储器元件，其电连接在所述对应的源极线和所述对应的第二辅助导线之间，并且具有电连接至所述对应的第一字线的控制端子，
第三存储器元件，其电连接在所述对应的源极线和所述对应的第一辅助导线之间，并且具有电连接至所述对应的第二字线的控制端子，以及
第四存储器元件，其电连接在所述对应的位线和所述对应的第二辅助导线之间，并且具有电连接至所述对应的第二字线的控制端子。
10.一种操作存储器单元的方法，包括：
在具有并联连接在位线和源极线之间的多个存储器串的存储器单元的读取操作中，其中所述多个存储器串中的每一个包括串联连接在所述位线和所述源极线之间的多个存储器元件，并且其中每个所述存储器串的所述多个存储器元件中的每个存储器元件可编程为具有不同的电阻值，
使所述存储器单元的每个所述存储器串的每个所述存储器元件导通，并且
检测所述存储器单元的总电阻值，以检测所述存储器单元中所存储的数据。
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