CN107305783A - 针对双极性操作的存储器装置及方法 - Google Patents

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Abstract

本发明提出一种存储器架构，其改善了针对可编程电阻值存储单元写入数据的双极性电流方向操作的可控性，所述存储器架构包括基于金属氧化物存储器材料的ReRAM存储单元。取代对特定译码器晶体管或单元选择装置施加固定的栅极电压，控制电压的值是在完全开启模式设定译码器晶体管或单元选择装置针对某一电流方向操作，并在电流调节模式针对相反的电流方向操作。利用此技术，可允许在两电流方向上进行对称或接近对称的操作，并仅对阵列的复杂度造成些微影响甚至完全不造成影响。

Description

针对双极性操作的存储器装置及方法
技术领域
本发明涉及一种基于ReRAM装置的高密度存储器阵列，尤其是关于ReRAM装置的双极性(bipolar)操作。
背景技术
阻变式存储器(Resistive random access memory，RRAM或ReRAM)是一类型的非易失性存储器，其包括可编程电阻材料，像是过渡金属氧化物，可通过对其施加电平适用于集成电路的电子脉冲，使电阻值在两个或多个稳定的电阻值范围间改变。施加至ReRAM存储器装置的电压及电流设定将决定ReRAM存储器装置是否进行设定(SET)操作以建立较低的电阻值状态，或是进行复位(RESET)操作以建立较高的电阻值状态。
一些ReRAM技术适用于“双极(bipolar)”操作，其采用相反的电流方向以减低电阻值(如SET)以及增加电阻值(如RESET)。考虑ReRAM装置操作的可靠度以及效率，一般会希望针对两个电流方向使用控制良好的电流以及电压源。
ReRAM单元可与位线、源极线以及字线规划于大型阵列中。在一例示性的阵列中，可规划成阵列中的各存储单元具有一选择装置(像是选择晶体管)，以响应一字线电压而连接或断开流经存储单元的存储器元件的电流路径。此例示性的阵列可包括耦接存储单元行(column)的区域(local)位线，这些区域位线可通过区域位线译码器而耦接至全局(global)位线。全局位线可通过行译码器耦接至感测放大器，并耦接至用以施加偏压条件至选定存储单元的受控电流/电压电路。另外，此例示的阵列可包括耦接存储单元行中的存储单元的区域源极线，这些区域源极线可通过源极线译码器耦接至全局源极线或共源极线。全局源极线或共源极线可耦接用以施加偏压条件至选定存储单元的受控电流/电压电路。存储单元中的选择晶体管可连接在存储器元件以及源极线电路之间，或者，耦接在存储器元件以及位线电路之间。一大型的阵列可包括许多本领域所公知的解码级。
利用经由位线而连接的受控电流/电压源，可建立以某一方向流经选定存储单元的电流，而源极线被设定为参考，像是接地。相反方向的电流可改变位线和源极线的角色，使得利用源极侧译码器连接至源极线的受控电流/电压源可被用来建立所述电流，而位线将被设定为参考，像是接地。
利用经由多个解码级(stage)而耦接至存储单元的受控电流/电压源，可将流经存储单元的电流控制在某些程度。然而，受控电流/电压源的负载在两相反方向的电流路径上会有显著的差异。这将使阵列中所有存储单元的存储器元件难以被精准地控制，尤其是在支持双极性操作的时候。存储器元件上的偏压条件差异可增加时序的差异以及阵列中编程操作的准确性。降低这些差异可改善采用ReRAM技术的存储器的速度以及可靠度。
因此，有需要提供一种针对ReRAM的新双极性编程方案，以准确地控制ReRAM装置。
发明内容
本文描述一种包括可编程电阻值存储单元的阵列的存储器，其支持双极性操作，并改善存储器的一致性(uniformity)或操作范围以及可靠度。
此处描述一种存储器架构，其可减少负载效应，并改善针对可编程电阻值存储单元(包括基于金属氧化物存储器材料的ReRAM存储单元)写入数据的两电流方向的操作可控性。一般来说，依据所述的架构，可将特定译码器晶体管或单元选择装置上的固定栅极电压替换为一控制电压，所述控制电压的值可被设定为使译码器晶体管或单元选择装置操作在针对一电流方向完全开启(fully on)的模式，或是操作在采用相反电流方向的电流调节模式。此外，可施加所述控制电压至通往阵列中存储单元的操作电流路径上的两个最接近的晶体管，像是受控于字线电压的单元选择晶体管以及区块选择晶体管，所述区块选择晶体管可回应一区块选择线而将区域位线连接至全局位线。利用此技术，将允许在两个电流方向上执行对称或接近对称的操作，而几乎或不会对阵列的复杂度造成影响。
一般来说，所述的集成电路包括可编程存储单元的阵列以及译码器电路，译码器电路可选择性地将阵列中的多个存储单元连接至源极侧以及位线侧的电压源，译码器电路包括在阵列中各存储单元的位线侧上的一个或多个晶体管，以及在阵列中各存储单元的源极线侧上的一个或多个晶体管；位线侧驱动器电路可施加栅极电压至位于存储单元的位线侧的一个或多个晶体管，源极线侧驱动器电路可施加栅极电压至位于存储单元的源极线侧的一个或多个晶体管，控制电路耦接译码器电路、位线侧驱动器电路以及源极线侧驱动器电路。控制电路具有第一编程模式，在第一编程模式中，控制电路将使电流以一第一方向从位线侧经过所述存储单元其中之一流至源极线侧，并使位线侧驱动器电路施加非限流栅极电压至位线侧上一个或多个晶体管中的特定晶体管，控制电路施加限流栅极电压至源极线侧上一个或多个晶体管中的特定晶体管；控制电路具有第二编程模式，在第二编程模式中，控制电路将使电流以一第二方向从源极线侧经过所述存储单元其中之一流至位线侧，并使位线侧驱动器电路施加限流栅极电压至位线侧上一个或多个晶体管中的特定晶体管，控制电路施加非限流栅极电压至源极线侧上一个或多个晶体管中的特定晶体管。
本文描述的存储器装置包括一阵列，其包括位线、源极线以及字线。阵列中的存储单元分别包括存储器元件，其在对应的位线与源极线之间与位线侧开关或源极线侧开关串接，并与连接至单元选择装置的对应字线串接。针对双极操作，装置包括位线侧受控电流/电压源以及源极线侧受控电流/电压源。装置包括位线译码器，其通常包括位线侧开关，所述位线侧开关可响应位线晶体管栅极电压，将位线侧受控电流/电压源连接至阵列中的位线。此外，针对相反方向的电流，装置包括源极线译码器，其一般包括源极线侧开关，回应于源极线晶体管栅极电压，源极线侧开关将源极侧受控电流/电压源连接至阵列中的源极线。
提供位线侧栅极电压的第一驱动器具有第一模式以及第二模式，所述第一模式针对包括以第一电流方向流经存储单元的操作，所述第二模式针对包括以第二电流方向流经存储单元的操作。此外，提供源极线侧栅极电压的第二驱动器具有第一模式以及第二模式，所述第一模式针对包括以所述第一电流方向流经存储单元的操作，所述第二模式针对包括以所述第二电流方向流经存储单元的操作。
在第一模式下，流经选定存储单元的电流路径介于存储单元的位线侧上的位线侧受控电流/电压以及存储单元的源极线侧上的参考电位。由第一驱动器施加至位线侧开关的位线侧栅极电压的值是设定位线侧开关操作在低电阻值，较佳地操作在完全开启模式，使它们呈现非限流(non-current limiting)的行为，而由第二驱动器施加至源极线侧开关的源极线侧栅极电压的值是设定源极线侧开关中的一特定源极线开关呈现限流(currentlimiting)的行为，也称为调节电阻值模式，而其它的源极线侧开关操作于完全开启模式。在第二模式下，流经选定存储单元的电流路径介于存储单元的源极线侧上的源极线侧受控电流/电压以及存储单元的位线侧上的参考电位。由第二驱动器施加的源极线侧栅极电压的值是设定源极线晶体管操作在低电阻值，较佳地操作在完全开启模式，使它们呈现非限流的行为，而由第一驱动器施加至位线侧开关的位线侧栅极电压的值是设定一特定位线侧呈现限流的行为，也称为调节电阻值模式，而其它的位元线侧开关操作于完全开启模式。
在本技术的各式实施例中，无论电流的方向是顺向(forward)或逆向(reverse)，流经可编程存储单元的电流量可以被位线侧开关及源极线侧开关其中之一的栅极对源极(gate-to-source)电压精准控制，而减少或消除可编程存储单元的差异可使动态电阻值改变，并在写入操作期间使可编程存储单元的电极电压变化。
所施加的位线侧栅极电压可由第一驱动器切换于一固定值(逻辑高电压)至一控制值，使可编程存储单元中的电流受到限制。针对位线侧的所述控制值在一写入脉冲期间可以固定在不同大小的一电压电平，而非固定的逻辑高电平值，或是可以在所述写入脉冲期间变化。
类似地，所施加的源极线侧栅极电压可由第二驱动器切换于一固定值(逻辑高电压)至一控制值，使可编程存储单元中的电流受到限制。针对源极线侧的所述控制值在一写入脉冲期间可以固定在不同大小的一电压电平，而非固定的逻辑高电平值，或是可以在所述写入脉冲期间变化。
在如本文所述的阵列中，可编程存储器元件电性地串联耦接于第一晶体管(或开关)以及第二晶体管(或开关)之间。可编程存储器元件包括第一电极、第二电极以及包括金属氧化物的可编程元件。可编程元件电性接触第一电极以及第二电极。第一晶体管电性耦接可编程存储器元件的第一电极。第一晶体管具有第一非限流栅极电压以及第一限流栅极电压。第二晶体管电性耦接可编程存储器元件的第二电极。第二晶体管具有第二非限流栅极电压以及第二限流栅极电压。
控制电路在多个编程模式中编程可编程存储器元件。
在第一编程模式，控制电路使电流以第一方向从第一电极经由可编程存储器元件流至第二电极。控制电路施加第一非限流栅极电压至第一晶体管，并施加第二限流栅极电压至第二晶体管。
在第二编程模式，控制电路使电流以第二方向从第二电极经由可编程存储器元件流至第一电极。控制电路施加第二非限流栅极电压至第二晶体管，并施加第一限流栅极电压至第一晶体管。第二限流栅极电压小于第二非限流栅极电压。
本技术的另一方面，是本文所述的可编程电阻存储器装置的操作方法。
本技术的另一方面，是一种可编程电阻存储器装置的制造方法，其包括本文所述的控制电路以及驱动器。
为了对本发明以上所述及其他方面有更佳的了解，下文特列举较佳实施例，并配合所附附图，详细说明如下：
附图说明
图1及图2为例示的双极性偏压配置。
图3为适用于本文所述的双极性操作的存储器的简化方块图。
图4及图5为本发明的一示意性例子，其绘示存储器元件的正向电流及反向电流偏压配置，当中，电性耦接至存储器元件两对侧的晶体管分别接收栅极电压VHIGH以及VCONTROL。
图6至图8为存储器元件的正向电流及反向电流偏压配置的示意图。控制电路通过译码器晶体管以控制译码。控制电路通过受控晶体管以控制编程模式。受控晶体管电性耦接至存储器元件两对侧，其分别接收电压VHIGH以及VCONTROL。
图9至图10为本发明另一例子的示意图，其绘示存储器元件的正向电流及反向电流偏压配置，当中，电性耦接至存储器元件两对侧的晶体管分别接收电压VHIGH以及VCONTROL。
图11为存储器元件的正向电流及反向电流偏压配置的示意图，当中包括控制电路的方块图。控制电路通过译码器晶体管以控制译码，并通过受控晶体管以控制编程模式，受控晶体管电性耦接至存储器元件两对侧，存储器元件的两对侧分别接收电压VHIGH以及VCONTROL。
图12为编程操作的一例流程图。
图13为可变电阻值存储器元件的一例剖面图。
图14为依据一实施例的集成电路阵列的简化方块图。
【符号说明】
20：位线侧电流/电压源
21：源极线侧电流/电压源
22、122、620：位线
28：存储器元件
26：单元选择装置
27、616：字线
24、124：源极线
29：参考电位(如接地)
501：缓冲器以及感测电路
550：受控电流/电压源
502：全局位线译码器
551：受控电流/电压源
503：全局源极线译码器
508、510、509、511：全局位线
504A、504B、504C、504D：区域位线译码器
505A、505B、505C、505D：区域源极线译码器
514：区域位线
515：区域源极线
520、521：开关
525：驱动器
BLV：位线栅极电压
SLV：源极线栅极电压
WLV：字线电压
120、129：电流源/电压偏压电路
U1142、130、127、L1152、L2154、L3156、U2144、U1142、161、220、221：晶体管
128：ReRAM存储单元
VHIGH、VCONTROL、VLOW：电压
121：反向电流
160、160：译码器
170、172、174、176：编程模式选择器
180、182、184、186：电压偏压电路
350、352、354、356、358、360、362：步骤
200：存储单元
208：导电栓
204：绝缘介电层
206、212：附着层
210：存储器材料
202、201：导电层
610：集成电路
600：交叉点存储器阵列
614、618、624、636：区块
622：总线
632：数据输出线
634：控制器
628：数据输入线
626：数据总线
630：其他电路
具体实施方式
图1及图2例示性地绘示对现有技术的可编程电阻值存储单元的顺向及反向电流操作。图1所呈现的正向电流方向，当中未绘出位线侧电流/电压源20利用译码电路及控制电路耦接至位线22。位线耦接存储单元，存储单元包括存储器元件28以及单元选择装置26。单元选择装置位于存储器元件28以及源极线24之间，其例如经由译码电路以及控制电路(未绘示)连接至地(ground)29，或是连接至其他位于源极线侧的参考电位。基于说明目的，单元选择装置26是一内单元(intra-cell)开关元件，其就像是与可编程电阻值存储器元件成对的晶体管，并由字线27上的电压所控制。在图2中，电路旋转180°以呈现反向电流方向，其中位于顶部的源极线侧电流/电压源21耦接至源极线24所经过的译码电路以及控制电路并未绘示。源极线24耦接存储单元，存储单元包括单元选择装置26以及存储器元件28。存储器元件28位于单元选择装置26与位线22之间，其例如经由译码电路以及控制电路(未绘示)连接至地或是其他参考电位。
在图1所呈现的顺向方向，单元选择装置26位于存储器元件28与地之间。因此，在顺向方向，跨在选择装置上的栅源(gate to source)电压大多可以被良好地控制，并独立于跨在存储器单元28上的电压降。在图2所呈现的逆向方向，相对于接地的位置相反，使得存储器元件28变成位于单元选择装置26和接地之间。在逆向方向中，存储器元件28上的电压降将增加位于单元选择装置26上的源极侧电压。此增加的源极侧电压将导致单元选择装置的人体效应(body effect)增强。此外，因为存储器元件的高操作电流以及动态电阻值变化，存储器元件28上的电压降会在设定(SET)与复位(RESET)操作期间显著地改变。
本文所述的存储器架构可降低此动态且非对称的负载效应，并改善用以对可编程电阻值存储单元写入数据的双极性操作的可控制性。
图3为集成电路存储器阵列的简化方块图，所述集成电路存储器阵列具有可编程电阻值存储单元，并适用于“双极性(bipolar)”操作。此阵列以具有位线侧以及源极线侧为特征。在位线侧，页面缓冲器以及感测电路(501)以及受控电流/电压源(550)经由数据线连接至全局位线译码器502。在源极线侧，互补(complementary)的受控电流/电压源(551)经由源极线连接至全局源极线译码器503。针对“双极性”操作，受控电流/电压源(550、551)被使用在阵列的两端，而在一典型的单极性阵列中，源极线侧仅耦接至参考电位，举例来说，像是共同接地。
此例示的存储器阵列包括四个区块，被标示为存储器区块A、存储器区块B、存储器区块C以及存储器区块D。全局位线508、510自全局位线译码器502延伸并横跨存储器阵列。类似地，全局源极线509、511自全局源极线译码器503延伸并横跨存储器阵列。各存储器区块具有一区域位线译码器(504A、504B、504C、504D)。各存储器区块也具有一区域源极线译码器(505A、505B、505C、505D)。各存储器区块包括区域位线(如标示于存储器区块B中的514)以及区域源极线(如标示于存储器区块B中的515)。区域位线译码器包括开关520，其用以在存储器阵列操作期间将区域位线连接至全局位线。类似地，区域源极线译码器包括开关521，其用以将一区域源极线连接至全局源极线。区块中的存储单元连接在区域位线和区域源极线之间。各存储单元包括选择装置，选择装置与存储器元件(未绘示)串联。
在存储器区块B中存储单元的位线侧，电流路径延伸自存储单元，流经区域位线(514)、区域位线译码器(504B)、全局位线(510)以及全局位线译码器(502)，流至受控电流/电压源550。在存储器区块B中存储单元的源极线侧，电流路径延伸自存储单元，流经区域源极线(515)、区域源极线译码器(505B)、全局源极线(511)以及全局源极线译码器(503)，流至位于源极侧的受控电流/电压源551。在其他各存储器区块中，位线侧及源极线侧上的电流路径也类似。
在如图1所示的阵列配置中，有多个开关(包括开关520、521以及存储单元中的选择装置)位于位线侧以及源极线侧电流路径。这些开关可以由单一晶体管来实现，或是由其他导通栅极式结构(pass gate type structure)来实现，其被规划成串联形式以导通受控电流/电压源(550、551)到存储单元之间的电流。这些开关受控于一组驱动器525。驱动器525提供位线栅极电压BLV至全局位线译码器502以及区域位线译码器504A-504D中的开关。驱动器525提供源极线栅极电压SLV至全局源极线译码器503以及区域源极线译码器505A-505D中的开关。驱动器525也提供字符在线的字线电压WLV至存储单元中的选择装置。
在典型的配置中，存储单元中的单元选择装置设置在存储单元的存储器元件的源极线侧，故单元选择装置是一源极线开关。在另一配置中，单元选择装置可设置在存储单元的存储器元件的位线侧，在此情况下，单元选择装置是一位线开关。因此，在这些替代实施例中，字线电压可以是源极线栅极电压或位线栅极电压。基于说明目的，此实施例采取单元选择装置设置于源极线侧。但可理解的是，也可采取其他替代实施例。
驱动器525依据执行于存储器阵列中的操作而进行操作。针对双极性可编程电阻值阵列的写入操作，装置525依据第一模式以及第二模式提供驱动电压。第一模式针对包括以第一电流方向流过存储单元的操作，第二模式针对包括以第二电流方向流过存储单元的操作。
在第一模式的操作中，通过选定存储单元的电流路径介于位于选定存储单元的位线侧的位线侧受控电流/电压源和源极侧受控电流/电压源的参考电位之间。针对从位线侧流至源极线侧的电流，驱动器525所施加的至少一位线栅极电压的值将使一特定的位线开关被设定操作在低电阻值而呈现非限流(non-current-limiting)的行为，并使一特定的源极线开关被设定操作在限流模式，也称作调节(moderated)电阻值模式，而其他位元线开关以及源极线开关将被设定操作在低电阻值，较佳地操作在完全开启模式，使之呈现非限流的行为。
在第二模式的操作中，针对相反方向的电流，驱动器525所施加的至少一源极线栅极电压的值将使一特定的源极线开关被设定操作在低电阻值，较佳地操作在完全开启模式，使之呈现非限流的行为，并使一特定的位线开关被设定操作在限流模式，也称作调节电阻值模式，而其他源极线开关以及位线开关将被设定操作在低电阻值，较佳地操作在完全开启模式，使之呈现非限流的行为。
在如图3所示的大尺寸的阵列中，电流路径上的电容性负载是复杂的。因此，施加于特定存储单元以写入数据的电流脉冲的特性并不容易只利用设置在存储器阵列的周边电路中的控制电流/电压源550、551来控制。当存储单元上的电流在两个方向都需要良好地控制时，将涉及复杂的问题。
接收可将开关设定在限流行为的位线电压的位线开关可以设置在沿着存储单元的位线侧的电流路径上的任何位置。然而，在部分的实现中，有需要将用于此限流方式的位元线开关尽可能地设置在邻近于实际存储单元的位置。因此，针对单元选择装置设置在源极线侧的存储器配置，用于此限流方式的位元线开关是区域位线译码器中的其中一个开关，较佳地为一第一晶体管，其在存储单元和区域位线译码器电路之间的区域位线导体上具有一电流承载(current carrying)端。在第二模式中用于限流的源极侧开关是一存储器配置中的单元选择装置，所述单元选择装置设置在源极线侧。
在第一及第二模式中用于调节或限制电流的开关可用于解码操作以及电流控制操作。用于所述两目的之开关可自驱动器接收电压而进入完全关闭(fully off)模式、限流模式以及完全开启模式。这让译码器配置可针对此处所述目的而使用，而不需额外的开关或晶体管。
在替代实施例中，额外的开关可实现在电流路径中，以仅作电流控制操作之用，并仅针对限流模式以及完全开启模式自驱动器接收电压。
图4及图5为本文所述的顺向及反向电流操作控制的其中一例的示意图。此示意图绘示存储单元的正向电流及反向电流偏压配置，当中，电性耦接至存储单元两对侧的晶体管选择性地接收栅极电压VHIGH以及VCONTROL(或在未被选择时接收一低电压以将其关闭)。针对晶体管(142、130、127、152、154)，电压VHIGH足以完全开启这些晶体管，使得这些晶体管各别进入饱和模式(saturation mode)，并进入所述的非限流模式。在编程脉冲期间，当电压VCONTROL被施加作为栅极电压以限制流过存储单元的反向电流大小，电压VCONTROL较电压VHIGH来得低，并允许在阵列上进行更加均匀的操作。当电压VLOW(未绘示于图4及图5)施加作为栅极电压，电压VLOW将使晶体管关闭。
图4及图5绘示关于图3所述的位线侧开关以及源极线侧开关的例子。
在图4中，位线侧电流源/电压偏压电路120提供一正向电流，其电流路径自位线122至源极线124。按照从位线122到源极线124的顺序，装置包括：在位线侧上部的译码器晶体管U1 142、第一受控晶体管130、ReRAM存储单元128、位于源极线侧的第二受控晶体管127、下部译码器晶体管L1 152以及L2 154。第一受控晶体管130可例如是位于区域位线译码器中的位线侧开关。图3中的第二受控晶体管127是一耦接至字线的单元选择装置。
开启电压VHIGH被施加至上部译码器晶体管U1 142、第一受控晶体管130以及下部译码器晶体管L1 152及L2 154的栅极。开启电压VHIGH足以完全开启各所述晶体管，使得这些晶体管各别进入饱和模式。栅极电压VCONTROL被施加至第二受控晶体管127的栅极，使得第二受控晶体管127产生适当的VGS以限制在编程脉冲期间流经存储器元件ReRAM存储单元128的正向电流大小。第二受控晶体管127的源极端在此偏压配置中通过开启的下部译码器晶体管152、154而电性耦接至参考电压129。
在图5中，电流源/电压偏压电路提供一反向电流121，其电流路径是自源极线124至位线122。按照从源极线124至位线122的顺序，装置包括：在源极线侧下部的译码器晶体管L2 154及L1 152、第二受控晶体管127、ReRAM存储单元128、位于位线侧的第一受控晶体管130以及上部译码器晶体管U1 142。电压VHIGH被施加至上部译码器晶体管U1 142、第二受控晶体管127以及下部译码器晶体管L1 152及L2 154的栅极。栅极电压VCONTROL被施加至位线侧的第一受控晶体管130的栅极，以限制在编程脉冲期间流经存储单元的反向电流大小。第一受控晶体管130的源极端在此偏压配置中通过开启的上部译码器晶体管142而电性耦接至参考电压129。
第一受控晶体管130可以是一区域位线选择晶体管，用以将一区域位线连接至区域位线译码器中的全局位线。因此，第一受控晶体管130可以设置在电流路径中相对靠近目标存储单元的位置，使得受控晶体管与存储单元之间的实际电容性负载尽可能地减小。
在图4及图5所示的顺向及反向电流方向中，至少一受控晶体管接收栅极电压VCONTROL。接收电压VCONTROL的受控晶体管被偏压在线性或三极管(triode)模式。流过ReRAM存储单元128的电流量对于施加于受控晶体管上的电压VCONTROL是敏感的。被偏压在线性或三极管模式的特定受控晶体管具有一源极端，所述源极端并未耦接ReRAM存储单元128，由于所述源极端与存储器元件的动态电阻分离，因此在编程脉冲期间，所述源极端可以具有一稳定或较稳定的电压。这将使受控晶体管的VGS控制以及结果电流获得改善。此偏压设定也解决了受控晶体管的人体效应。
RESET操作可将存储单元128从低电阻状态切换至高电阻状态。在RESET操作中，当存储单元128以一电压进行偏压，存储单元128将从低电阻状态切换至高电阻状态并使电流下降。RESET操作可施加单一脉冲或一连串的脉冲。在一实施例中，施加至位线或源极线的初始RESET脉冲以及随后的RESET脉冲在1.2伏至5伏的范围内，例如2.3伏，并在10纳秒(nanosecond)至10微秒(microsecond)的范围内，例如800纳秒。在RESET脉冲期间，电压VCONTROL被施加作为栅极电压而使受控晶体管操作在线性模式或三极管模式的范围为1.6伏至5伏，例如2.8伏。在RESET脉冲之前，施加至受控晶体管的电压可以是电压VHIGH以支持预充电操作或其他支持功能以设定RESET脉冲。
SET操作可将存储单元128从高电阻状态切换至低电阻状态。在SET操作中，当存储单元128以一电流进行偏压，存储单元128的电阻值将从高电阻状态降至低电阻状态并使跨在存储单元128上的电压差降低。SET操作可施加单一脉冲或一连串的脉冲。在一实施例中，施加至位线或源极线的初始SET脉冲以及随后的SET脉冲在40微安(microampere)至350微安的范围内，例如126微安，并在10纳秒至10微秒的范围内，例如800纳秒。在SET脉冲期间，电压VCONTROL被施加作为栅极电压而使受控晶体管操作在线性模式或三极管模式的范围为1.6伏至5伏，例如2.8伏。在SET脉冲之前，施加至受控晶体管的电压可以是电压VHIGH以支持预充电操作或其他支持功能以设定SET脉冲。
在不同实施例中，脉冲的振幅以及宽度可被调整以优化电阻值分布。
在不同实施例中，译码器晶体管的数量及位置可以不同，取决于因地址(addressing)需求而决定的译码需求。
图6至图8为正向电流及反向电流偏压配置的示意图。在图6中，位线侧电流源/电压偏压电路120以及源极线侧电流源/电压偏压电路129使电流导通于位线122及源极线124之间。位线侧电流源/电压偏压电路120可切换于针对SET操作的电流源以及针对RESET操作的电压偏压之间。另一方面，源极线侧电流源/电压偏压电路129可切换于针对RESET操作的电流源以及针对SET操作的电压偏压之间。
在一实施例中，电流源/电压偏压电路120及129为可调(tunable)或可修饰(trimmable)，以调整电流源的电流输出以及电压偏压的电压输出。在一实施例中，一个或多个查阅表(look up table)用来控制用以决定电流源的电流输出以及电压偏压的电压输出的电路。
按照从位线122到源极线124的顺序，装置包括：上部的译码器晶体管U2 144及U1142；第一受控晶体管130；ReRAM存储单元128；第二受控晶体管127；以及下部的译码器晶体管L1 152、L2 154及L3 156。上部的译码器控制位于ReRAM存储单元的位线侧的晶体管。下部的译码器控制位于ReRAM存储单元的源极线侧的晶体管。上部译码器晶体管对下部译码器晶体管的数量取决于负载与多任务器复杂度之间的权衡以及阵列架构。
上部译码器160接收上部译码器地址信号，并接着选择性地将电压VHIGH及VLOW作为栅极电压施加至上部译码器晶体管U2 144及U1 142。下部译码器162接收下部译码器地址信号，并接着选择性地将电压VHIGH及VLOW作为栅极电压施加至下部译码器晶体管L1 152、L2154及L3 156。电压VHIGH足以完全开启各所述译码器晶体管，使得这些晶体管各别进入饱和模式。电压VLOW可关闭各所述译码器晶体管，使得所述晶体管各别进入截止(cut off)模式。结合上部译码器160和下部译码器162，可处理地址信号，以开启译码器晶体管中的特定者，此特定晶体管可回应上部译码器160和下部译码器162所接收的地址信号。
编程模式(SET/RESET)选择器170接收选择编程模式SET或RESET的编程模式输入信号，并接着选择性地将电压VHIGH及VCONTROL作为栅极电压施加至第一受控晶体管130以及第二受控晶体管127。依据编程模式输入，取决于编程模式是否为SET或RESET，编程模式(SET/RESET)选择器170将电压VHIGH作为栅极电压耦接至第一受控晶体管130，并将电压VCONTROL作为栅极电压耦接至第二受控晶体管127；或是将电压VCONTROL作为栅极电压耦接至第一受控晶体管130，并将电压VHIGH作为栅极电压耦接至第二受控晶体管127。
电压VCONTROL由电压偏压电路180产生。举例来说，电压偏压电路180可利用储存于缓存器或查阅表中的参数，决定适当的电压VCONTROL(基于流经ReRAM存储单元128的所需电流)、第一受控晶体管130与第二受控晶体管127的电流-电压特性、第一受控晶体管130与第二受控晶体管127所必需的VGS、以及可产生所述必需VGS的适当电压VCONTROL。施加至受控晶体管130或127的适当电压VCONTROL可使受控晶体管限制流经受控晶体管的电流。因为受控晶体管130及127与ReRAM存储单元128串联耦接，适当的电压VCONTROL的大小也可限制流经ReRAM存储单元128的电流。在一实施例中，电压偏压电路可提供一连串的可变电压，像是从0伏至4伏分成128个电平，其可例如通过电阻来进行分压。在其他实施例中，可利用其他的电压范围及/或电平数量。此外，电压VCONTROL可以施加于一脉冲，所述脉冲在一编程脉冲期间具有可变的脉冲大小。
图7为类似于图6的存储单元的正向电流及反向电流偏压配置的示意图。然而，图6中的编程模式(SET/RESET)选择器170在图7中分成或分散成多个编程模式(SET/RESET)选择器172及174。若一存储器阵列架构中的第一及第二受控晶体管130及127设置于一共同驱动器时是不实际或非优化的、或是当电压VCONTROL的大小或脉冲形状对顺向及逆向模式来说是不同的，此分散电路可以用在此存储器阵列架构当中。
编程模式(SET/RESET)选择器174接收用以选择编程模式SET或RESET的编程模式输入信号，并接着选择性地施加电压VHIGH及VCONTROL作为栅极电压至第一受控晶体管130。编程模式(SET/RESET)选择器172接收用以选择编程模式SET或RESET的编程模式输入信号，并接着选择性地施加电压VHIGH及VCONTROL作为栅极电压至第二受控晶体管127。连同编程模式(SET/RESET)选择器172及174，可将电压VHIGH作为栅极电压耦接至第一受控晶体管130并将电压VCONTROL作为栅极电压耦接至第二受控晶体管127，或是将电压VCONTROL作为栅极电压耦接至第一受控晶体管130并将电压VHIGH作为栅极电压耦接至第二受控晶体管127。
图8为类似于图7的存储单元的正向电流及反向电流偏压配置的示意图。然而，图7中的电压偏压电路180，在图8中分成或分布成电压偏压电路182及电压偏压电路184。在一实施例中，多个电压偏压电路会针对受控晶体管提供不同的工作电压，并节省切换模式的时间。
编程模式(SET/RESET)选择器174接收用以选择编程模式SET或RESET的编程模式输入信号，并接着选择性地将电压VHIGH及VCONTROL作为栅极电压而电性耦接至第二受控晶体管127。编程模式(SET/RESET)选择器172接收用以选择编程模式SET或RESET的编程模式输入信号，并接着选择性地将电压VHIGH及VCONTROL作为栅极电压而电性耦接至第一受控晶体管130。
图9及图10绘示存储单元的正向电流及反向电流偏压配置的另一例示意图，其中所述存储单元不使用耦接至字源线的单元选择装置作为受控晶体管。
图9所示的存储单元例子承受正向电流偏压，当中有许多部份与图4相同。然而，此图中加入第二受控晶体管161，其串联于单元选择晶体管127以及下部译码器晶体管L1 152之间。
在图9所示的正向电流模式中，开启电压VHIGH被施加至单元选择晶体管127的字线，而电压VCONTROL被施加至第二受控晶体管161的栅极，使得第二受控晶体管161具有适当的VGS以限制流经串行电路的正向电流大小。
在图10所示的反向电流模式中，开启电压VHIGH被施加至第二受控晶体管161，开启电压VHIGH被施加至单元选择晶体管127的字线，而电压VCONTROL被施加至第二受控晶体管130的栅极，使得单元选择晶体管127具有适当的VGS以限制流经串行电路的反向电流大小。
图11为存储单元的正向电流及反向电流偏压配置示意图，当中包括控制电路的方块图，控制电路通过译码器晶体管以进行译码控制，并通过受控晶体管以进行编程模式控制，受控晶体管电性耦接至存储单元的两对侧，其分别接收电压VHIGH以及VCONTROL。
图11所示的存储器示意性例子有许多部份与图8相同。然而，此例中加入第二受控晶体管161，其串联于单元选择晶体管127以及下部译码器晶体管L1 152之间。
编程模式(SET/RESET)选择器176接收用以选择编程模式SET或RESET的编程模式输入信号，并接着电性地选择将电压VHIGH及VCONTROL作为栅极电压耦接至第二受控晶体管161。连同编程模式(SET/RESET)选择器172、174及176，可将电压VHIGH耦接至第一受控晶体管130；将电压VHIGH作为栅极电压耦接至第二受控晶体管161和单元选择晶体管127其中之一，以及将电压VCONTROL耦接至其他第二受控晶体管161和单元选择晶体管127。或者，编程模式(SET/RESET)选择器172、174及176可将电压VCONTROL耦接至第一受控晶体管130，并将电压VHIGH作为栅极电压耦接至第二受控晶体管161和单元选择晶体管127。
开启电压VHIGH足以完全开启受控晶体管130及161、受控晶体管130及单元选择晶体管127，使得这些晶体管各别进入饱和模式。电压VCONTROL可使第一受控晶体管130、第二受控晶体管161或单元选择晶体管127被适当的VGS偏压在线性或三极管模式，以限制流过串行电路的正向电流大小。
编程模式(SET/RESET)选择器176接收用以选择编程模式SET或RESET的编程模式输入信号，并接着电性地选择将电压VHIGH及VCONTROL作为栅极电压耦接至第二受控晶体管161。
电压VCONTROL由电压偏压电路186以类似于电压偏压电路182及184的方式产生。
在不同的实施例中，译码器晶体管的数量及位置可以不同，取决于因地址需求以及阵列配置而决定的译码需求。在不同实施例中，线性或三极管模式偏压可以改成其他允许可变电流控制的偏压。在不同实施例中，截止模式偏压可以改成其他允许可忽略电流的偏压。在不同实施例中，受控晶体管以及ReRAM装置可被一个或多个装置分隔，像是一个或多个译码器晶体管，而非电性上相邻。
图12为编程操作的简化流程图，所述编程操作是依据针对可编程电阻值存储单元的双极性编程的存储器操作方法。此方法以编程指令开始(350)。接着页面缓冲器(pagebuffer)或其它装置上的缓冲器加载编程数据(352)。依据编程数据，控制器接着利用SET操作，致能欲被写入的存储单元的位线及源极线(354)。在一设定时间(若需要的话)之后，将施加SET偏压。SET偏压包括流过存储单元的一组电流脉冲，以及位线侧及源极线侧晶体管栅极电压，其用于致能的位线及源极在线的开关晶体管。此外，可执行SET验证(verify)和重试(retry)程序(356)。在第一编程模式中，控制电路使电流以第一方向从位线侧经过所述存储单元其中之一至源极线侧，并使位线侧驱动器电路施加非限流栅极电压至位线侧上的特定晶体管，控制电路并施加限流栅极电压至源极线侧上的特定晶体管。接着，基于此例，控制器将依据编程数据，利用RESET操作致能欲被写入的存储单元的位线和源极线(358)。在一设定时间(若需要的话)之后，将施加RESET偏压。此RESET偏压包括流过存储单元的一组电流脉冲，以及位线侧及源极线侧晶体管栅极电压，其用于致能的位线及源极在线的开关晶体管(360)。在第二编程模式中，控制电路使电流以第二方向从源极线侧经过所述存储单元其中之一至位线侧，并使位线侧驱动器电路施加限流栅极电压至位线侧上的特定晶体管，控制电路并施加非限流栅极电压至源极线侧上的特定晶体管。在SET和RESET操作之后，针对缓冲器中数据的编程操作将结束(362)。
图13为可编程电阻值存储器元件200(也称作ReRAM)的一例简化剖面图。可编程电阻值存储器元件200电性串联耦接于第一受控晶体管220和第二受控晶体管221之间。第一受控晶体管220和第二受控晶体管221共同被偏压，偏压方式如其他图示中所讨论。
在存储单元200中，导电栓(conductive plug)208延伸通过绝缘介电层204，例如二氧化硅(silicon dioxide)层。导电栓208可包括附着层(adhesion layer)206。在所示的实施例中，导电栓为钨(tungsten)材质栓，而附着层为包括侧壁部与底部的氮化钛(TiN)衬料(1iner)。存储器材料210位于导电栓208之上。存储器材料210可以是导电栓208的氧化物。附着层206的顶部上方附着层212的氧化区域。导电层202(顶部电极)至少形成横跨于存储器材料210。另一导电层201(底部电极)至少形成于存储器材料210和附着层206的下方。在不同实施例中，导电栓的材料可以像是钛(Ti)，钽(Ta)，铝(Al)，氮化钛(TiN)，氮化钽(TiN)，铜(Cu)，锆(Zr)，(Gd)，镱(Yb)和铪(Hf)。附着层可以是导电金属氮化物，包括氮化钛，氮化钨，氮化钽，钛和其他。附着层也可是金属，像是钛。
存储器材料可包括的材料如金属氧化物，包括氧化钨(WO)，氧化铪(HfO)，氧化钛(TiO)，氧化钽(TaO)，氮化钛氧化物(TiNO)，氧化镍(NiO)，氧化镱(YbO)，铝氧化物(AlO)，氧化铌(NbO)，氧化锌(ZnO)，氧化铜(CuO)，钒氧化物(VO)，氧化钼(MoO)，氧化钌(RuO)，氧化铜硅(CuSiO)，银氧化锆(AgZrO)，铝镍氧化物(AlNiO)，铝钛氧化物(AlTiO)，氧化钆(GdO)，氧化镓(GaO)，氧化锆(ZrO)，铬掺杂氧化锆锶(SrZrO)，铬掺杂氧化钛锶(SrTiO)，PCMO或氧化锰钙镧(LaCaMnO)等(原子百分比的下标被省略)。
图14为集成电路610的简化方块图，此集成电路610包括可编程存储单元的交叉点存储器阵列600，当中存储单元包括位于受编程模式控制的晶体管之间的金属氧化物存储器元件。区块614包括字线译码器，其耦接多条字线616并与之电性沟通。区块614也包括字线译码器晶体管以及受控晶体管。区块618包括位线(行)译码器，其与多条位线620电性沟通以对阵列600的存储单元读取数据和写入数据。区块618也包括位线译码器晶体管以及受控晶体管。地址被提供至总线622上，以送至区块614中的字线译码器以及区块618中的位线译码器。区块624中的感测放大器和数据输入结构经由数据总线626耦接至区块618中的位线译码器。数据从集成电路610上的输入/输出端、或是从集成电路610内部或外部的其他数据源，经由数据输入线628而被提供至区块624的数据输入结构。其他电路630可包含于集成电路610上，像是通用目的处理器或特殊目的应用电路，或是提供存储器阵列600所支持的片上系统(system-on-a-chip)功能的模块组合。数据从区块624的感测放大器经由数据输出线632而被提供至集成电路610上的输入/输出端，或是被提供至集成电路610内部或外部的其他数据终端。
实现于此例中的控制器634可利用偏压配置状态机来控制区块636，区块636包括偏压配置供电电压，像是读取电压、像是SET和RESET的电压、以及像是SET和RESET的编程验证电压。区块636也包括针对受控晶体管的操作及偏压电路的电流源。控制器634可施加存储单元的正向电流以及反向电流偏压配置，当中电性耦接存储单元两对侧的晶体管分别接收栅极电压VHIGH以及VCONTROL。
控制器634在多个编程模式中编程阵列600中的存储单元，所述编程模式包括至少一第一编程模式以及一第二编程模式，像是如图12所述。
在第一编程模式中，控制器634使电流以一第一方向从第一电极经过所述存储单元其中之一流至第二电极，并对第一晶体管施加第一非限流栅极电压，以及对第二晶体管施加第二限流栅极电压。
在第二编程模式中，控制器使电流以一第二方向从第二电极经过所述存储单元其中之一流至第一电极，并对第二晶体管施加第二非限流栅极电压，以及对第一晶体管施加第一限流栅极电压。
第一限流栅极电压小于第一非限流栅极电压。第二限流栅极电压小于第二非限流栅极电压。
控制器634可选择性地将所述存储单元其中之一的可编程电阻值编程至：(i)在第一编程模式中的第一目标电阻值范围内，以及(ii)在第二编程模式中的第二目标电阻值范围内，其中第一目标电阻值范围与第二目标电阻值范围互不重叠。
在顺向及逆向两种电流方向上，控制器634控制偏压配置以使至少一受控晶体管接收小于非限流栅极电压的栅极电压VCONTROL，使得晶体管被偏压在线性或三极管模式。被偏压在线性或三极管模式的特定受控晶体管具有一源极端，所述源极端不耦接至具有可变电压的ReRAM存储单元，使得受控晶体管的VGS控制以及结果电流获得改善。
控制器634可以本领域所习知的特殊目的逻辑电路来实现。在替代实施例中，控制器634包括通用目的处理器，其可实现在相同的集成电路上以执行计算机程序来控制装置的操作。在其他实施例中，可利用特殊目的逻辑电路以及通用目的处理器的结合来实现控制器634。
一种制造如本文所述的集成电路的方法包括：形成可编程存储单元的阵列以及译码器电路，译码器电路选择性地将阵列中的多个存储单元耦接至源极侧和位线侧电压源，译码器电路包括在阵列中各个存储单元的位线侧的一个或多个晶体管以及在阵列中各个存储单元的源极线侧的一个或多个晶体管；形成位线侧驱动器电路以及源极线侧驱动器电路，位线侧驱动器电路施加栅极电压至存储单元的位线侧的一个或多个晶体管中的特定位线侧晶体管，而源极线侧驱动器电路施加栅极电压至存储单元的源极线侧的一个或多个晶体管中的特定源极线侧晶体管；以及形成耦接译码器电路、位线侧驱动器电路以及源极线侧驱动器电路的控制电路。此控制电路具有：
第一编程模式，在所述第一编程模式中，控制电路使电流以一第一方向从位线侧经过所述存储单元其中之一流至源极线侧，并使位线侧驱动器电路施加非限流栅极电压至位线侧上一个或多个晶体管中的特定晶体管，控制电路施加限流栅极电压至源极线侧上一个或多个晶体管中的特定晶体管；以及
第二编程模式，在所述第二编程模式中，控制电路使电流以一第二方向从源极线侧经过所述存储单元其中之一流至位线侧，并使位线侧驱动器电路施加限流栅极电压至位线侧上一个或多个晶体管中的特定晶体管，控制电路施加非限流栅极电压至源极线侧上一个或多个晶体管中的特定晶体管。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (14)

1.一种集成电路，包括：
可编程存储单元阵列以及多个译码器电路，所述译码器电路选择性地将所述阵列中的多个存储单元耦接至源极侧及位线侧电压源，所述译码器电路包括在所述阵列中各所述存储单元的位线侧的一个或多个晶体管以及源极线侧的一个或多个晶体管；
多个位线侧驱动器电路，施加电压至位于所述存储单元的所述位线侧的所述一个或多个晶体管栅极，以及多个源极线侧驱动器电路，施加电压至位于所述存储单元的所述源极线侧的所述一个或多个晶体管栅极；
控制电路，耦接所述译码器电路、所述位线侧驱动器电路以及所述源极线侧驱动器电路，所述控制电路具有：
第一编程模式，在所述第一编程模式中，所述控制电路使电流以第一方向从所述位线侧经过所述存储单元其中之一流至所述源极线侧，并使所述位线侧驱动器电路施加非限流栅极电压至位于所述位线侧的所述一个或多个晶体管中的特定晶体管，所述控制电路施加限流栅极电压至位于所述源极线侧的所述一个或多个晶体管中的特定晶体管；以及
第二编程模式，在所述第二编程模式中，所述控制电路使电流以第二方向从所述源极线侧经过所述存储单元其中之一流至所述位线侧，并使所述位线侧驱动器电路施加所述限流栅极电压至位于所述位线侧的所述一个或多个晶体管中的所述特定晶体管，所述控制电路施加所述非限流栅极电压至所述源极线侧上所述一个或多个晶体管中的一特定晶体管。
2.如权利要求1所述的集成电路，其中各所述存储单元包括：
第一电极，位于所述位线侧上；
第二电极，位于所述源极线侧上；
可编程元件，包括金属氧化物，所述可编程元件至少电性耦接于所述第一电极与所述第二电极之间；以及
单元选择装置，位于所述第二电极的所述源极线侧上，并耦接字线。
3.如权利要求2所述的集成电路，其中所述单元选择装置是所述译码器电路中位于所述源极线侧的所述特定晶体管，所述源极线侧驱动器电路耦接所述字线。
4.如权利要求1所述的集成电路，其中所述阵列包括多条区域位线以及多条全局位线，所述译码器电路包括多个区域位线选择晶体管，所述区域位线选择晶体管将所述区域位线连接至所述全局位线，所述区域位线选择晶体管包括在所述译码器电路中位于所述位线侧的所述特定晶体管，所述位线侧驱动器电路耦接至耦接所述区域位线选择晶体管的区域位线选择线。
5.如权利要求1所述的集成电路，其中被施加在所述位线侧的所述限流栅极电压低于被施加在所述位线侧的所述非限流栅极电压，被施加在所述源极线侧的所述限流栅极电压低于被施加在所述源极线侧的所述非限流栅极电压。
6.如权利要求1所述的集成电路，其中所述控制电路选择性地将所述存储单元其中之一的可编程电阻值编程至：(i)在所述第一编程模式中的第一目标电阻值范围内，以及(ii)在所述第二编程模式中的第二目标电阻值范围内，其中所述第一目标电阻值范围与所述第二目标电阻值范围互不重叠。
7.一种存储器，包括：
可编程电阻值存储单元阵列，所述阵列包括多条位线、多条源极线以及多条字线，所述阵列中的多个存储单元分别包括存储器元件，所述存储器元件在对应的位线与源极线之间与多个位线侧开关其中之一或与多个源极线侧开关其中之一串接，通过连接至单元选择装置的对应字线；
位线侧受控电流/电压源；
源极线侧受控电流/电压源；
位线译码器，包括所述位线侧开关，所述位线侧开关响应于位线晶体管栅极电压，将所述位线侧受控电流/电压源连接至所述阵列中的所述位线；
源极线译码器，包括所述源极线侧开关，所述源极线侧开关回应于源极线晶体管栅极电压，将所述源极线侧受控电流/电压源连接至所述阵列中的所述源极线；
第一驱动器，用以提供位线侧栅极电压，所述第一驱动器具有针对包括以第一电流方向流过所述存储单元其中之一的操作的第一模式，以及针对包括以第二电流方向流过所述存储单元其中之一的操作的第二模式；以及
第二驱动器，用以提供源极线侧栅极电压，所述第二驱动器具有针对包括以所述第一电流方向流过所述存储单元其中之一的操作的所述第一模式，以及针对包括以所述第二电流方向流过所述存储单元其中之一的操作的所述第二模式，其中：
在所述第一模式下，流经所述存储单元中的选定存储单元的电流路径介于位于所述选定存储单元的所述位线侧的所述位线侧受控电流/电压源与所述选定存储单元的所述源极线侧的参考电位之间，被施加到所述源极线侧开关之一的所述源极线侧栅极电压的值是在调节电阻值模式设定所述源极线侧开关操作；以及
在所述第二模式下，流经所述选定存储单元的电流路径介于所述选定存储单元的所述源极线侧的所述源极线侧受控电流/电压源与所述选定存储单元的所述位线侧的参考电位之间，被施加到所述位线侧开关之一的所述位线侧栅极电压的值是在所述调节电阻值模式设定所述位线侧开关操作。
8.一种操作集成电路存储器的方法，所述集成电路存储器包括可编程存储单元阵列以及多个译码器电路，所述译码器电路选择性地将所述阵列中的多个存储单元耦接至源极侧及位线侧电压源，所述译码器电路包括在所述阵列中各所述存储单元的一位线侧的一个或多个晶体管以及一源极线侧的一个或多个晶体管，多个位线侧驱动器电路施加栅极电压至位于所述存储单元的所述位线侧的所述一个或多个晶体管，多个源极线侧驱动器电路施加电压至位于所述存储单元的所述源极线侧的所述一个或多个晶体管栅极，所述方法包括：
执行第一编程模式，在所述第一编程模式中，电流以第一方向从所述位线侧经过所述存储单元其中之一流至所述源极线侧，在所述第一编程模式期间，施加非限流栅极电压至在所述位线侧的所述一个或多个晶体管中的特定晶体管，所述控制电路施加限流栅极电压至位于所述源极线侧的所述一个或多个晶体管中的特定晶体管；以及
执行第二编程模式，在所述第二编程模式中，电流以第二方向从所述源极线侧经过所述存储单元其中之一流至所述位线侧，在所述第二编程模式期间，施加所述限流栅极电压至位于所述位线侧的所述一个或多个晶体管中的所述特定晶体管，并施加所述非限流栅极电压至位于所述源极线侧的所述一个或多个晶体管中的所述特定晶体管。
9.如权利要求8所述的方法，其中各所述存储单元包括：
第一电极，位于所述位线侧上；
第二电极，位于所述源极线侧上；
可编程元件，包括金属氧化物，所述可编程元件至少电性耦接于所述第一电极与所述第二电极之间；以及
单元选择装置，位于所述第二电极的所述源极线侧上，并耦接字线。
10.如权利要求8所述的方法，其中所述阵列包括多条区域位线以及多条全局位线，所述译码器电路包括多个区域位线选择晶体管，所述区域位线选择晶体管将所述区域位线连接至所述全局位线，所述区域位线选择晶体管包括在所述译码器电路中位于所述位线侧的所述特定晶体管。
11.如权利要求8所述的方法，其中被施加在所述位线侧的所述限流栅极电压低于被施加在所述位线侧的所述非限流栅极电压，被施加在所述源极线侧的所述限流栅极电压低于被施加在所述源极线侧的所述非限流栅极电压。
12.如权利要求8所述的方法，包括将所述存储单元其中之一的可编程电阻值编程至：(i)在所述第一编程模式中的第一目标电阻值范围内，以及(ii)在所述第二编程模式中的第二目标电阻值范围内，其中所述第一目标电阻值范围与所述第二目标电阻值范围互不重叠。
13.一种对可编程存储单元进行双极性编程的方法，其中利用接收第一非限流栅极电压以及第一控制栅极电压的第一晶体管，以及接收第二非限流栅极电压以及第二控制栅极电压的第二晶体管，所述方法包括：
在第一编程模式中编程所述可编程存储单元，通过：
使电流以第一方向流过所述可编程存储单元；
施加所述第一非限流栅极电压至所述第一晶体管，所述第一晶体管电性耦接所述可编程存储单元的第一电极；以及
施加所述第二控制栅极电压至所述第二晶体管，所述第二晶体管电性耦接所述可编程存储单元的第二电极；以及
在第二编程模式中编程所述可编程存储单元，通过：
使电流以相反于所述第一方向的第二方向流过所述可编程存储单元；
施加所述第二非限流栅极电压至所述第二晶体管，所述第二晶体管电性耦接所述可编程存储单元的所述第二电极；以及
施加所述第一控制栅极电压至所述第一晶体管，所述第一晶体管电性耦接所述可编程存储单元的所述第一电极，其中所述第一控制栅极电压小于所述第一非限流栅极电压，所述第二控制栅极电压小于所述第二非限流栅极电压。
14.一种制造集成电路的方法，包括：
形成可编程存储单元阵列以及多个译码器电路，所述译码器电路选择性地将所述阵列中的多个存储单元耦接至源极侧及位线侧电压源，所述译码器电路包括在所述阵列中各所述存储单元的位线侧的一个或多个晶体管以及源极线侧的一个或多个晶体管；
形成多个位线侧驱动器电路以及多个源极线侧驱动器电路，所述位线侧驱动器电路施加电压至所述存储单元的所述位线侧的所述一个或多个晶体管栅极，所述源极线侧驱动器电路施加电压至所述存储单元的所述源极线侧的所述一个或多个晶体管栅极；以及
形成控制电路，所述控制电路耦接所述译码器电路、所述位线侧驱动器电路以及所述源极线侧驱动器电路，所述控制电路具有：
第一编程模式，在所述第一编程模式中，所述控制电路使电流以第一方向从所述位线侧经过所述存储单元其中之一流至所述源极线侧，并使所述位线侧驱动器电路施加非限流栅极电压至位于所述位线侧的所述一个或多个晶体管中的特定晶体管，所述控制电路施加限流栅极电压至位于所述源极线侧的所述一个或多个晶体管中的特定晶体管；以及
第二编程模式，在所述第二编程模式中，所述控制电路使电流以第二方向从所述源极线侧经过所述存储单元其中之一流至所述位线侧，并使所述位线侧驱动器电路施加所述限流栅极电压至位于所述位线侧的所述一个或多个晶体管中的所述特定晶体管，所述控制电路施加所述非限流栅极电压至位于所述源极线侧的所述一个或多个晶体管中的所述特定晶体管。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599396A (zh) * 2020-04-27 2020-08-28 厦门半导体工业技术研发有限公司 一种rram电路及rram行形成的方法
CN111724847A (zh) * 2020-06-03 2020-09-29 厦门半导体工业技术研发有限公司 一种半导体集成电路器件及其使用方法
CN112400177A (zh) * 2018-07-11 2021-02-23 硅存储技术股份有限公司 对深度学习人工神经网络中的模拟神经元存储器中的参考晶体管和存储器单元的补偿
CN113380307A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 存储器器件、集成电路器件和操作存储器单元的方法
CN115443506A (zh) * 2020-03-19 2022-12-06 美光科技公司 具有双侧不对称解码器的存储器操作

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998044B2 (en) 2017-01-20 2021-05-04 Hefei Reliance Memory Limited RRAM write using a ramp control circuit
CN111033624B (zh) * 2017-08-11 2023-10-03 美高森美SoC公司 用于对电阻随机存取存储器设备进行编程的电路和方法
US10608642B2 (en) * 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
KR20200144389A (ko) * 2019-06-18 2020-12-29 삼성전자주식회사 스토리지 장치 및 그것의 액세스 방법
US10878905B1 (en) 2019-07-02 2020-12-29 Microchip Technology Inc. Metal filament ReRAM cell with current limiting during program and erase
TWI751537B (zh) 2020-04-24 2022-01-01 華邦電子股份有限公司 電阻式記憶體儲存裝置及其操作方法
US11605431B2 (en) * 2021-05-20 2023-03-14 Macronix International Co., Ltd. Memory device and operation method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102203868A (zh) * 2008-10-31 2011-09-28 美光科技公司 电阻式存储器
CN103198860A (zh) * 2013-03-15 2013-07-10 清华大学 一种rram写电路
US8546779B2 (en) * 2009-11-30 2013-10-01 Kabushiki Kaisha Toshiba Resistance change memory and manufacturing method thereof
US20150364193A1 (en) * 2014-06-16 2015-12-17 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory device

Family Cites Families (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5077691A (en) 1989-10-23 1991-12-31 Advanced Micro Devices, Inc. Flash EEPROM array with negative gate voltage erase operation
US5126973A (en) 1990-02-14 1992-06-30 Texas Instruments Incorporated Redundancy scheme for eliminating defects in a memory device
KR950000275B1 (ko) 1992-05-06 1995-01-12 삼성전자 주식회사 반도체 메모리 장치의 컬럼 리던던시
KR100296850B1 (ko) 1992-05-28 2001-10-24 썬 마이크로시스템즈, 인코포레이티드 캐시램용다수의뱅크열용장성초기화제어기
KR0131721B1 (ko) 1994-06-08 1998-04-15 김주용 반도체 소자의 컬럼 리던던시 장치
KR0130030B1 (ko) 1994-08-25 1998-10-01 김광호 반도체 메모리 장치의 컬럼 리던던시 회로 및 그 방법
KR100192574B1 (ko) 1995-10-04 1999-06-15 윤종용 디코디드 퓨즈를 사용한 반도체 메모리 장치의 컬럼 리던던시 회로
US5732030A (en) 1996-06-25 1998-03-24 Texas Instruments Incorporated Method and system for reduced column redundancy using a dual column select
KR100207512B1 (ko) 1996-10-18 1999-07-15 윤종용 동기형 반도체 메모리 장치의 다이내믹 컬럼 리던던시 구동 회로
CA2202692C (en) 1997-04-14 2006-06-13 Mosaid Technologies Incorporated Column redundancy in semiconductor memories
US5999463A (en) 1997-07-21 1999-12-07 Samsung Electronics Co., Ltd. Redundancy fuse box and semiconductor device including column redundancy fuse box shared by a plurality of memory blocks
US6002620A (en) 1998-01-09 1999-12-14 Information Storage Devices, Inc. Method and apparatus of column redundancy for non-volatile analog and multilevel memory
US6205515B1 (en) 1998-03-16 2001-03-20 Winbond Electronic Corporation Column redundancy circuitry with reduced time delay
KR100282226B1 (ko) 1998-06-24 2001-02-15 김영환 반도체 메모리의 구제회로
KR100281284B1 (ko) 1998-06-29 2001-02-01 김영환 컬럼 리던던시 회로
US6115300A (en) 1998-11-03 2000-09-05 Silicon Access Technology, Inc. Column redundancy based on column slices
KR100399887B1 (ko) 1999-05-27 2003-09-29 주식회사 하이닉스반도체 반도체 메모리의 칼럼 구제 회로
KR100313515B1 (ko) 1999-07-26 2001-11-15 김영환 반도체 메모리의 칼럼 구제 회로
KR100339416B1 (ko) 1999-09-15 2002-05-31 박종섭 칼럼 리던던시 회로를 구비한 비휘발성 강유전체 메모리 장치 및 그의 페일 어드레스 구제방법
KR20020002133A (ko) 2000-06-29 2002-01-09 박종섭 컬럼 리던던시 회로
US6496425B1 (en) 2000-08-21 2002-12-17 Micron Technology, Inc Multiple bit line column redundancy
US6602653B1 (en) 2000-08-25 2003-08-05 Micron Technology, Inc. Conductive material patterning methods
US6613687B2 (en) 2001-03-28 2003-09-02 Lexmark International, Inc. Reverse reactive ion patterning of metal oxide films
US6445626B1 (en) 2001-03-29 2002-09-03 Ibm Corporation Column redundancy architecture system for an embedded DRAM
US20030031958A1 (en) 2001-04-27 2003-02-13 Noboru Tohge Photosensitive composition and process for producing articles covered with a patterned film
KR100387529B1 (ko) 2001-06-11 2003-06-18 삼성전자주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
US6966012B1 (en) 2001-06-22 2005-11-15 Artisan Components, Inc. Memory column redundancy circuitry and method for implementing the same
US6915467B2 (en) 2001-12-11 2005-07-05 International Business Machines Corporation System and method for testing a column redundancy of an integrated circuit memory
US6603690B1 (en) 2002-03-06 2003-08-05 International Business Machines Corporation Low-power static column redundancy scheme for semiconductor memories
US6674673B1 (en) 2002-08-26 2004-01-06 International Business Machines Corporation Column redundancy system and method for a micro-cell embedded DRAM (e-DRAM) architecture
JP4187148B2 (ja) 2002-12-03 2008-11-26 シャープ株式会社 半導体記憶装置のデータ書き込み制御方法
US20040123181A1 (en) 2002-12-20 2004-06-24 Moon Nathan I. Self-repair of memory arrays using preallocated redundancy (PAR) architecture
US6849905B2 (en) 2002-12-23 2005-02-01 Matrix Semiconductor, Inc. Semiconductor device with localized charge storage dielectric and method of making same
US7134057B1 (en) 2004-02-13 2006-11-07 Sun Microsystems, Inc. Off-pitch column redundancy using dynamic shifters
KR101051704B1 (ko) 2004-04-28 2011-07-25 삼성전자주식회사 저항 구배를 지닌 다층막을 이용한 메모리 소자
US7064990B1 (en) 2005-02-09 2006-06-20 International Business Machines Corporation Method and apparatus for implementing multiple column redundancy for memory
US7251173B2 (en) 2005-08-02 2007-07-31 Micron Technology, Inc. Combination column redundancy system for a memory array
US7738308B2 (en) 2005-08-16 2010-06-15 Novelies, Llc Memory row and column redundancy
US7495951B1 (en) * 2006-04-27 2009-02-24 Spansion Llc Resistive memory cell array with common plate
US20080137401A1 (en) * 2006-12-07 2008-06-12 Jan Boris Philipp Memory that limits power consumption
KR20080095009A (ko) 2007-04-23 2008-10-28 주식회사 하이닉스반도체 컬럼 리던던시 회로
US7777215B2 (en) 2007-07-20 2010-08-17 Macronix International Co., Ltd. Resistive memory structure with buffer layer
KR100923818B1 (ko) 2007-08-22 2009-10-27 주식회사 하이닉스반도체 퓨즈 회로와 이를 구비한 플래시 메모리 소자
US8077531B2 (en) 2008-01-16 2011-12-13 Hynix Semiconductor Inc. Semiconductor integrated circuit including column redundancy fuse block
KR20090080751A (ko) 2008-01-22 2009-07-27 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
WO2010004675A1 (ja) 2008-07-11 2010-01-14 パナソニック株式会社 電流抑制素子、記憶素子、及びこれらの製造方法
US8031517B2 (en) 2008-07-30 2011-10-04 Samsung Electronics Co., Ltd. Memory device, memory system having the same, and programming method of a memory cell
US20100059808A1 (en) 2008-09-10 2010-03-11 Wei Zheng Nonvolatile memories with charge trapping dielectric modified at the edges
WO2010038423A1 (ja) 2008-10-01 2010-04-08 パナソニック株式会社 不揮発性記憶素子並びにそれを用いた不揮発性記憶装置
US7996736B2 (en) 2008-10-26 2011-08-09 Sandisk 3D Llc Bad page marking strategy for fast readout in memory
US8426836B2 (en) 2008-12-03 2013-04-23 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
US7978496B2 (en) 2008-12-18 2011-07-12 Sandisk 3D Llc Method of programming a nonvolatile memory device containing a carbon storage material
US8295083B2 (en) * 2009-04-08 2012-10-23 Avalanche Technology, Inc. Method and apparatus for increasing the reliability of an access transitor coupled to a magnetic tunnel junction (MTJ)
US8363460B2 (en) * 2010-04-07 2013-01-29 Avalanche Technology, Inc. Method and apparatus for programming a magnetic tunnel junction (MTJ)
US8686390B2 (en) 2009-11-30 2014-04-01 Panasonic Corporation Nonvolatile memory element having a variable resistance layer whose resistance value changes according to an applied electric signal
JP5016699B2 (ja) 2009-12-16 2012-09-05 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
US8279656B2 (en) 2010-06-25 2012-10-02 Macronix International Co., Ltd. Nonvolatile stacked nand memory
US8134139B2 (en) 2010-01-25 2012-03-13 Macronix International Co., Ltd. Programmable metallization cell with ion buffer layer
JP5149358B2 (ja) 2010-09-24 2013-02-20 シャープ株式会社 半導体記憶装置
US20120075943A1 (en) 2010-09-29 2012-03-29 Macronix International Co., Ltd. Method and Apparatus for Memory Repair With Redundant Columns
US8355271B2 (en) 2010-11-17 2013-01-15 Sandisk 3D Llc Memory system with reversible resistivity-switching using pulses of alternate polarity
US9018692B2 (en) 2011-01-19 2015-04-28 Macronix International Co., Ltd. Low cost scalable 3D memory
US8699258B2 (en) 2011-01-21 2014-04-15 Macronix International Co., Ltd. Verification algorithm for metal-oxide resistive memory
JP5159996B2 (ja) 2011-01-31 2013-03-13 パナソニック株式会社 抵抗変化型素子の製造方法
WO2012176452A1 (ja) 2011-06-24 2012-12-27 パナソニック株式会社 半導体記憶装置
US8854872B2 (en) 2011-12-22 2014-10-07 International Business Machines Corporation Drift mitigation for multi-bits phase change memory
US9165648B1 (en) * 2011-12-23 2015-10-20 Adesto Technologies Corporation Resistive memory devices, circuits and methods having read current limiting
US9117515B2 (en) 2012-01-18 2015-08-25 Macronix International Co., Ltd. Programmable metallization cell with two dielectric layers
US9183912B2 (en) * 2012-05-17 2015-11-10 Everspin Technologies, Inc. Circuit and method for controlling MRAM cell bias voltages
US9437266B2 (en) 2012-11-13 2016-09-06 Macronix International Co., Ltd. Unipolar programmable metallization cell
US8861258B2 (en) 2013-02-21 2014-10-14 Sandisk 3D Llc Set/reset algorithm which detects and repairs weak cells in resistive-switching memory device
US9165680B2 (en) 2013-03-11 2015-10-20 Macronix International Co., Ltd. Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks
US8962466B2 (en) 2013-03-13 2015-02-24 Macronix International Co., Ltd. Low temperature transition metal oxide for memory device
US9171616B2 (en) 2013-08-09 2015-10-27 Macronix International Co., Ltd. Memory with multiple levels of data retention
KR102127137B1 (ko) 2013-12-03 2020-06-26 삼성전자주식회사 셀 트랜지스터들의 계면 상태를 제어하여 센싱 마진을 보상할 수 있는 저항성 메모리 장치
KR20150109120A (ko) 2014-03-19 2015-10-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US20160064059A1 (en) * 2014-09-02 2016-03-03 Masahiro Takahashi Semiconductor memory device
US9711213B2 (en) * 2014-09-04 2017-07-18 Micron Technology, Inc. Operational signals generated from capacitive stored charge
US9514815B1 (en) 2015-05-13 2016-12-06 Macronix International Co., Ltd. Verify scheme for ReRAM
TWI608485B (zh) * 2016-06-07 2017-12-11 來揚科技股份有限公司 電阻式記憶體的讀寫控制裝置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102203868A (zh) * 2008-10-31 2011-09-28 美光科技公司 电阻式存储器
US8546779B2 (en) * 2009-11-30 2013-10-01 Kabushiki Kaisha Toshiba Resistance change memory and manufacturing method thereof
CN103198860A (zh) * 2013-03-15 2013-07-10 清华大学 一种rram写电路
US20150364193A1 (en) * 2014-06-16 2015-12-17 Panasonic Intellectual Property Management Co., Ltd. Variable resistance nonvolatile memory device

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112400177A (zh) * 2018-07-11 2021-02-23 硅存储技术股份有限公司 对深度学习人工神经网络中的模拟神经元存储器中的参考晶体管和存储器单元的补偿
CN115443506A (zh) * 2020-03-19 2022-12-06 美光科技公司 具有双侧不对称解码器的存储器操作
CN111599396A (zh) * 2020-04-27 2020-08-28 厦门半导体工业技术研发有限公司 一种rram电路及rram行形成的方法
CN113380307A (zh) * 2020-05-29 2021-09-10 台湾积体电路制造股份有限公司 存储器器件、集成电路器件和操作存储器单元的方法
CN111724847A (zh) * 2020-06-03 2020-09-29 厦门半导体工业技术研发有限公司 一种半导体集成电路器件及其使用方法

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