CN111724847A - 一种半导体集成电路器件及其使用方法 - Google Patents

一种半导体集成电路器件及其使用方法 Download PDF

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CN111724847A CN202010495413.7A CN202010495413A CN111724847A CN 111724847 A CN111724847 A CN 111724847A CN 202010495413 A CN202010495413 A CN 202010495413A CN 111724847 A CN111724847 A CN 111724847A
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Abstract

本发明公开了一种半导体集成电路器件及其使用方法。该半导体集成电路器件包括：至少两个存储区块，每一存储区块包括至少一个记忆细胞和两个隔离单元；第一位线，与每一存储区块对应，第一位线的两端分别与两个隔离单元连接，第一位线的中间部分与对应的存储区块内的所有记忆细胞连接；第二位线，与每一存储区块的隔离单元对应连接；选择驱动单元，与隔离单元对应连接。由于各个存储区块相互隔离，从而很好地解决了太多记忆细胞共同接收到高压而造成漏电的问题。此外，不同存储区块的记忆细胞可以共享一个字线驱动单元，从而可大大减少字线驱动单元的数量。

Description

一种半导体集成电路器件及其使用方法
技术领域
本发明涉及半导体器件领域，尤其涉及一种电阻式随机存取存储器(RRAM)及其使用方法。
背景技术
近年来，以电阻转变效应为工作原理的电阻式随机存取存储器(ResistiveRandom Access Memory，RRAM)是最具应用前景的下一代非易失性存储器之一，与传统浮栅闪存相比，在器件结构、速度、可微缩性、三维集成潜力等方面都具有明显的优势。
现有的RRAM中的位线(bit line)设计多为不具有层级结构的一级位线，即一条位线上会连接大量记忆细胞(bit cell)。但采用这一结构，在同构加压进行设置(set)或者重置(reset)过程中，就很容易会因为太多记忆细胞共同接收到高压而造成漏电并致使对应的记忆细胞工作不正常的情况。再不改变现有结构的情况下，要解决这一问题，就需要限制单一位线上所连接的记忆细胞数量，这就会使RRAM的阵列增大，导致整个半导体器件的体积变大。
众所周知，随着可穿戴设备其其他智能终端的不断发展，人们对半导体器件的尺寸要求都趋于微缩化。因此，如何能在解决记忆细胞漏电问题的同时还能进一步缩小RRAM的体积，成为亟待解决的一个技术问题。
发明内容
针对以上技术问题，在本发明人创造性地发明了一种半导体集成电路器件及其使用方法。
根据本发明实施例的第一方面，提供一种半导体集成电路器件，该半导体集成电路器件包括：至少两个存储区块，其中，每一存储区块包括至少一个记忆细胞和两个隔离单元；第一位线，与每一存储区块对应，第一位线的两端分别与两个隔离单元连接，第一位线的中间部分与对应的存储区块内的所有记忆细胞连接；第二位线，与每一存储区块的每个隔离单元连接；选择驱动单元和驱动电路，驱动电路的一端与选择驱动单元连接，驱动电路的另一端与隔离单元对应连接。
根据本发明实施例的一实施方式，驱动电路的另一端与隔离单元对应连接，包括：驱动电路的另一端通过与第二位线共享线路的方式与隔离单元对应连接。
根据本发明实施例的一实施方式，半导体集成电路器件还包括第一源极线、第二源极线，其中，第一源极线与每一存储区块对应，第一源极线的两端分别与两个隔离单元连接，第一源极线的中间部分与对应的存储区块内的所有记忆细胞连接；第二源极线与每一存储区块的每个隔离单元连接。
根据本发明实施例的一实施方式，驱动电路的另一端与隔离单元对应连接，包括：驱动电路的另一端通过与第二源极线共享线路的方式与隔离单元对应连接。
根据本发明实施例的一实施方式，半导体集成电路器件还包括字线和字线驱动单元：字线，字线的一端与字线驱动单元连接，字线的另一端有至少两个分支线路，每一分支线路与每一存储区块中的一个记忆细胞连接。
根据本发明实施例的一实施方式，隔离单元具有第一状态和第二状态，其中，在隔离单元处于第一状态时，与隔离单元连接的线路电连通；在隔离单元处于第二状态时，与隔离单元连接的线路不连通；第一状态和第二状态的切换由选择驱动单元控制。
根据本发明实施例的第二方面，提供一种半导体集成电路器件的使用方法，该方法应用于上述任一项的半导体集成电路器件上，该方法包括：接收位址输入；根据位址输入确定要开启的驱动电路；向驱动电路发送开启信号以使驱动电路对应的隔离单元处于第一状态。
根据本发明实施例的一实施方式，在向驱动电路发送开启信号之后，该方法还包括：向第二位线和字线发送电信号以执行相应的操作。
根据本发明实施例的一实施方式，在向驱动电路发送开启信号之后，该方法还包括：向第二源极线和字线发送电信号以执行相应的操作。
根据本发明实施例的一实施方式，在执行相应的操作之后，方法还包括：向驱动电路发送关闭信号以使驱动电路对应的隔离单元处于第二状态。
本发明实施例一种半导体集成电路器件及其使用方法。该半导体集成电路器件将存储单元分成多个存储区块，各个存储区块之间使用隔离单元相互隔离。相应地，该半导体集成电路器件将位线设计为具有层级结构的第一位线和第二位线，其中，第一位线用于连接每个存储区块内的所有记忆细胞，第二位线通过隔离单元与第一位线相连。当对某个记忆细胞进行设置操作时，只需确定与该记忆细胞所对应的存储区块，通过与该存储区块对应的选择驱动单元将隔离单元的开关打开使第二位线与第一位线相连即可。此时，由于隔离单元将该记忆细胞所属的存储区块与其他存储区块通过隔离单元彼此隔离，对该记忆细胞的操作不会对其他存储区块的记忆细胞产生任何影响，从而解决了太多记忆细胞共同接收到高压而造成漏电并致使对应的记忆细胞工作不正常的情况。此外，由于各个存储区块通过隔离单元相互隔离，各个存储区块内的记忆细胞也不会互相影响，这样不同存储区块内的记忆细胞就可以共享一个字线驱动单元，从而大大减少了字线驱动单元的数量。如此，还可以相应地减小半导体集成电路器件的体积和面积。
需要理解的是，本发明的教导并不需要实现上面的全部有益效果，而是特定的技术方案可以实现特定的技术效果，并且本发明的其他实施方式还能够实现上面未提到的有益效果。
附图说明
通过参考附图阅读下文的详细描述，本发明示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本发明的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1示出了本发明实施例半导体集成电路器件的结构示意图；
图2示出了本发明实施例半导体集成电路器件使用方法的流程示意图；
图3示出了本发明实施例半导体集成电路器件进行设置操作时各电路的相位变换过程示意图；
图4示出了本发明实施例半导体集成电路器件进行读操作时各电路的相位变换过程示意图；
图5示出了本发明实施例半导体集成电路器件进行重置操作时各电路的相位变换过程示意图。
具体实施方式
为使本发明的目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而非全部实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
图1示出了本发明实施例半导体集成电路器件的结构示意图，其中：隔离单元101和隔离单元105之间隔离出的存储区块为第一存储区块；隔离单元201和隔离单元205之间隔离出的存储区块为第二存储区块；第一存储区块和第二存储区块之间还可能有其他存储区块。为了区分位线、源极线、字线和驱动电路，在图1分别使用不同的线来表示不同种类的线路，其中：实线表示位线；短线表示源极线；单点划线表示字线；双点划线表示驱动电路。
参考图1，本发明实施例提供了一种半导体集成电路器件，包括：至少两个存储区块，如上述的第一存储区块和第二存储区块，其中，以第一存储区块为例，每一存储区块包括至少一个记忆细胞102和两个隔离单元：隔离单元101和隔离单元105；
第一位线，与每一存储区块对应，例如第一位线108与第一存储区块对应，第一位线208与第二存储区块对应，以第一位线10为例，第一位线108的两端分别与两个隔离单元(隔离单元101和隔离单元105)连接，第一位线108的中间部分与对应的存储区块(第一存储区块)内的所有记忆细胞(如记忆细胞102、记忆细胞103和记忆细胞104等)连接；
第二位线30，与每一存储区块的每个隔离单元(隔离单元101、隔离单元105、隔离单元201和隔离单元205)连接；
选择驱动单元和驱动电路，驱动电路的一端与选择驱动单元连接，驱动电路的另一端与隔离单元对应连接。例如：在图1所示的选择驱动单元601与第一存储区块对应，驱动电路60的一端与选择驱动单元601连接，另一端分别与隔离单元101和隔离单元105对应连接；选择驱动单元701与第二存储区块对应，驱动电路70的一端与选择驱动单元701连接，另一端分别与隔离单元201和隔离单元205对应连接。
其中，记忆细胞是半导体集成电路器件的最小存储单元，其本身与现有技术中其他半导体集成电路器件的记忆细胞并无太大差异，可以是使用任何现有制造工艺和现有任何材料制造出的记忆细胞；第一位线和第二位线本身也与其他半导体集成电路器件所使用的位线并无太大差异，可以是使用任何现有制造工艺和现有任何材料制造出的位线；隔离单元是一个晶体管或二极体器件，其工作原理是控制闸极来开启和关闭晶体管或改变偏压使二极体导通或关闭；与隔离单元连接的选择驱动单元是一个解码控制电路，其工作原理是由位址输入来选择要开启的驱动电路来提供开关信号或是偏压。
在本发明实施例中，该半导体集成电路器件将存储单元分成多个存储区块，各个存储区块之间使用隔离单元相互隔离。相应地，该半导体集成电路器件将位线设计为具有层级结构的第一位线和第二位线，其中，第一位线用于连接每个存储区块内的所有记忆细胞，第二位线通过隔离单元与第一位线相连。当对某个记忆细胞进行操作时，只需确定与该记忆细胞所对应的存储区块，通过与该存储区块对应的选择驱动单元的驱动电路将隔离单元的开关打开使第二位线与第一位线相连即可。此时，由于隔离单元将该记忆细胞所属的存储区块与其他存储区块通过隔离单元彼此隔离，对该记忆细胞的操作不会对其他存储区块的记忆细胞产生任何影响，从而解决了太多记忆细胞共同接收到高压而造成漏电并致使对应的记忆细胞工作不正常的情况。
根据本发明实施例的一实施方式，驱动电路的另一端与隔离单元对应连接，包括：驱动电路的另一端通过与第二位线共享线路的方式与隔离单元对应连接。
理论上，驱动电路的另一端与隔离单元对应连接时，可以使用任何金属导线形成的电路。在本实施方式中，驱动电路的另一端通过与第二位线共享线路的方式与隔离单元对应连接，可以利用现有电路而不用增加新的电路。
根据本发明实施例的一实施方式，参考图1，半导体集成电路器件还包括第一源极线(第一源极线109和第一源极线209)、第二源极线40，其中，第一源极线与每一存储区块对应，例如，第一源极线109与第一存储区块对应，第一源极线209与第二存储区块对应，以第一源极线109为例，第一源极线109的两端分别与两个隔离单元(隔离单元101和隔离单元105)连接，第一源极线109的中间部分与对应的存储区块内(第一存储区域)的所有记忆细胞(如记忆细胞102、记忆细胞103和记忆细胞104等)连接；第二源极线40与每一存储区块的每个隔离单元(隔离单元101、隔离单元105、隔离单元201和隔离单元205)连接。
在本实施方式中，第一源极线和第二源极线本身也与其他半导体集成电路器件所使用的位线并无太大差异，可以是使用任何现有制造工艺和现有任何材料制造出的源极线。
根据本发明实施例的一实施方式，驱动电路的另一端与隔离单元对应连接，包括：驱动电路的另一端通过与第二源极线共享线路的方式与隔离单元对应连接。
在本实施方式中，如果半导体集成电路器件中还设置有第一源极线和第二源极线时，驱动电路的另一端除了通过与第二位极线共享线路的方式与隔离单元对应连接之外，还可以通过与第二源极线共享线路的方式与隔离单元对应连接，这两种方式选择其中一种即可。在图1所示的实施方式中，驱动电路的另一端就是通过与第二源极线共享线路的方式与隔离单元对应。
根据本发明实施例的一实施方式，半导体集成电路器件还包括字线和字线驱动单元：字线，字线的一端与字线驱动单元连接，字线的另一端有至少两个分支线路，每一分支线路与每一存储区块中的一个记忆细胞连接。
在本实施方式中，由于各个存储区块通过隔离单元相互隔离，各个存储区块内的记忆细胞也不会互相影响，这样不同存储区块内的记忆细胞就可以共享一个字线驱动单元，从而大大减少了字线驱动单元的数量。如此，还可以相应地减小半导体集成电路器件的体积和面积。
根据本发明实施例的一实施方式，隔离单元具有第一状态和第二状态，其中，在隔离单元处于第一状态时，与隔离单元连接的线路电连通；在隔离单元处于第二状态时，与隔离单元连接的线路不连通；第一状态和第二状态的切换由选择驱动单元控制。
在本实施方式中，第一状态主要指开启状态，在该状态下第二位线和第一位线可以电连通；如果该半导体集成电路器件还包括第二源极线和第一源极线时，则在第一状态下，第二源极线和第一源极线也是电连通的。
第二状态主要指关闭状态，在该状态下第二位线和第一位线不连通；如果该半导体集成电路器件还包括第二源极线和第一源极线时，则在第二状态下，第二源极线和第一源极线也是不连通的。
进一步地，基于以上半导体集成电路器件，本发明实施例还提供一种制造该半导体集成电路器件的使用方法，该方法应用于上述任一项的半导体集成电路器件上，如图2所示，该方法包括：操作210，接收位址输入；操作220，根据位址输入确定要开启的驱动电路；操作230，向驱动电路发送开启信号以使驱动电路对应的隔离单元处于第一状态。
在操作210中，位址是记忆细胞对应的存储地址，该存储地址通常是二进制、八进制或十六进制的一个数字。
在操作220中，通常根据位址的某一部分数字就可以确定与之对应存储区块，进而确定与该存储区块对应的驱动电路。与该存储区块对应的驱动电路就是要开启的驱动电路。
在操作230中，如果半导体集成电路器件的隔离单元是具有闸极的晶体管，则该开启信号是用来控制闸极开启晶体管的信号；如果半导体集成电路器件的隔离单元是二极体器件，则该开启信号是使隔离单元二极体导通的偏压。
根据本发明实施例的一实施方式，在向驱动电路发送开启信号之后，该方法还包括：向第二位线和字线发送电信号以执行相应的操作。
对于电阻式随机存取存储器来说，这里可执行的操作主要包括设置和读取。
图3就示出了一个执行设置操作时，对各线路施加的电压信号以及各个线路的电压相位。如图3所示，在执行设置操作时，主要过程如下：
首先，向驱动电路发送一个标识为“VBS”的驱动电压信号，其中“VBS”的电压信号代表开启隔离单元。此时，驱动电路的相位由低电压相位转换为高电压相位；要操作的第一位线与第二位线电连通，要操作的第一位线的相位从“无电压”相位(代表不通电的一种状态)转换为低电压相位；要操作的第一源极线与第二源极线电连通，要操作的第一源极线的相位从“无电压”相位转换为低电压相位；其他的第一位线和其他的第一源极线仍然处于不连通状态，其相位仍然保持在“无电压”相位。其中，要操作的第一位线和要操作的第一源极线是驱动线对应的存储区块中的第一位线和第一源极线；其他的第一位线和其他的第一源极线则代表驱动电路对应存储区块之外的任意其他存储区块中的第一位线和第一源极线。
接下来，向第二位线发送“VSET”设置电压信号，并向字线发送“VWL”的字线电压信号以执行设置操作。此时，第二位线和字线的相位由低电压相位转换为高电压相位；要操作的第一位线也接收到“VSET”设置电压信号，要操作的第一位线的相位从低电压相位转换为高电压相位；要操作的第一源极线的相位则继续保持低电压相位；其他的第一位线和其他的第一源极线仍然处于不连通状态，其相位仍然保持在“无电压”相位。
之后，设置操作完成后，停止对上述所有线路发送高电压信号。此时所有线路回复到初始状态：字线、驱动电路、第二位线的相位由高电压相位转换为低电压相位；第二源极线的相位继续保持在地线电压(GND)相位；要操作的第一位线与第二位线断开，要操作的第一位线的相位先从高电压相位转换成低电压相位，然后恢复成“无电压”相位；要操作的第一源极线与第二源极线断开，要操作的第一源极线的相位从低电压相位转换为“无电压”相位；其他的第一位线和其他的第一源极线仍然处于不连通状态，其相位仍然保持在“无电压”的相位。
图4就示出了一个执行读操作时，对各线路施加的电压信号以及各个线路的电压相位。如图4所示，在执行读操作时，主要过程如下：
首先，向驱动电路发送一个“VBS”的驱动电压信号，其中“VBS”的电压信号代表开启隔离单元。此时，驱动电路的相位由低电压相位转换为高电压相位；要操作的第一位线与第二位线电连通，要操作的第一位线的相位从“无电压”相位转换为低电压相位；要操作的第一源极线与第二源极线电连通，要操作的第一源极线的相位从“无电压”相位转换为低电压相位；其他的第一位线和其他的第一源极线仍然处于不连通状态，其相位仍然保持在“无电压”相位。
接下来，向第二位线发送“VREAD”读电压信号，并向字线发送“VWL”的字线电压信号以执行读操作。此时，第二位线和字线的相位由低电压相位转换为高电压相位；要操作的第一位线也接收到“VREAD”读电压信号，要操作的第一位线的相位从低电压相位转换为高电压相位；要操作的第一源极线的相位则继续保持低电压相位；其他的第一位线和其他的第一源极线仍然处于不连通状态，其相位仍然保持在“无电压”相位。需要说明的是，虽然“VSET”和“VREAD”虽然都是高电压信号，但其对应电压的值不同，代表不同的操作。
之后，设置操作完成后，停止对上述所有线路发送高电压信号。此时所有线路回复到初始状态：字线、驱动电路、第二位线的相位由高电压相位转换为低电压相位；第二源极线的相位继续保持在地线电压(GND)相位；要操作的第一位线与第二位线断开，要操作的第一位线的相位先从高电压相位转换成低电压相位，然后恢复成“无电压”相位；要操作的第一源极线与第二源极线断开，要操作的第一源极线的相位从低电压相位转换为“无电压”相位；其他的第一位线和其他的第一源极线仍然处于不连通状态，其相位仍然保持在“无电压”的相位。
根据本发明实施例的一实施方式，在向驱动电路发送开启信号之后，该方法还包括：向第二源极线和字线发送电信号以执行相应的操作。
对于RRAM来说，这里可执行的操作主要包括重置。
图5就示出了一个执行重置操作时，对各线路施加的电压信号以及各个线路的电压相位。如图5所示，在执行重置操作时，主要过程如下：
首先，向驱动电路发送一个“VBS”的驱动电压信号，其中“VBS”的电压信号代表开启隔离单元。此时，驱动电路的相位由低电压相位转换为高电压相位；要操作的第一位线与第二位线电连通，要操作的第一位线的相位从“无电压”相位转换为低电压相位；要操作的第一源极线与第二源极线电连通，要操作的第一源极线的相位从“无电压”相位转换为低电压相位；其他的第一位线和其他的第一源极线仍然处于不连通状态，其相位仍然保持在“无电压”相位。
接下来，向第二源极线发送“VRESET”重置电压信号，并向字线发送“VWL”的字线电压信号以执行重置操作。此时，第二源极线和字线的相位由低电压相位转换为高电压相位；要操作的第一源极线也接收到“VRESET”重置电压信号，要操作的第一源极线的相位从低电压相位转换为高电压相位；要操作的第一位线的相位则继续保持低电压相位；其他的第一位线和其他的第一源极线仍然处于不连通状态，其相位仍然保持在“无电压”相位。
之后，设置操作完成后，停止对上述所有线路发送高电压信号。此时所有线路回复到初始状态：字线、驱动电路、第二位线的相位由高电压相位转换为低电压相位；第二位线的相位继续保持在地线电压(GND)相位；要操作的第一源极线与第二源极线断开，要操作的第一源极线的相位先从高电压相位转换成低电压相位，然后恢复成“无电压”相位；要操作的第一位线与第二位线断开，要操作的第一位线的相位从低电压相位转换为“无电压”相位；其他的第一位线和其他的第一源极线仍然处于不连通状态，其相位仍然保持在“无电压”相位。
根据本发明实施例的一实施方式，在执行相应的操作之后，方法还包括：向驱动电路发送关闭信号以使驱动电路对应的隔离单元处于第二状态。
在本实施方式中，如果半导体集成电路器件的隔离单元是具有闸极的晶体管，则该关闭信号是用来控制闸极来关闭晶体管的信号；如果半导体集成电路器件的隔离单元是二极体器件，则该关闭信号是用来使隔离单元二极体关闭的偏压。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的器件和方法，可以通过其它的方式实现。以上所描述的器件实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个装置，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种半导体集成电路器件，其特征在于，所述半导体集成电路器件包括：
至少两个存储区块，其中，每一存储区块包括至少一个记忆细胞和两个隔离单元；
第一位线，与每一存储区块对应，所述第一位线的两端分别与所述两个隔离单元连接，所述第一位线的中间部分与对应的存储区块内的所有记忆细胞连接；
第二位线，与所述每一存储区块的每个隔离单元连接；
选择驱动单元和驱动电路，所述驱动电路的一端与所述选择驱动单元连接，所述驱动电路的另一端与所述隔离单元对应连接。
2.根据权利要求1所述的半导体集成电路器件，其特征在于，所述驱动电路的另一端与所述隔离单元对应连接，包括：
所述驱动电路的另一端通过与所述第二位线共享线路的方式与所述隔离单元对应连接。
3.根据权利要求1所述的半导体集成电路器件，其特征在于，所述半导体集成电路器件还包括第一源极线、第二源极线，其中，
所述第一源极线与每一存储区块对应，所述第一源极线的两端分别与所述两个隔离单元连接，所述第一源极线的中间部分与对应的存储区块内的所有记忆细胞连接；
所述第二源极线与所述每一存储区块的每个隔离单元连接。
4.根据权利要求3所述的半导体集成电路器件，其特征在于，所述驱动电路的另一端与所述隔离单元对应连接，包括：
所述驱动电路的另一端通过与所述第二源极线共享线路的方式与所述隔离单元对应连接。
5.根据权利要求1所述的半导体集成电路器件，其特征在于，所述半导体集成电路器件还包括字线和字线驱动单元：
所述字线，所述字线的一端与字线驱动单元连接，所述字线的另一端有至少两个分支线路，每一分支线路与每一存储区块中的一个记忆细胞连接。
6.根据权利要求1所述的半导体集成电路器件，其特征在于，所述隔离单元具有第一状态和第二状态，其中，
在所述隔离单元处于所述第一状态时，与所述隔离单元连接的线路电连通；
在所述隔离单元处于所述第二状态时，与所述隔离单元连接的线路不连通；
所述第一状态和所述第二状态的切换由所述选择驱动单元的驱动电路控制。
7.一种半导体集成电路器件的使用方法，其特征在于，所述方法应用于权利要求1至6任一项所述的半导体集成电路器件上，所述方法包括：
接收位址输入；
根据所述位址输入确定要开启的驱动电路；
向所述驱动电路发送开启信号以使所述驱动电路对应的隔离单元处于所述第一状态。
8.根据权利要求7所述的方法，其特征在于，在所述向所述驱动电路发送开启信号之后，所述方法还包括：
向所述第二位线和所述字线发送电信号以执行相应的操作。
9.根据权利要求7所述的方法，其特征在于，在所述向所述驱动电路发送开启信号之后，所述方法还包括：
向所述第二源极线和所述字线发送电信号以执行相应的操作。
10.据权利要求8或9所述的方法，其特征在于，在所述执行相应的操作之后，所述方法还包括：
向所述驱动电路发送关闭信号以使所述驱动电路对应的隔离单元处于所述第二状态。
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