CN103050148A - 阻变存储装置、布局结构及其感测电路 - Google Patents

阻变存储装置、布局结构及其感测电路 Download PDF

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Abstract

本发明提供一种阻变存储装置、布局结构及其感测电路。所述阻变存储装置包括多个存储区，每个存储区包括耦接至多个字线的主存储器单元阵列、以及耦接至多个参考字线的参考存储器单元阵列。所述存储区中每个都与相邻的存储区共享位线驱动器/吸收器。

Description

阻变存储装置、布局结构及其感测电路
相关申请的交叉引用
本申请要求2011年10月13日向韩国知识产权局提交的韩国专利申请No.10-2011-0104512的优先权，其全部内容通过引用合并于此。
技术领域
本发明总体而言涉及一种半导体存储装置，更具体而言，涉及一种阻变存储装置、布局结构、及其感测电路。
背景技术
在读取操作期间，可以通过感测流经阻变存储装置的存储器单元的电流来读取储存在阻变存储装置中的数据。阻变存储装置可以包括相变随机存取存储器(PCRAM)、磁随机存取存储器(MRAM)、阻变随机存取存储器(ReRAM)等。各个存储装置的操作原理彼此不同。然而，读取操作可以理解为是以相同方式执行的。
图1说明一种已知的阻变存储装置。
参见图1，阻变存储装置10包括存储器单元阵列101、行地址译码器103、列地址译码器105、第一列选择器107、第二列选择器109、位线驱动器/吸收器111、源极线驱动器/吸收器113、以及感测电路115。存储器单元阵列101包括耦接在多个位线/源极线BL/SL与多个字线WL之间的多个存储器单元。行地址译码器103被配置为响应于外部地址来驱动字线。列地址译码器105被配置为响应于外部地址来驱动第一列选择器107和第二列选择器109。第一列选择器107被配置为驱动位线。第二列选择器109被配置为驱动源极线。位线驱动器/吸收器111被配置为将预定电压施加至由第一列选择器107驱动的位线。源极线驱动器/吸收器113被配置为将预定电压施加至由第二列选择器109驱动的源极线。
当特定的存储器单元被行地址译码器103所驱动的字线使能时，源极线与位线之间的电阻器根据所述存储器单元的电阻状态而具有高电平或低电平。
在写入操作期间，即，当写入使能信号WE被使能成高电平而读取使能信号RE被禁止成低电平时，诸如位线驱动器/吸收器111和源极线驱动器/吸收器113的写入电路根据从外部提供的数据DATA而操作，以驱动选中的位线和源极线。根据所述操作而选中的存储器单元的电阻变为高水平或低水平。
在读取操作期间，即，当写入使能信号WE被使能成低电平而读取使能信号RE被禁止成高电平时，诸如位线驱动器/吸收器111和源极线驱动器/吸收器113的写入电路被去激活，而感测电路115被激活。然后，源极线耦接至接地端子，且位线耦接至感测电路115中所包括的感测单元1151的感测节点Vc。
感测电路115通过使用钳位电压VCLAMP，在感测操作期间不允许过量的电压施加给位线。具体地，钳位电压VCLAMP减去开关元件N12的阈值电压所得的电压施加至感测节点Vc。
当在读取操作期间选中存储器单元并激活感测电路115时，源极线经由感测电路115的开关元件1157而与接地端子耦接。因此，在感测节点Vc与接地端子之间形成了电流路径(Vc-第一列选择器-BL-存储器单元-SL-第二列选择器-接地端子)，且流经所述电流路径的电流根据单元电阻而变化。
例如，当单元电阻低时，较高的电流IH经过，而当单元电阻高时，较低的电流IL经过。此电流也从预输出端子Pre_out流出。如果假设调整偏置电压PBIAS使得在感测操作期间流入预输出端子Pre_out的电流具有介于低电流IL与高电流IH之间的值，则当单元电阻值低时，从预输出端子Pre_out流出的电流变得大于流入预输出端子Pre_out的电流，使得预输出端子Pre_out的电压降低。另一方面，当单元电阻值高时，从预输出端子Pre_out出来的电流变得小于流入预输出端子Pre_out的电流，使得预输出端子Pre_out的电压增加。
因此，在一定的时间之后，可以利用差动放大器1153比较预输出端子Pre_out的电压与参考电压REF来确定单元电阻值。即，当单元电阻值低时，预输出端子Pre_out的电压变得小于参考电压REF，使得输出数据RD_out变低，而当单元电阻值高时，预输出端子Pre_out的电压变得大于参考电压REF，使得输出数据RD_out变高。感测到的输出数据RD_out被储存在锁存器1155中，并在期望的时间点被输出至外部。
在图1所示的感测电路115中，在阻变存储器的单元电阻值差别小的情况下，感测余量会变得不足。为了确保感测余量，应当控制偏置电压PBIAS，以将介于两个单元电流IL与IH之间的参考电流提供给预输出端子Pre_out。在此情况下，由于电流之差小且单元电流是可变的，因此难以利用偏置电压PBIAS正常地执行这种功能。
因此，可以从存储器单元阵列内的参考存储器单元产生参考电流，并将参考电流提供至预输出端子Pre_out。这将参见图2说明。
图2说明另一已知的阻变存储装置。
参见图2，阻变存储装置20包括主存储器单元阵列201A、参考存储器单元阵列201B、行地址译码器203、列地址译码器205、第一列选择器207A、第一参考列选择器207B、第二列选择器209A、第二参考列选择器209B、位线驱动器/吸收器211、源极线驱动器/吸收器213、第一参考驱动器215、第二参考驱动器217、参考电压发生电路221、以及感测电路219。主存储器单元阵列201A和参考存储器单元阵列201B包括耦接在多个位线/源极线BL/SL与多个字线WL之间的多个存储器单元。行地址译码器203被配置为响应于外部地址来驱动字线。列地址译码器205被配置为响应于外部地址来驱动第一列选择器207A、第一参考列选择器207B、第二列选择器209A、以及第二参考列选择器209B。第一列选择器207A被配置为驱动位线。第一参考列选择器207B被配置为驱动参考位线。第二列选择器209A被配置为驱动源极线。第二参考列选择器209B被配置为驱动参考源极线。位线驱动器/吸收器211被配置为将预定电压施加至由第一列选择器207A驱动的位线。源极线驱动器/吸收器213被配置为将预定电压施加至由第二列选择器209A驱动的源极线。第一参考驱动器215被配置为将预定电压施加至参考位线。第二参考驱动器217被配置为将预定电压施加至参考源极线。
与图1的阻变存储装置10不同，图2的阻变存储装置20包括两个额外的参考存储器单元列。在此情况中，高电平数据储存在与参考列RBL0/RSL0耦接的n个参考存储器单元中，而低电平数据储存与另一参考列RBL1/RSL1耦接的n个参考存储器单元中。
在开始读取操作之前，对参考存储器单元执行写入操作。根据与主存储器单元阵列201A的写入操作相同的方式，通过与参考列耦接的第一参考驱动器215和第二参考驱动器217来执行写入操作。
在读取操作期间，即，当写入使能信号WE被使能成低电平且读取使能信号RE被禁止成高电平时，以与类似图1的方式来执行感测电路219的操作。然而，在图2中，在读取操作期间两个参考存储器单元耦接至参考电压发生电路221，参考电压发生电路221将用于产生感测电路219的感测电流的偏置电压PBIAS提供给感测单元2191，并将参考电压提供给比较单元2193。
附图标记2197表示被配置为将选中的存储器单元的源极线耦接至接地端子的开关元件；而附图标记2195表示被配置为储存比较单元2193的输出信号的锁存器。
更具体而言，当在读取操作期间激活字线并激活第一参考列选择器207B和第二参考列选择器209B时，两个参考存储器单元即储存高数据和低数据的存储器单元的参考源极线由吸收单元2213耦接至接地端子，且参考位线经由参考电压发生单元2211的开关元件N23和N24耦接至感测节点Vc。在感测节点Ve，两个参考位线彼此耦接。感测节点Vc的电压对应于钳位电压VCLAMP减去开关元件N21或N22的阈值电压所得的电压。这里，经由在感测节点Vc与接地端子之间的两个参考存储器单元而形成电流路径。因此，高电流IH经过开关元件N23，而低电流IL经过开关元件N24。这些电流是从感测节点Vc流出的电流，且在正常状态下等于从开关元件N21和开关元件N22流出的电流。即，建立了以下的关系：IN21+IN22＝IN23+IN24＝IH+IL。然而，由于开关元件N21和N22的栅极被共同施加了钳位电压VCLAMP，且开关元件N21和N22的源极共同耦接至感测节点Vc，因此当开关元件N21和N22工作在饱和区时，两个电流IN21和IN22彼此相等。即，建立了以下的关系：IN21＝IN22＝(1/2)＊(IH+IL)。此外，在正常状态下开关元件N21的电流等于开关元件P21的电流，且开关元件N21的电流借助于开关元件P21-P22和开关元件P21-P23的电流镜射而复制到开关元件P22和P23的电流中。即，建立了以下的关系：IP21＝IP22＝IP23＝(1/2)＊(IH+IL)。参考电压发生电路221产生参考电流，所述参考电流对应于两个参考存储器单元电流之间的中间值，即，(1/2)＊(IH+IL)，并且参考电压发生电路221经由感测电路219的开关元件P23将所述参考电流提供至预输出端子Pre_out。
如此，参考电压发生电路221稳定地提供介于两个参考存储器单元电流之间的参考电流——即能够使感测电路219的感测余量最大化的中间电流，从而使存储器单元电阻比例小的阻变存储器的感测余量最大化。
参考电压发生电路221还提供参考电压REF。如上所述，开关元件N22的电流IN22对应于(1/2)＊(IH+IL)，且开关元件P22的电流IP22对应于(1/2)＊(IH+IL)。因此，当在正常状态下参考电压REF的值为(1/2)＊VDD时，可以获得稳定的参考电压REF。
图2的阻变存储装置20可以确保足够的感测余量。然而，需要用于将数据写入参考存储器单元的单独的电路，即，第一参考列选择器207B和第二参考列选择器209B、以及第一参考驱动器215和第二参考驱动器217。因此，要定义单独的参考存储器单元写入操作。这是因为参考存储器单元是通过加入单独的列而形成的。
发明内容
在本发明的一个实施例中，提供了一种阻变存储装置，阻变存储装置包括多个存储区，每个存储区包括：耦接至多个字线的主存储器单元阵列、以及耦接至多个参考字线的参考存储器单元阵列。所述存储区每个都与相邻的存储区共享位线驱动器/吸收器。
在本发明的另一个实施例中，一种阻变存储装置，包括：第一存储区，所述第一存储区包括耦接在多个第一源极线/位线与多个第一字线之间的第一主存储器单元阵列，以及耦接在所述多个第一源极线/位线与多个第一参考字线之间的第一参考存储器单元阵列；第二存储区，所述第二存储区包括耦接在多个第二源极线/位线与多个第二字线之间的第二主存储器单元阵列，以及耦接在所述多个第二源极线/位线与多个第二参考字线之间的第二参考存储器单元阵列；行地址译码器，所述行地址译码器被配置为响应于外部地址来驱动字线或参考字线；列地址译码器，所述列地址译码器被配置为响应于外部地址来驱动位线和源极线；以及位线驱动器/吸收器，所述第一存储区和所述第二存储区共同耦接至所述位线驱动器/吸收器，且所述位线驱动器/吸收器被配置为将指定的电位施加至由所述列地址译码器驱动的位线。
在本发明的另一个实施例中，提供了一种阻变存储装置的感测电路，所述阻变存储装置包括多个存储区以及由相邻的存储区共享的位线驱动器/吸收器，每个存储区包括主存储器单元阵列和耦接至多个参考字线的参考存储器单元阵列。所述感测电路包括：第一吸收单元，所述第一吸收单元被配置为响应于读取使能信号而将与和选中的存储区共享所述位线驱动器/吸收器的相邻存储区的参考存储器单元相耦接的源极线耦接至接地端子；第二吸收单元，所述第二吸收单元被配置为响应于所述读取使能信号而将与所述选中的存储区的主存储器单元相耦接的源极线耦接至接地端子；感测单元，所述感测单元耦接至与所述相邻存储区的参考存储器单元相耦接的位线，以及与所述选中的存储区的主存储器单元相耦接的位线，且被配置为感测所述选中的存储区的主存储器单元的数据并将感测到的所述数据输出至预输出端子；以及比较单元，所述比较单元被配置为将参考电压与所述预输出端子的电压进行比较，并输出读取数据。
在本发明的另一个实施例中，一种阻变存储装置的布局结构包括：多个存储区；以及位线驱动器/吸收器，所述位线驱动器/吸收器设置在相邻的存储区之间。所述存储区每个都包括：多个位线/源极线；多个字线，所述多个字线被布置为垂直于所述位线/源极线；多个参考字线，所述多个参考字线被布置为垂直于所述位线/源极线；主存储器单元阵列，所述主存储器单元阵列耦接在所述多个位线/源极线与所述多个字线之间；以及参考存储器单元阵列，所述参考存储器单元阵列耦接在所述多个位线/源极线与所述多个参考字线之间。
附图说明
结合附图来说明本发明的特征、方面以及实施例，其中：
图1说明一种已知的阻变存储装置；
图2说明另一已知的阻变存储装置；
图3是根据本发明的一个示例性实施例的阻变存储装置的配置图；
图4是根据本发明的一个示例性实施例的阻变存储装置的感测电路的结构图；
图5是图4的感测电路的配置图；
图6是图5所示的加载部的配置图；以及
图7是图6的加载部的简化电路图。
具体实施方式
以下将结合附图通过示例性实施例来说明根据本发明的阻变存储装置、布局结构、及其感测电路。
图3是根据本发明的一个示例性实施例的阻变存储装置的配置图。
参见图3，根据本发明的一个实施例的阻变存储装置30包括第一存储区310、第二存储区320、行地址译码器330、列地址译码器340、位线驱动器/吸收器350。第一存储区310包括存储器单元阵列311和参考存储器单元阵列313，存储器单元阵列311耦接在多个第一源极线/位线与多个第一字线之间，参考存储器单元阵列313耦接在所述多个第一源极线/位线与多个参考字线之间。第二存储区320包括存储器单元阵列321和参考存储器单元阵列323，存储器单元阵列321耦接在多个第二源极线/位线与多个第二字线之间，参考存储器单元阵列323耦接在所述多个第二源极线/位线与多个参考字线之间。行地址译码器330被配置为响应于外部地址来驱动字线或参考字线。列地址译码器340被配置为响应于外部地址来驱动位线和源极线。第一存储区310和第二存储区320共同耦接至位线驱动器/吸收器350，且位线驱动器/吸收器350被配置为将预定电压施加至由列地址译码器340驱动的位线。
第一存储区310和第二存储区320可以具有相似的结构，例如相对于位线驱动器/吸收器350的对称结构。
更具体而言，第一存储区310包括主存储器单元阵列311、参考存储器单元阵列313、第一列选择器315、第二列选择器317、以及源极线驱动器/吸收器319。主存储器单元阵列311包括耦接在所述多个位线/源极线BL/SL与所述多个字线之间的多个存储器单元。参考存储器单元阵列313耦接在所述多个位线/源极线BL/SL与所述多个参考字线RWLH和RWLL之间。第一列选择器315被配置为响应于列地址译码器340的输出信号来驱动位线。第二列选择器317被配置为响应于列地址译码器340的输出信号来驱动源极线。源极线驱动器/吸收器319被配置为将预定电压施加至由第二列选择器317驱动的源极线。此外，第二存储区320包括主存储器单元阵列321、参考存储器单元阵列323、第一列选择器325、第二列选择器327、以及源极线驱动器/吸收器329。主存储器单元阵列321包括耦接在所述多个位线/源极线BL/SL与所述多个字线之间的多个存储器单元。参考存储器单元阵列323耦接在所述多个位线/源极线BL/SL与所述多个参考字线RWLH和RWLL之间。第一列选择器325被配置为响应于列地址译码器340的输出信号来驱动位线。第二列选择器327被配置为响应于列地址译码器340的输出信号来驱动源极线。源极线驱动器/吸收器329被配置为将预定电压施加至由第二列选择器327驱动的源极线。
此外，行地址译码器330可以包括第一行地址译码器331和第二行地址译码器333。第一行地址译码器331被配置为驱动第一存储区310的字线，而第二行地址译码器333被配置为驱动第二存储区320的字线。
在阻变存储装置30中，参考存储器单元阵列313和323沿行方向形成。即，参考存储器单元阵列313和323每个都包括耦接至一对参考字线RWLH和RWLL的多个参考存储器单元，高数据储存在与参考字线RWLH耦接的参考存储器单元中，而低数据储存在与参考字线RWLL耦接的参考存储器单元中。在开始读取操作之前，可以将预设的数据写入参考存储器单元阵列313和323的各个存储器单元中。
此外，以共享位线驱动器/吸收器350的方式来布置一对存储区310和320，这可以提高面积效率。
参见图3，将说明参考存储器单元的写入操作。
当施加写入命令时，写入使能信号WE被使能成高电平，而读取使能信号RE被禁止成低电平。参考字线由行地址译码器331和333激活，且在列地址译码器340以及第一列选择器和第二列选择器315、317、325和327所激活的多个存储器单元之中的参考存储器单元的位线和源极线分别由位线驱动器/吸收器350和源极线驱动器/吸收器319和329驱动，使得临界电流在参考存储器单元中流动。
即，以与主存储器单元的写入操作相同的方式来执行参考存储器单元的写入操作。换言之，当行地址译码器331和333激活参考字线而不是主字线时，可以用与主存储器单元的写入操作相同的方式写入参考数据。
因此，可以省略参考存储器单元的写入操作所需的部件，诸如参考驱动器和参考列选择器，且不需要为参考存储器单元的写入操作定义单独的操作。因此，可以简化阻变存储装置30的配置。
随后，将说明图3所示的阻变存储装置30的读取操作。
图4是根据本发明的一个实施例的阻变存储装置的感测电路的结构图。图5是图4的感测电路的配置图。
参见图4，感测电路40包括第一吸收单元410、第二吸收单元420、感测单元430和比较单元440。第一吸收单元410被配置为将由第二列选择器317选中的源极线耦接至接地端子。第二吸收单元420被配置为将由第二列选择器327选中的源极线耦接至接地端子。感测单元430被配置为根据由第一列选择器315选中的位线的电压和由第二列选择器325选中的位线的电压来输出感测电压。比较单元440被配置为将感测单元430的输出电压与参考电压VREF进行比较，且输出读取数据RD_OUT。
参见图5，第一吸收单元410和第二吸收单元420可以包括被配置为由读取使能信号RE驱动的开关元件，并且第一吸收单元410和第二吸收单元420分别将由第二列选择器317和327选中的源极线耦接至接地端子。
此外，感测单元430包括加载部4301、钳位部4303、以及开关部4305。加载部4301被配置为将电流施加至第一存储区310的选中位线以及第二存储区320的选中位线。钳位部4303被配置为防止过量的电流施加至第一存储区310和第二存储区320的选中位线。开关部4305被配置为在读取操作期间将加载部4301的输出电流提供至第一存储区310和第二存储区320的选中位线。
比较单元440包括比较电路441和锁存器443。比较电路441被配置为将施加至加载部4301的预输出端子Pre_out的电压与参考电压REF进行比较，并输出读取数据RD_OUT。锁存器443被配置为暂时地储存读取数据RD_OUT。
将参照图3至图5更详细说明根据本发明的一个实施例的阻变存储装置的读取操作。
在读取操作期间，例如，当写入使能信号WE被使能成低电平而读取使能信号RE被禁止成高电平时，共享位线驱动器/吸收器350的一对存储区310和320之间的未选中的存储区的参考字线RWLH和RWLL被激活以提供用于确定储存在主存储器单元中的数据的参考电流。
例如，当需要第二存储区320的主存储器单元阵列321的读取操作时，第一存储区310的参考字线RWLH和RWLL被激活成逻辑高电平以提供参考电流。然后，第一存储区310和第二存储区320的列分别由列地址译码器340以及第一列选择器和第二列选择器315、317、325和327选中，且选中的列的源极线分别经由第一吸收单元410和第二吸收单元420耦接至接地端子。
此外，选中的列的位线耦接至感测单元430的第一感测端子SA_Upper和第二感测端子SA_Lower。选中的位线的电压由施加至钳位部4303的钳位电压VCLAMP钳位到恒定值。
经过一对参考存储器单元的电流路径在第一存储区310的选中位线与接地端子之间形成，且电流IH+IL流经此电流路径。此外，经过主存储器单元的电流路径在第二存储区320的选中位线与接地端子之间形成，且电流IH或IL根据储存在主存储器单元中的数据而流经此电流路径。
流入第一存储区310和第二存储区320的选中位线的电流是经由开关部4305的开关元件N41和N42从加载部4301施加而来的。
图6是图5所示的加载部的配置图。
参见图6，加载部4301包括第一电流发生器4310、第二电流发生器4320、开关4330、以及输出部4340。第一电流发生器4310耦接在电源电压端子与第一存储区310的选中位线之间，且被配置为响应于第二选择信号Lower而提供流入第一存储区310的选中位线的电流。第二电流发生器4320耦接在电源电压端子与第二存储区320的选中位线之间，且被配置为响应于第一选择信号Upper而提供流入第二存储区320的选中位线的电流。开关4330被配置为根据读取使能信号RE而被驱动，且耦接在第一电流发生器4310与第二电流发生器4320之间。输出部4340被配置为将第一电流发生器4310的输出电压或第二电流发生器4320的输出电压提供至预输出端子Pre_out。
参见图6，将说明在流经第一感测端子SA_Upper的电流为IH+IL且流经第二感测端子SA_Lower的电流为IH或IL的情况下的操作。
因为要读取的主存储器单元位于第二存储区320中，假设芯片(未示出)内的控制电路所产生的控制信号——即第一选择信号Upper和第二选择信号Lower——的逻辑值分别以逻辑低电平和逻辑高电平输入。此外，在读取模式中，读取使能信号RE可以被使能成逻辑高电平。
在这种状态下，图6所示的各个开关元件的导通/关断状态设置如下。当开关元件P55关断且开关元件N51和N52导通时，开关元件P51和P52的栅极彼此耦接，且开关元件P51和P52的漏极也彼此耦接。由于开关元件P56导通以施加电源电压至开关元件P54的栅极，所以开关元件P54关断。此外，当开关元件N53和N54关断且开关元件N57导通时，开关元件P53的栅极耦接至开关元件P52和P51的栅极。当假设开关元件P51、P52、P53和P54的尺寸彼此相等时，开关元件P51和P52以及开关元件P53的功能如同2∶1电流复制器。即，由于假设上述开关元件全部都使用在电流饱和区中，所以开关元件的源极被调整为电源电压，且开关元件的栅极耦接至端子，电流比被调整为开关元件的尺寸比。
此外，当开关元件N55关断且开关元件N56导通时，第二感测端子SA_Lower耦接至预输出端子Pre_out。即，针对读取操作选中的第二存储区320的位线耦接至预输出端子Pre_out，使得位线的单元电流与第二电流发生器4320的电流相比较。因此，可以确定输出电压。
图7是图6的加载部的简化电路图，其中省略了关断的开关元件，以及省略了导通的开关元件的电阻而以短线表示导通的开关元件。
参见图7，流入第一感测端子SA_Upper的电流由开关元件P51和P52施加，且开关元件P51和P52的栅极电压传送至开关元件P53，使得经由开关元件P53以2∶1的比例执行电流复制，所述2∶1的比例对应于开关元件P51和P52与开关元件P53的尺寸比例。即，对应于在开关元件P51和P52中流动的电流IH+IL的一半——即(1/2)＊(IH+IL)——的电流经由开关元件P53被施加至预输出端子Pre_out。此外，电流IH或IL根据要读取的存储器单元数据而流向第二感测端子SA_Lower。
当电流IH因为存储器单元具有高电阻而流向第二感测端子SA_Lower时，由开关元件53所施加的为(1/2)＊(IH+IL)的电流变得大于电流IH，使得预输出端子Pre_out的电压逐渐升高。在此情况下，将预输出端子Pre_out的电压与参考电压REF进行比较的比较单元440的输出RD_OUT变成逻辑高电平。然后，高数据被读取到外部。
另一方面，当电流IL因为存储器单元具有低电阻而流向第二感测端子SA_Lower时，由开关元件53所提供的为(1/2)＊(IH+IL)的电流变得小于电流IL，使得预输出端子Pre_out的电压逐渐下降。在此情况中，将预输出端子Pre_out的电压与参考电压REF进行比较的比较单元440的输出RD_OUT变成逻辑低电平。然后，低数据被读取到外部。
根据上述实施例，使用一对参考字线来实现参考存储器单元。此外，参考存储器单元共享主存储器单元的源极线和位线。因此，由于不需要单独地提供参考存储器单元的写入电路或读取电路，所以可以简化阻变存储装置的配置，且不需要定义参考存储器单元的写入操作或读取操作。
在图3中，已说明将参考字线设置在主存储器单元的最下侧，但本发明并不限于此。即，参考字线可以设置在主存储器单元的最上侧或主存储器单元的中间。
此外，图6说明了加载部4301的开关4330包括NMOS晶体管。然而，开关4330可以包括任何其它类型的传输门以改善开关特性。
虽然以上已经描述了某些实施例，但本领域的技术人员会理解这些描述的实施例仅是示例性的。因此，本文所述的装置和方法不应当限于描述的实施例。确切地说，本文所述的装置和方法应当仅根据所附权利要求书并结合以上说明书和附图来限定。

Claims (16)

1.一种阻变存储装置，所述阻变存储装置包括多个存储区，每个存储区包括耦接至多个字线的主存储器单元阵列、以及耦接至多个参考字线的参考存储器单元阵列，
其中，所述存储区中每个都与相邻的存储区共享位线驱动器/吸收器。
2.如权利要求1所述的阻变存储装置，其中，所述主存储器单元阵列与所述参考存储器单元阵列共享位线和源极线。
3.如权利要求1所述的阻变存储装置，其中，所述多个参考字线包括：
第一参考字线，所述第一参考字线耦接至被配置为储存高电平数据的参考存储器单元；以及
第二参考字线，所述第二参考字线耦接至被配置为储存低电平数据的参考存储器单元。
4.一种阻变存储装置，包括：
第一存储区，所述第一存储区包括耦接在多个第一源极线/位线与多个第一字线之间的第一主存储器单元阵列、以及耦接在所述多个第一源极线/位线与多个第一参考字线之间的第一参考存储器单元阵列；
第二存储区，所述第二存储区包括耦接在多个第二源极线/位线与多个第二字线之间的第二主存储器单元阵列、以及耦接在所述多个第二源极线/位线与多个第二参考字线之间的第二参考存储器单元阵列；
行地址译码器，所述行地址译码器被配置为响应于外部地址来驱动字线或参考字线；
列地址译码器，所述列地址译码器被配置为响应于外部地址来驱动位线和源极线；以及
位线驱动器/吸收器，所述位线驱动器/吸收器共同地耦接至所述第一存储区和所述第二存储区，且被配置为将预定电压施加至由所述列地址译码器驱动的位线。
5.如权利要求4所述的阻变存储装置，其中，所述第一存储区包括：
第一列选择器，所述第一列选择器被配置为响应于所述列地址译码器的输出信号来驱动第一位线；
第二列选择器，所述第二列选择器被配置为响应于所述列地址译码器的输出信号来驱动第一源极线；以及
源极线驱动器/吸收器，所述源极线驱动器/吸收器被配置为将预定电压施加至由所述第二列选择器驱动的源极线。
6.如权利要求4所述的阻变存储装置，其中，所述第二存储区包括：
第一列选择器，所述第一列选择器被配置为响应于所述列地址译码器的输出信号来驱动第二位线；
第二列选择器，所述第二列选择器被配置为响应于所述列地址译码器的输出信号来驱动第二源极线；以及
源极线驱动器/吸收器，所述源极线驱动器/吸收器被配置为将预定电压施加至由所述第二列选择器驱动的源极线。
7.如权利要求4所述的阻变存储装置，其中，所述多个第一参考字线和所述多个第二参考字线分别包括一对参考字线。
8.如权利要求7所述的阻变存储装置，其中，高电平数据储存在与所述参考字线中的任一个参考字线相耦接的参考存储器单元中，而逻辑低电平数据储存在与所述参考字线中的另一个参考字线相耦接的参考存储器单元中。
9.一种阻变存储装置的感测电路，所述阻变存储装置包括多个存储区以及由相邻的存储区共享的位线驱动器/吸收器，每个存储区包括主存储器单元阵列和耦接至多个参考字线的参考存储器单元阵列，所述感测电路包括：
第一吸收单元，所述第一吸收单元被配置为响应于读取使能信号而将与和选中的存储区共享所述位线驱动器/吸收器的相邻存储区的参考存储器单元相耦接的源极线耦接至接地端子；
第二吸收单元，所述第二吸收单元被配置为响应于所述读取使能信号而将与所述选中的存储区的主存储器单元相耦接的源极线耦接至接地端子；
感测单元，所述感测单元耦接至与所述相邻存储区的参考存储器单元相耦接的位线、以及与所述选中的存储区的主存储器单元相耦接的位线，且被配置为感测所述选中的存储区的主存储器单元的数据并将感测到的所述数据输出至预输出端子；以及
比较单元，所述比较单元被配置为将参考电压与所述预输出端子的电压进行比较，并输出读取数据。
10.如权利要求9所述的感测电路，其中，所述感测单元包括：
加载部，所述加载部被配置为将电流提供给与所述相邻存储区的参考存储器单元相耦接的位线、以及与所述选中的存储区的主存储器单元相耦接的位线；以及
开关部，所述开关部被配置为响应于所述读取使能信号而将所述加载部的输出电流提供至所述选中的存储区的位线和所述相邻存储区的位线。
11.如权利要求10所述的感测电路，其中，所述加载部包括：
第一电流发生器，所述第一电流发生器耦接在电源电压端子与所述相邻存储区的位线之间，且被配置为根据第二选择信号而被驱动并输出电流以流入所述相邻存储区的位线；
第二电流发生器，所述第二电流发生器耦接在电源电压端子与所述选中的存储区的位线之间，且被配置为根据第一选择信号而被驱动并输出电流以流入所述选中的存储区的位线；
开关，所述开关被配置为根据所述读取使能信号而被驱动，且耦接在所述第一电流发生器与所述第二电流发生器之间；以及
输出部，所述输出部被配置为将所述第一电流发生器的输出电压或所述第二电流发生器的输出电压提供至所述预输出端子。
12.一种阻变存储装置的布局结构，包括：
多个存储区；以及
位线驱动器/吸收器，所述位线驱动器/吸收器被设置在相邻的存储区之间，
其中，所述存储区每个都包括：
多个位线/源极线；
多个字线，所述多个字线被配置为与所述位线/源极线相交叉；
多个参考字线，所述多个参考字线被配置为与所述位线/源极线相交叉；
主存储器单元阵列，所述主存储器单元阵列耦接在所述多个位线/源极线与所述多个字线之间；以及
参考存储器单元阵列，所述参考存储器单元阵列耦接在所述多个位线/源极线与所述多个参考字线之间。
13.如权利要求12所述的布局结构，其中，所述多个参考字线设置在所述多个字线的最上侧。
14.如权利要求12所述的布局结构，其中，所述多个参考字线设置在所述多个字线的最下侧。
15.如权利要求12所述的布局结构，其中，所述多个参考字线设置在所述多个字线的中央。
16.如权利要求12所述的布局结构，其中，各个存储区具有相对于所述位线驱动器/吸收器的对称结构。
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