KR20130027840A - 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법 - Google Patents

데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법 Download PDF

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Abstract

클램핑 회로를 갖는 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법이 개시된다. 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치는, 메모리 셀 및 기준 셀을 포함하는 셀 어레이와, 상기 메모리 셀과 전기적으로 연결되며, 데이터 리드 동작시 데이터 센싱 라인에 인가되는 전압의 레벨을 클램핑하는 클램핑 회로 및 상기 기준 셀에 기인하는 제1 전압에 응답하여 클램핑 전압을 생성하고, 상기 클램핑 전압을 상기 클램핑 회로로 피드백하는 클램핑 전압 생성부를 구비하는 것을 특징으로 한다.

Description

데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법{Data read circuit, Nonvolatile memory device having the same and Method for reading data of nonvolatile memory device}
본 발명은 불휘발성 메모리 장치의 데이터 리드회로에 관한 것으로서, 자세하게는 클램핑 회로를 갖는 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법에 관한 것이다.
정보를 저장하기 위한 장치로서, 반도체 메모리 장치는 휘발성 메모리 장치와 불휘발성 메모리 장치로 분류될 수 있다. 불휘발성 메모리 장치는, 상변화 물질을 이용하는 PRAM(Phase change Random Access Memory), 전이금속산화물(Complex Metal Oxides) 등의 가변 저항 물질을 이용한 RRAM(Resistive Random Access Memory), 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory) 및 강 유전체 커패시터를 이용한 FRAM(Ferroelectric Random Access Memory) 등의 메모리 장치를 포함한다. 이러한 메모리 장치 분야에서, 집적도 증가, 동작 속도의 증가 및 데이터 신뢰성 확보 등의 성능(performance) 향상을 위한 다양한 연구가 시도되고 있다.
그러나, 반도체 메모리 장치의 공정 상의 편차(variation)나 반도체 메모리 장치를 동작하기 위한 각종 회로(예컨대, 데이터 기록이나 리드를 위한 회로)로 제공되는 신호의 편차 등 여러 요인들에 의한 성능 저하의 문제가 발생할 수 있다. 따라서, 각종 요인에 기인한 성능 저하를 방지할 수 있는 반도체 메모리 장치의 설계가 필요하다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 메모리 동작에 관계된 각종 요소들의 편차에 대응하여 데이터의 신뢰성을 확보하는 등 메모리 성능을 향상할 수 있는 데이터 리드회로, 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법을 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치는, 메모리 셀 및 기준 셀을 포함하는 불휘발성 셀 어레이와, 상기 메모리 셀과 전기적으로 연결되며, 데이터 리드 동작시 데이터 센싱 라인에 인가되는 전압의 레벨을 클램핑하는 클램핑 회로 및 상기 기준 셀에 기인하는 제1 전압에 응답하여 클램핑 전압을 생성하고, 상기 클램핑 전압을 상기 클램핑 회로로 피드백하는 클램핑 전압 생성부를 구비하는 것을 특징으로 한다.
한편, 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 데이터 리드 회로는, 메모리 셀에 전기적으로 연결되며, 데이터 센싱 라인에 인가되는 데이터 전압의 레벨을 클램핑 하는 제1 클램핑 회로를 포함하는 메모리 셀 리드 회로와, 제1 및 제2 기준 셀에 각각 전기적으로 연결되며, 제1 및 제2 전달 라인에 각각 인가되는 제1 및 제2 기준 전압의 레벨을 클램핑 하는 제2 및 제3 클램핑 회로를 포함하는 기준 셀 리드 회로 및 상기 제1 및 제2 기준 전압의 레벨의 변동에 대응하여 그 레벨이 조절되는 클램핑 전압을 생성하는 클램핑 전압 생성부를 구비하고, 상기 클램핑 전압은 상기 제1 내지 제3 클램핑 회로 중 적어도 하나에 피드백되는 것을 특징으로 한다.
한편, 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치의 데이터 리드 방법은, 기준 셀 리드 동작에 의해 발생된 기준 전압을 기반으로 클램핑 전압을 조절하는 단계와, 상기 클램핑 전압에 응답하여 메모리 셀과 연결된 데이터 센싱 라인의 데이터 전압 레벨을 조절하는 단계 및 상기 메모리 셀을 리드하는 단계를 구비하는 것을 특징으로 한다.
상기한 바와 같은 본 발명의 데이터 리드회로, 이를 포함하는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 데이터 리드 방법에 따르면, 불휘발성 메모리 장치에서 발생할 수 있는 각종 편차(variation)에도 불구하고 데이터의 신뢰성을 향상할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 불휘발성 메모리 셀의 일 예로서, STT-MRAM의 구현 예를 나타내는 입체도이다.
도 3은 본 발명의 메모리 장치에 구비되는 메모리 셀 리드 회로의 일 구현 예를 나타내는 회로도이다.
도 4는 본 발명의 메모리 장치에 구비되는 기준 셀 리드 회로의 일 구현 예를 나타내는 회로도이다.
도 5는 도 4의 클램핑 전압 생성부의 일 구현예를 나타내는 회로도이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치의 일 예를 나타내는 회로도이다.
도 7a 는 도 3 및 도 6의 센스 앰프 회로의 데이터 전압의 파형의 예를 나타내는 그래프들이며, 도 7b는 본 발명의 일 실시 예에 따른 클램핑 전압의 파형을 나타내는 그래프이다.
도 8a 는 도 3 및 도 6의 센스 앰프 회로의 데이터 전압의 파형의 예를 나타내는 그래프들이며, 도 8b는 본 발명의 일 실시 예에 따른 클램핑 전압의 파형을 나타내는 그래프이다.
도 9a 는 도 3 및 도 6의 센스 앰프 회로의 데이터 전압의 파형의 예를 나타내는 그래프들이며, 도 9b는 본 발명의 일 실시 예에 따른 클램핑 전압의 파형을 나타내는 그래프이다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치의 데이터 리드 방법을 나타내는 플로우차트이다.
도 11a,b는 본 발명의 다른 실시예에 따른 메모리 장치의 일 구현예를 나타내는 블록도 및 회로도이다.
도 12는 본 발명의 일 실시 예에 따른 메모리 장치의 레이 아웃의 일 예를 나타내는 블록도이다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 장치의 레이 아웃의 일 예를 나타내는 블록도이다.
도 14는 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템의 일 예를 나타내는 블록도이다.
도 15는 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템의 다른 예를 나타내는 블록도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
불휘발성 메모리 장치는 PRAM(Phase change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 및 FRAM(Ferroelectric Random Access Memory) 등의 메모리를 포함할 수 있다.
이 중에서, MRAM(Magnetic random access memory)은 메모리 셀에 포함된 MTJ(magnetic tunneling junction) 셀의 저항 변화를 이용하여 데이터를 저장하는 메모리 소자이다. 상기 MTJ 셀의 저항 값은 자유층(free layer)의 자화 방향에 따라 달라진다. 예컨대, 상기 자유층의 자화 방향이 고정층(fixed layer)의 자화 방향과 동일하면 상기 MTJ 셀은 낮은 저항 값을 갖고, 반대인 경우에 높은 저항 값을 갖는다. 이 때, MTJ 셀이 낮은 저항 값을 가지면 데이터 '0'이 저장되고, 높은 저항 값을 가지면 데이터 '1'이 저장된다.
최근 메모리의 퍼포먼스 향상을 위하여, 다양한 요인에 기인한 편차(variation)를 극복하는 것이 이슈로 제기되고 있다. 불휘발성 메모리 장치는 메모리 셀의 데이터를 리드하기 위한 리드 회로를 포함하며, 리드 회로는 메모리 셀에 저장된 데이터에 기인하는 데이터 전압을 기준전압과 비교하는 센스 앰프 회로를 포함한다. MRAM, PRAM 및 RRAM 등의 불휘발성 메모리 장치에서, 데이터를 저장하는 셀 저항(resistance) 값이나, 전류 소스의 바이어스 전류 값, 및 비트라인 저항 성분 등의 편차가 발생할 수 있으며, 또한 외부에서 인가되는 기준전압 또한 메모리 영역 전체에 걸쳐 글로벌 하게 전달되기 때문에 편차가 발생할 수 있다. 상기 편차들에 따른 성능 저하의 문제가 발생할 수 있으므로, 각종 요인에 기인한 성능 저하를 방지할 수 있는 반도체 메모리 장치의 설계가 필요하다.
도 1은 본 발명의 일 실시 예에 따른 메모리 장치를 나타내는 블록도이다. 도 1을 참조하면, 메모리 장치(1000)는 셀 어레이(1110), 셀 어레이(1110)의 워드라인(WL)을 선택하기 위한 로우 디코더(1120), 셀 어레이(1110)의 비트라인(BL)을 선택하기 위한 칼럼 디코더(1130), 비트라인(BL)에 대해 프리차지 동작을 수행하는 프리차지 회로블록(1140), 비트라인(BL)의 전압을 클램핑하기 위한 클램핑 회로블록(1150), 메모리 셀 리드 회로로 공급되는 전류를 생성하는 전류 생성부(1200), 상기 전류 생성부(1200)에서 생성된 전류를 일정한 값으로서 비트라인(BL)에 제공하는 전류 공급 블록(1160), 비트라인(BL)의 데이터 전압(VSA)을 센싱 및 증폭하는 센스 앰프 회로 블록(1180) 및 셀 어레이(1110)의 셀 저항값의 변화에 따라 클램핑 전압(VCMP)을 조절하여 생성하는 클램핑 전압 생성부(1170)를 구비할 수 있다. 상기 메모리 셀 리드 회로는 메모리 셀의 데이터를 리드하기 위한 각종 구성들을 포함하는 개념으로 정의될 수 있으며, 예컨대 전류 생성부(1200)로부터의 전류는 메모리 셀의 리드 동작에 관계된 워드라인이나 비트라인으로 제공될 수 있다.
셀 어레이(1110)는 메모리 셀 어레이(110)와 기준 셀 어레이(120)를 포함한다. 메모리 셀 어레이(110)는 워드라인 및 비트라인의 교차점 영역에 형성되는 다수의 메모리 셀(111)을 포함한다. 기준 셀 어레이(120)는 제1 및 제2 기준 전압(VREFL, VREFH)을 제공하는 다수 개의 기준 셀들(Reference cell, 121, 122)을 포함한다. 데이터를 저장하는 메모리 셀(111)과 기준 셀들(121,122)은 동일한 셀 구조를 가질 수 있다.
기준 셀들(121, 122)에는 로직 하이(일예로서, 데이터 '1')나 로직 로우(일예로서, 데이터 '0')에 해당하는 데이터가 저장될 수 있다. 예컨대, 기준 셀 어레이(120)의 일부 셀(제1 기준셀, 121)에는 로직 로우의 데이터가 라이트되고, 나머지 일부 셀(제2 기준셀, 122)에는 로직 하이의 데이터가 라이트 된다.
한편, 기준 셀들(121, 122)에 대한 라이트 동작은 메모리 셀(111)에 대한 라이트 동작시 함께 수행될 수 있다. 기준 셀들(121, 122)에 대한 라이트 동작은 최초 1 회 수행될 수 있으며, 상기 라이트 동작이 수행된 기준 셀들(121, 122)을 반복적으로 리드함으로써 제1 및 제2 기준전압(VREFL, VREFH)을 얻을 수 있다. 또한, 메모리 셀(111)이 MRAM 등으로 구현되는 경우, 메모리 셀(111)이나 기준 셀들(121, 122)에 저장된 데이터는 시간이 지날수록 그 값이 변동할 수 있다. 이에 따라, 메모리 셀(111)에 대하여 소정의 시간 주기에 따라 데이터를 재-라이트하는 동작이 수행될 수 있으며, 상기 메모리 셀(111)에 대한 재-라이트 동작시 기준 셀들(121, 122)에 대해서도 재-라이트 동작이 수행되도록 할 수 있다.
또한, 상기 기준 셀들(121, 122)은 워드라인들의 적어도 일부에 대응하여 배치될 수 있으며, 또는 모든 워드라인들 각각에 대응하여 배치될 수 있다. 데이터 리드나 라이트를 위한 워드라인 선택시, 선택된 워드라인에 연결된 기준 셀들(121, 122)에 데이터가 라이트되거나, 기준 셀들(121, 122)을 리드하여 제1 및 제2 기준전압(VREFL, VREFH)을 발생한다.
메모리 장치의 동작을 설명하면, 로우 디코더(1120) 및 칼럼 디코더(1130)는 각각 MOS 트랜지스터 기반의 다수의 스위치들을 포함하고, 로우 디코더(1120)는 로우 어드레스에 응답하여 워드라인들(WL)을 선택하며, 칼럼 디코더(1130)는 컬럼 어드레스에 응답하여 비트라인들(BL)을 선택한다. 프리차지 회로블록(1140)은 비트라인들(BL)을 소정의 프리차지 레벨로 프리차지 한다. 또한, 클램핑 회로블록(1150)은 클램핑 전압 생성부(1170)로부터의 클램핑 전압(VCMP)에 응답하여, 비트라인들(BL)의 전압을 클램핑한다. 또한, 전류 생성부(1200)에서 생성된 전류는 전류 제공 블록(1160)을 통해서 각 리드 패스(read path)에 제공된다.
일정 전압으로 프리차지 된 비트라인들(BL)의 전압 레벨은 데이터 리드 동작시 메모리 셀(111)에 저장된 데이터 값에 따라 그 레벨이 변동된다. 즉, 데이터 리드 시 메모리 셀(111)에 저장된 데이터 값에 따라 비트라인들(BL)의 전압이 디벨로프(develop)된다.
메모리 셀(111)은 라이트 된 데이터에 따라 상대적으로 큰 저항 값이나 작은 저항 값을 가지는데, 상기 저항 값의 변동에 따라 서로 다른 레벨을 갖는 데이터 전압이 센스앰프 회로 블록(1180)으로 제공된다. 센스앰프 회로 블록(1180)은 다수 개의 센스 앰프 회로들을 포함하며, 메모리 셀(111)에 저장된 데이터에 의해 디벨로프 된 전압(데이터 전압, VSA)을 센싱 및 증폭한다.
상기 기준 셀 어레이(120)에 대응하여 비트라인이 추가로 배치되며, 기준 셀 리드 패스(read path)에 대한 프리차지 동작 및 선택 동작은 메모리 셀 리드 패스(Read path)의 프리차지 동작 및 선택 동작과 동일 또는 유사하게 수행된다. 데이터 리드 시, 칼럼 디코더(1130)는 제1 기준 셀(121) 및 제2 기준 셀(122)에 연결된 비트라인을 선택한다. 제1 기준 셀(121) 및 제2 기준 셀(122)에 연결된 비트라인의 전압들이 디벨로프 되며, 디벨로프 된 전압들은 각각 제1 및 제2 기준전압(VREFL, VREFH)으로서 클램핑 전압 생성부(1170)로 제공된다.
클램핑 전압 생성부(1170)는 제1 및 제2 기준전압(VREFL, VREFH)의 레벨 변화를 센싱하고, 상기 제1 및 제2 기준전압(VREFL, VREFH)의 레벨 변화에 대응하여 클램핑 전압(VCMP)의 레벨을 조절하며, 상기 레벨 조절된 클램핑 전압(VCMP)을 클램핑 회로 블록(1150)으로 피드백한다. 클램핑 회로 블록(1150)은, 상기 레벨 조절된 클램핑 전압(VCMP)을 수신하고 이에 응답하여 비트라인에 인가되는 전압의 레벨을 변동시킨다. 센스 앰프 회로 블록(1180)은 제1 및 제2 기준전압(VREFL, VREFH)을 수신하고, 제1 및 제2 기준전압(VREFL, VREFH)을 이용하여 데이터 전압(VSA)을 센싱 및 증폭하여 데이터를 출력한다.
도 2는 도 1의 불휘발성 메모리 셀의 일 예로서, STT-MRAM(Spin transfer torque magneto resistive random access memory)의 구현 예를 나타내는 입체도이다. 메모리 셀(111)은 MTJ(Magnetic Tunnel Junction) 셀(10) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드라인(예컨대, 제 1 워드라인 WL0)에 연결되고, 셀 트랜지스터(CT)의 일 전극은 MTJ 셀(10)을 통해 비트라인(예컨대, 제 1 비트라인 BL0)에 연결된다. 또한 셀 트랜지스터(CT)의 다른 전극은 소스라인(예컨대, 제 1 소스라인 SL0)에 연결된다.
MTJ 셀(10)은 고정층(fixed layer, 13)과 자유층(free layer, 11) 및 이들 사이에 터널층(12)을 포함할 수 있다. 고정층(13)의 자화 방향은 고정되어 있으며, 자유층(11)의 자화 방향은 조건에 따라 고정층(13)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
MTJ 셀(10)의 저항 값은 자유층(11)의 자화 방향에 따라 달라진다. 이 때, 상기 자유층(11)의 자화 방향이 고정층(13)의 자화 방향과 동일할 때, 상기 MTJ 셀(10)은 낮은 저항 값을 가지며 데이터 '0'을 저장할 수 있다. 또한, 상기 자유층(11)의 자화 방향이 고정층(13)의 자화 방향과 역방향인 경우에는, 상기 MTJ 셀(10)은 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 도면에서는 MTJ 셀(10)의 자유층(11)과 고정층(13)을 수평 자기 소자로 도시하였으나, 다른 실시 예로서 자유층(11)과 고정층(13)은 수직 자기 소자를 이용할 수도 있다.
상기 STT-MRAM의 라이트 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)과 소스 라인(SL0) 사이에 라이트 전류(WC1, WC2)를 인가한다. 이때, 라이트 전류(WC1, WC2)의 방향에 따라 자유층(11)의 자화 방향이 결정될 수 있다. 예컨대, 제1 라이트 전류(WC1)을 인가하면, 고정층(13)과 동일한 스핀 방향을 갖는 자유 전자들이 자유층(11)에 토크(torque)를 인가하여, 자유층(11)을 고정층(13)과 동일한 방향으로 자화한다. 제2 라이트 전류(WC2)를 인가하면, 고정층(13)과 반대의 스핀을 갖는 전자들이 자유층(11)으로 되돌아와 토크를 인가한다. 이로 인해, 자유층(11)은 고정층(13)과 반대 방향으로 자화된다. 즉 MTJ 셀(10)에서 자유층(11)의 자화 방향은 스핀 전달 토크(STT, Spin transfer torque)에 의해 변할 수 있다.
상기 STT-MRAM의 리드 동작을 하기 위해서는, 워드라인(WL0)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트라인(BL0)으로부터 소스 라인(SL0) 방향으로 리드 전류를 인가하여, MTJ 셀(10)에 저장된 데이터를 판별할 수 있다. 이 때, 리드 전류의 세기는 쓰기 전류(WC1, WC2)의 세기보다 매우 작기 때문에, 상기 리드 전류에 의해 자유층(11)의 자화 방향이 변화되지 않는다.
상기 스핀 전달 토크(spin transfer torque)에 의해 데이터가 기록되는 STT-MRAM의 경우, 데이터를 판별하기 위한 기준 전압과 데이터 전압의 차이가 100mV~200mV정도로 작은 값을 갖는다. 다양한 요인으로 인해 MTJ 셀의 저항 값의 지속적으로 변할 수 있으며, 메모리 셀의 저항 값의 변화에 따라 데이터 전압의 레벨이 변동되는 경우 데이터 리드 동작의 신뢰성이 저하될 수 있다.
도 3은 본 발명의 메모리 장치에 구비되는 메모리 셀 리드 회로의 일 구현 예를 나타내는 회로도이다. 메모리 셀 리드 회로(1100A)는 리드 패스(read path) 상에 배치되어 데이터의 리드 동작에 관여하는 회로들을 포함하는 개념으로 정의될 수 있다. 상기 메모리 셀 리드 회로(1100A)는 도 1에 도시된 각종 구성들의 적어도 일부나 또는 도 1에 도시되지 않은 다른 구성을 더 포함할 수 있다. 예컨대, 도 3에 도시된 바와 같이, 도 1의 프리차지 회로(제1 프리차지 회로, 1141) 외에 추가의 프리차지 회로(제2 프리차지 회로, 1191)가 메모리 셀 리드 회로(1100A)에 더 구비될 수 있다. 또한, 도 3에서 어느 하나의 메모리 셀(111)의 데이터를 리드하기 위한 메모리 셀 리드 회로(1100A)가 도시되었으나, 다수의 메모리 셀 들의 데이터를 리드하기 위한 다수의 리드 회로들이 메모리 장치(1000) 내에 구비될 수 있다.
도 1 및 도 3을 참조하여, 상기 메모리 셀 리드 회로(1100A)의 구체적인 구성 및 동작을 설명하면 다음과 같다. 도 3에 도시된 바와 같이, 메모리 셀 리드 회로(1100A)는 메모리 셀(111)을 리드하기 위한 회로로서, 제1 프리차지 회로(1141), 비트라인 선택회로(1131), 클램핑 회로(1151), 전류 공급 회로(1161), 제2 프리차지 회로(1191) 및 센스 앰프 회로(1181)를 포함할 수 있다. 클램핑 회로(1151)는 클램핑 전압(VCMP)이 게이트로 제공되는 클램핑 트랜지스터로 구현될 수 있으며, 저항(Rb1)은 비트라인 자체에 기인한 저항 성분을 나타낸다. 한편, 도 1에서 설명된 비트라인은 메모리 셀(111)로부터 센스 앰프 회로(1181) 사이의 신호 전달을 위한 라인을 통칭한 개념으로서, 상기 비트라인은 메모리 셀(111)과 비트라인 선택회로(1131) 사이의 로컬 비트라인(LBL)과, 비트라인 선택회로(1131)과 클램핑 회로(1151) 사이의 글로벌 비트라인(GBL), 및 클램핑 회로(1151)와 센스 앰프 회로(1181) 사이의 데이터 센싱 라인(DSL)을 포함하는 개념으로 정의될 수 있다. 이하에서는, 로컬 비트라인(LBL), 글로벌 비트라인(GBL) 및 데이터 센싱 라인(DSL)을 참조하여 메모리 셀 리드 회로(1100A)의 동작을 설명한다.
메모리 셀(111)은 각 로컬 비트라인(LBL)에 연결되며, 메모리 셀(111)에 저장된 데이터에 따라 디벨로프된 데이터 전압(VSA)이 데이터 센싱 라인(DSL)을 통해 전달된다. 데이터 센싱 라인(DSL)을 소정의 레벨(프리차지 전압레벨, VINTLP)로 프리차지 하기 위한 제1 프리차지 회로(1141)는 도 1의 프리차지 회로블록(1140)에 포함될 수 있다. 또한, 비트라인 선택 회로(1131)는 칼럼 어드레스의 디코딩 결과에 응답하여 온/오프가 제어되는 회로로서, 도 1의 컬럼 디코더(1130)에 포함될 수 있다. 데이터 센싱 라인(DSL)의 전압을 클램핑 하기 위한 클램핑 회로(1151) 또한 리드 패스(read path) 각각에 대응하여 배치될 수 있으며, 도 1의 클램핑 회로 블록(1150)에 포함될 수 있다. 클램핑 회로(1151)의 게이트로 인가되는 클램핑 전압(VCMP)은 도 1의 클램핑 전압 생성부(1170)로부터 제공된다.
한편, 제2 프라차지 회로(1191)는 로컬 비트라인(LBL)의 선택 여부에 따라 메모리 셀 리드 회로(1100A) 내의 일 노드에 소정 레벨의 전압(VP)의 인가를 제어하며, 예컨대 선택된 로컬 비트라인(LBL)으로 상기 전압(VP)의 인가를 차단하며, 비선택된 로컬 비트라인(LBL)으로는 상기 전압(VP)을 인가하도록 제어한다. 또한, 센스앰프 회로(1181)는 데이터 센싱 라인(DSL)을 통해 전달되는 데이터 전압(VSA)을 센싱 및 증폭하기 위한 것으로서, 도 1의 센스앰프 회로 블록(1180)에 포함될 수 있다. 센스앰프 회로(1181)의 출력(VOUT)은 소정의 래치 회로(미도시)에 의해 래치되어 리드 데이터로서 외부로 제공될 수 있다.
도 3에 도시된 메모리 셀 리드 회로(1100A)의 데이터 리드 동작은 다음과 같다. 메모리 셀(111)에 연결되는 제1 프리차지 회로(1141)에 의해, 데이터 센싱 라인(DSL)이 소정의 레벨(VINTLP)로 각각 프리차지 된다. 컬럼 어드레스에 의해, 비트라인 선택회로(1131)가 스위칭됨으로써 메모리 셀(111)의 데이터를 리드하기 위한 로컬 비트라인(LBL)이 선택된다. 메모리 셀(111)에 저장된 데이터에 따라 디벨로프된 데이터 전압(VSA)은 글로벌 비트라인(GBL) 및 데이터 센싱 라인(DSL)을 통해 센스 앰프 회로(1181)의 입력으로 제공된다. 전류 공급 회로(1161)는 일정한 레벨을 갖는 전류를 데이터 센싱 라인(DSL)에 제공하고, 클램핑 회로(1151)는 게이트에 인가된 클램핑 전압(VCMP)에 응답하여 데이터 전압(VSA)의 레벨을 조절할 수 있다.
MRAM을 예로 들어 설명하면, 메모리 셀(111)의 MTJ 셀은 저장된 데이터에 따라 서로 다른 저항 값을 가지며, 상기 MTJ 셀의 저항 값에 따라 데이터 전압(VSA)이 디벨로프 된다. 이 때, 다양한 요인들에 의해 데이터 셀(111)에 포함되어 있는 MTJ 셀의 저항 값이 지속적으로 변함으로써 정확한 데이터를 센싱하기 어려워진다. 본 발명의 일실시예에 따르면, 클램핑 전압 생성부(1170)는 상기 MTJ 셀의 저항 값의 변동에 대응하여 그 레벨이 조절되는 클램핑 전압(VCMP)을 생성하고, 생성된 클램핑 전압(VCMP)을 클램핑 회로(1151)의 게이트로 피드백한다. 클램핑 회로(1151)는 그 레벨이 조절된 클램핑 전압(VCMP)에 응답하여 데이터 센싱 라인의 전압(예컨대, 데이터 전압(VSA))의 레벨을 조절하며, 이에 따라 MTJ 셀의 저항 값의 변함에 따라 발생되는 데이터 전압(VSA)의 레벨의 변동이 상기 클램핑 회로(1151)의 클램핑 동작에 의해 보상되도록 한다.
한편, 도 3에 도시된 본 발명의 실시 예에 따르면, 메모리 셀 리드 회로(1100A)는 데이터 전압(VSA)을 센싱함에 있어서 적어도 두 개의 기준 전압(VREFL, VREFH)을 이용하여 센싱/증폭 동작을 수행할 수 있다. 예컨대, 센스앰프 회로(1181)는 데이터 전압(VSA) 외에도 제1 및 제2 기준전압(VREFL, VRFEH)을 더 수신하고, 데이터 전압(VSA) 레벨과 제1 및 제2 기준전압(VREFL, VRFEH)을 비교하여 차동 출력 신호를 발생할 수 있으며, 또한, 상기 차동 출력 신호를 센싱, 증폭함으로써 출력(VOUT)을 발생할 수 있다. 제1 및 제2 기준전압(VREFL, VREFH)이 도 1에서와 같이 기준 셀들(121, 122)에 의해 발생되는 경우, 메모리 셀(111)에 저장된 데이터에 따른 데이터 전압(VSA)과 어느 하나의 기준전압은 동일한 레벨을 가지며, 상기 데이터 전압(VSA)과 다른 하나의 기준전압 사이의 레벨 차이에 따른 차동 출력 신호가 발생된다. 또는, 제1 및 제2 기준전압(VREFL, VREFH)이 메모리 장치(1000)의 외부 또는 내부로부터 생성되는 일정한 레벨을 갖는 전압인 경우에는, 데이터 전압(VSA)이 디벨로프 됨에 따라 데이터 전압(VSA)과 제1 및 제2 기준 전압(VREFL, VREFH) 사이의 전압 레벨의 차이가 발생하며, 이에 따른 차동 출력 신호가 발생된다.
도 4는 본 발명의 메모리 장치에 구비되는 기준 셀 리드 회로의 일 구현 예를 나타내는 회로도이다. 도 4를 참조하면, 기준 셀 리드 회로(1100B)는 제1 기준전압(VREFL)을 발생하는 제1 기준 패스(VREFL path) 회로 및 제2 기준전압(VREFH)을 발생하는 제2 기준 패스(VREFH path) 회로를 포함할 수 있다. 제1 및 제2 기준 패스(VREFL path, VREFH path)에는 메모리 셀 리드 회로에 구비되는 각종 회로들이 동일 또는 유사하게 배치될 수 있다. 예컨대, 도 4에 도시된 바와 같이. 제1 기준 패스(VRFEL path) 회로는 제1 기준 셀(121)에 연결된 제1 프라차지 회로(1142), 비트라인 선택 회로(1132), 클램핑 회로(1152), 제2 프리차지 회로(1192) 및 전류 공급 회로(1162)을 포함할 수 있으며, 제2 기준 패스(VREFH path) 회로는 제2 기준 셀(122)에 연결된 제1 프리차지 회로(1143), 비트라인 선택 회로(1133), 클램핑 회로(1153), 제2 프리차지 회로(1193) 및 전류 공급 회로(1163)을 포함할 수 있다. 또한, 클램핑 전압 발생부(1170)가 도 4에 함께 도시되었으나, 상기 클램핑 전압 발생부(1170)는 기준 셀 리드 회로(1100B)의 외부에 배치되는 것으로 도시되어도 무방하다.
또한, 전술한 바와 유사하게, 상기 비트라인은 제 1 및 제 2 기준 셀(121, 122)과 비트라인 선택회로(1132, 1133) 사이의 로컬 비트라인(LBL), 및 비트라인 선택회로(1132, 1133)와 클램핑 회로(1152, 1153) 사이의 글로벌 비트라인(GBL)을 포함하는 것으로 정의될 수 있다. 또한, 클램핑 회로(1152, 1153)와 클램핑 전압 발생부(1170) 사이의 기준전압의 전달을 위한 전달 라인(TL1, TL2)이 더 포함될 수 있으며, 상기 전달 라인(TL1, TL2)은 전술한 실시예에서의 메모리 셀 리드 회로의 데이터 센싱 라인(DSL)에 대응할 수 있다.
기준 셀들(121, 122)을 리드하는 경우, 기준 셀들(121, 122)의 MTJ 셀의 저항 값에 따라 기준 셀들(121, 122)에 연결되는 로컬 비트라인(LBL)의 전압이 디벨로프 되며, 상기 디벨로프된 전압들은 각각 제1 및 제2 기준전압(VREFL, VREFH)으로서 도 1의 센스앰프 회로 블록(1180)으로 제공된다. 또한, 제1 및 제2 기준전압(VREFL, VREFH)은 클램핑 전압 발생부(1170)로 제공되며, 클램핑 전압 발생부(1170)는 MTJ 셀의 저항 값의 변화에 따라 그 레벨이 변동되는 제1 및 제2 기준전압(VREFL, VREFH)에 응답하여 클램핑 전압(VCMP)을 생성한다. 데이터 셀(도 3의 111)과 기준 셀들(121, 122)은 동일한 공정에 의해 형성되어 그 저항 값의 변화가 동일 또는 유사한 패턴을 가질 수 있으며, 이에 따라 실제 데이터를 저장하는 데이터 셀(도 3의 111)의 저항값이 다양한 요인들에 의해 변화되더라도, 상기 변화를 트랙킹하여 클램핑 전압(VCMP)의 레벨을 자동으로 조절할 수 있다.
제1 및 제2 기준 셀(122, 123)은 메모리 셀(111)의 구조와 동일하게 구현될 있다. 단, 제1 기준 셀(122)에는 낮은 저항을 가지는 로직 로우의 데이터 '0'이 저장되고, 제1 기준 셀(121)을 리드함에 따라 제1 기준 전압(VREFL)이 생성된다. 또한, 제2 기준 셀(122)에는 높은 저항을 가지는 로직 하이의 데이터 '1'이 저장되고, 제2 기준 셀(122)을 리드함에 따라 제2 기준 전압(VREFH)이 생성된다.
클램핑 전압 생성부(1170)의 피드백 동작은 다음과 같다. 클램핑 전압 생성부(1170)는 상기 제1 및 제2 기준 전압(VREFL, VREFH)에 기초하여 클램핑 전압(VCMP)을 생성한다. 상기 클램핑 전압(VCMP)은 도 3에 도시된 메모리 셀 리드 회로(1100A)의 클램핑 회로(1151)와 도 4에 도시된 기준 셀 리드 회로(1100B)의 클램핑 회로들(1152, 1153)의 게이트로 인가된다. 각 리드 회로(1100A, 1100B)의 클램핑 회로들(1151, 1152, 1153)은 상기 클램핑 전압(VCMP)에 응답하여 그 ON 정도가 조절되며, 또한 클램핑 회로들(1151, 1152, 1153)의 ON 상태에 따라 데이터 전압 및 제1, 제2 기준전압의 레벨이 조절된다.
상기와 같은 피드백 동작에 의하여, 리드 동작 시에 센스앰프 회로 블록(1180)으로 초기에 제공되는 데이터 전압(VSA)이나 제1 및 제2 기준 전압(VREFL, VREFH)이 일정한 값을 갖도록 할 수 있다. 데이터 리드 동작의 초기 과정에서, 제1 및 제2 기준 셀(122, 123)의 저항 값 변동에 의하여 제1 및 제2 기준 전압(VREFL, VREFH)의 레벨이 변동하더라도, 상기 클램핑 전압(VCMP)의 피드백 및 클램핑 동작에 의하여 제1 및 제2 기준 전압(VREFL, VREFH)의 레벨이 프리차지 전압 레벨(VINTLP)을 기준으로 하여 대칭적으로 디벨로프 되도록 조절할 수 있다. 또한, 이에 따라 제1 및 제2 기준 셀(122, 123)의 저항 값 변동에 대응하여 그 레벨이 보상된 제1 및 제2 기준 전압(VREFL, VREFH)을 도 3의 메모리 셀 리드 회로(1100A)로 제공할 수 있다.
또한, 상기 클램핑 전압(VCMP)이 도 3의 메모리 셀 리드 회로(1100A)의 클램핑 회로(1151)로 제공되므로, 메모리 셀(111)의 저항 값이 변동하더라도 데이터 전압(VSA)이 프리차지 전압(VINTLP) 레벨을 기준으로 하여 대칭적으로 디벨로프 되도록 할 수 있으며, 이에 따라 센스앰프 회로(1181)는 상기 데이터 전압(VSA) 및 제1 및 제2 기준 전압(VREFL, VREFH)을 이용하여 데이터를 정확하게 센싱할 수 있다.
즉, 어떤 조건에서도 로직 로우에 대한 데이터 전압과 로직 하이에 대한 데이터 전압이 상기 프리차지 전압(VINTLP) 레벨을 기준으로 대칭적으로 디벨로프 되도록 조절하여 데이터의 신뢰성을 향상할 수 있다. 또한, 제1 및 제2 기준 전압(VREFL, VREFH) 또한 상기 프리차지 전압(VINTLP) 레벨을 기준으로 대칭적으로 디벨로프 되도록 조절함으로써, 제1 및 제2 기준 전압(VREFL, VREFH)을 이용하는 데이터 센싱 동작의 신뢰성을 향상할 수 있다.
전술한 바와 같이, 제1 및 제2 기준전압(VREFL, VREFH)의 레벨이 변동될 수 있으며, 본 발명의 일 실시 예에 따른 클램핑 전압 생성부(1170)은 상기 변동을 계속적으로 반영하여 클램핑 전압(VCMP)을 조절할 수 있다. 또는, MTJ 셀의 저항 값의 변화가 있거나, MTJ 셀의 로직 하이 저항 값과 로직 로우 저항 값의 비율인 TMR(Tunneling Magneto resistance)의 변화가 있을 시에도 상기 피드백 동작을 계속 수행하여 적절한 클램핑 전압(VCMP)을 생성할 수 있다.
도 5는 도 4의 클램핑 전압 생성부의 일 구현예를 나타내는 회로도이다. 도 5를 참조하면, 클램핑 전압 생성부(1170)는 저항 디바이더(1171)와 피드백 증폭기(1172)를 포함할 수 있다.
저항 디바이더(1171)는 제1 및 제2 기준전압(VREFL, VREFH)의 평균 값을 발생하기 위하여 저항 소자들(R1, R2)을 포함한다. 상기 저항 소자들(R1, R2)은 서로 동일한 저항값을 가질 수 있으며, 제1 및 제2 기준전압(VREFL, VREFH)을 분배하여 제3 기준 전압(VREF)을 발생한다. 저항 소자들(R1, R2)의 중간에 위치한 노드(NO3)의 전압은 제3 기준 전압(VREF)으로서 피드백 증폭기(1172)에 인가된다. 제3 기준 전압(VREF)은 제1 및 제2 기준 전압의 평균값을 가질 수 있다.
피드백 증폭기(1172)는 저항 디바이더(1171)부터 제공되는 제3 기준 전압(VREF)을 소정 레벨의 전압과 비교할 수 있다. 바람직하게는, 피드백 증폭기(1172)는 제3 기준 전압(VREF)을 프리차지 전압(VINTLP)과 비교하고, 그 전압 차이를 증폭하여 클램핑 전압(VCMP)을 발생할 수 있다.
피드백 증폭기(1172)는 제1 내지 제3 NMOS 트랜지스터(N1, N2, N3)와 제1 내지 제2 PMOS 트랜지스터(P1, P2)를 포함한다. 상기 제3 기준 전압(VREF)은 피드백 증폭기(1172)에 포함된 제1 NMOS 트랜지스터(N1)의 게이트로 인가된다. 또한, 프리차지 전압(VINTLP)은 제2 NMOS 트랜지스터(N2)의 게이트로 인가된다. 상기 제1 및 제2 NMOS 트랜지스터들(N1, N2)의 소스 전극들은 제3 NMOS 트랜지스터들(N3)의 드레인 전극에 공통으로 연결되며, 상기 제3 NMOS 트랜지스터(N3)의 소스 전극은 접지된다. 제3 NMOS 트랜지스터(N3)의 게이트에는 피드백 증폭기(1172)를 바이어싱 하기 위한 바이어싱 전압(VBINSN)이 인가된다.
또한, 제1 NMOS 트랜지스터(N1)의 드레인 전극은 제1 PMOS 트랜지스터(P1)의 소스 전극와 연결되고, 제2 NMOS 트랜지스터(N2)의 드레인 전극은 제2 PMOS 트랜지스터(P2)의 소스 전극과 연결된다. 제1 NMOS 트랜지스터(N1)의 드레인 전극과 제1 PMOS 트랜지스터(P1)의 소스 전극 사이의 제1 노드(NO1)는 제1 및 제2 PMOS 트랜지스터들(P1, P2)의 게이트들과 연결된다. 또한, 제2 NMOS 트랜지스터(N2)의 드레인 전극과 제2 PMOS 트랜지스터(P2)의 소스 전극 사이의 제2 노드(NO2)는 피드백 증폭기(1172)의 출력단으로서 클램핑 전압(VCMP)을 출력한다.
본 발명의 실시 예에 따른 상기 피드백 증폭기(1172)의 동작은 다음과 같다. 프리차지 전압(VINTLP)이 상기 피드백 증폭기(1172)에 인가되면, 상기 제2 NMOS 트랜지스터(N2)가 턴 온 된다. 상기 제2 NMOS 트랜지스터는 상기 프리차지 전압(VINTLP)이 상기 제2 NMOS 트랜지스터(N2)의 문턱 전압보다 높은 한 계속 턴 온 상태를 유지한다.
먼저 프리차지 전압(VINTLP)이 제3 기준 전압(VREF)보다 레벨이 높으면 상기 제2 NMOS 트랜지스터(N2)가 상대적으로 크게 턴 온 되며, 제2 노드(NO2)의 전압이 낮아지면서 외부로 출력되는 클램핑 전압(VCMP)의 레벨 또한 낮아진다. 반면에, 상기 제3 기준 전압(VREF)이 프리차지 전압(VINTLP)보다 레벨이 높은 경우, 상기 제1 및 제3 NMOS 트랜지스터(N1, N3)를 통해서 흐르는 전류의 양이 증가하며, 제1 노드(NO1)에 인가되는 전압 레벨이 감소한다. 제1 노드(NO1)의 전압 레벨이 감소함에 따라, 상기 제1 및 제2 PMOS 트랜지스터들(P1, P2)을 통해서 흐르는 전류가 흐르며, 상대적으로 제1 PMOS 및 제2 NMOS 트랜지스터들(P1, N1)을 통해 흐르는 전류의 양이 증가한다. 이에 따라, 제2 NMOS 트랜지스터(N2)의 드레인 전극과 연결되는 제2 노드(NO2)의 전압이 증가하며, 또한 제2 노드(NO2)로부터 출력되는 클램핑 전압(VCMP)도 함께 증가한다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 장치의 일 예를 나타내는 회로도이다. 도 6의 메모리 장치의 구성 및 동작을 설명함에 있어서, 도 3, 도 4 및 도 5의 데이터 리드 회로(1100A, 1100B)에 도시된 구성과 동일한 구성에 대해서는 자세한 설명을 생략한다.
도 6을 참조하면, 메모리 장치(3000)는 메모리 셀 리드 회로(3100A), 기준 셀 리드 회로(3100B) 및 클램핑 전압 생성부(3172)를 포함할 수 있다.
메모리 셀 리드 회로(3100A)는 데이터를 저장하는 메모리 셀(311)에 연결된 데이터 센싱 라인(DSL)을 소정의 레벨로 프리차지 하는 제1 프리차지 회로(3141), 컬럼 어드레스에 의해 특정 로컬 비트라인(LBL)을 선택하는 비트라인 선택회로(3131), 클램핑 동작을 수행하는 클램핑 회로(3151), 일정한 레벨의 전류를 데이터 센싱 라인(DSL)으로 제공하는 전류 공급 회로(3161), 로컬 비트라인(LBL)의 선택 여부에 따라 로컬 비트라인(LBL)의 일 노드를 프리차지하는 제2 프리차지 회로(3191), 디벨로프 된 데이터 전압(VSA)을 센싱/증폭하여 데이터(VOUT)를 출력하는 리드 센스 앰프 회로(3181)를 포함할 수 있다. 저항(Rb1)은 비트라인 자체에 기인한 저항 성분을 나타낸다.
기준 셀 리드 회로(3100B)는 제1 기준전압(VREFL)을 발생하는 제1 기준 패스(VREFL path) 회로 및 제2 기준전압(VREFH)을 발생하는 제2 기준 패스(VREFH path) 회로를 포함할 수 있다. 제1 및 제2 기준 패스(VREFL path, VREFH path) 회로에는 메모리 셀 리드 회로(3100A)에 구비되는 각종 회로들이 동일 또는 유사하게 배치될 수 있다. 즉, 제1 기준 패스(VRFEL path) 회로는 제1 기준 셀(321)에 연결된 제1 프리차지 회로(3142), 비트라인 선택 회로(3132), 클램핑 회로(3152), 제2 프리차지 회로(3192) 및 전류 공급 회로(3162)을 포함할 수 있으며, 제2 기준 패스(VREFH path) 회로는 제2 기준 셀(322)에 연결된 제1 프리차지 회로(3143), 비트라인 선택 회로(3133), 클램핑 회로(3153), 제2 프리차지 회로(3193) 및 전류 공급 회로(3163)을 포함할 수 있다.
또한, 메모리 장치(3000)는 제3 기준 전압(VREF)을 출력하기 위한 저항 디바이더(3171)를 더 포함할 수 있으며, 상기 저항 디바이더(3171)는 제1 기준 전압(VREFL)과 제2 기준 전압(VREFH)을 분배하기 위한 다수의 저항들을 포함할 수 있다. 저항 디바이더(3171)에서 생성된 제3 기준 전압(VREF)은 데이터 센싱을 위하여 메모리 셀 리드 회로(3100A)의 리드 센스 앰프 회로(3181)로 제공되며, 또한 클램핑 전압(VCMP)을 생성하기 위한 클램핑 전압 생성부(3172)로 제공된다. 이때 클램핑 전압 생성부(3172)는 도 5의 피드백 증폭기(1172)와 같은 구조를 가질 수 있으며, 제3 기준 전압(VREF)과 프리차지 전압(VINTLP)과의 레벨 차이를 증폭한 증폭 신호를 클램핑 전압(VCMP)으로서 생성한다. 한편, 도 6에 도시된 실시예에 따르면, 리드 센스 앰프 회로(3181)가 데이터 전압(VSA)와 제3 기준 전압(VREF)을 이용하여 데이터(VOUT)를 발생하므로, 저항 디바이더(3171)가 데이터 센싱을 위해 배치된다. 이에 따라, 클램핑 전압 생성부(3172)는 이전의 실시예들과는 다르게 복수의 저항들을 직접 포함할 필요는 없으며, 상기 저항 디바이더(3171)로부터 발생된 제3 기준 전압(VREF)을 이용하여 클램핑 전압(VCMP)을 생성할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치(3000)의 파워가 온 되면, 제1 기준 패스 회로(VREFL path)와 제2 기준 패스 회로(VREFH path)는 기준 셀들(321, 322)에 대한 리드 동작을 수행하여, 각각 제1 기준 전압(VREFL) 및 제2 기준 전압(VREFH)을 생성한다. 이후 저항 디바이더(3171)에서 제1 기준 전압(VREFL)과 제2 기준 전압(VREFH)의 평균값인 제3 기준 전압(VREF)이 출력되어 클램핑 전압 생성부(3172)로 제공되면, 제3 기준 전압(VREF)의 변동을 반영하여 그 레벨이 자동 조절되는 클램핑 전압(VCMP)이 생성되고, 상기 생성된 클램핑 전압(VCMP)이 메모리 셀 리드 회로(3100A)와 기준 셀 리드 회로(3100B)에 인가된다. 이 때, 메모리 셀(311)이나 기준 셀들(321, 322)의 MTJ 셀의 저항 값의 변화가 있거나, MTJ 셀의 로직 하이 저항 값과 로직 로우 저항 값의 비율인 TMR(Tunneling Magneto resistance)의 변화가 있을 시에도 상기 피드백 동작을 계속 수행하여 적절한 클램핑 전압(VCMP)을 생성할 수 있다.
상기 클램핑 전압(VCMP)은 각 리드 회로(3100A, 3100B)의 클램핑 회로(3151, 3152, 3153)의 ON 정도를 조절하여, 데이터 전압(VSA)이나 제1 및 제2 기준 전압(VREFL, VREFH)이 프리차지 전압(VINTLP)을 기준으로 하여 대칭적으로 디벨로프되도록 한다. 즉, 로직 로우에 대한 데이터 전압(VSA)과 로직 하이에 대한 데이터 전압(VSA)이 프리차지 전압(VINTLP)을 기준으로 하여 대칭적으로 디벨로프되도록 조절하여, 데이터의 신뢰성을 높이도록 한다.
도 7a, 도 8a 및 도 9a 는 도 3 및 도 6의 데이터 전압의 파형의 예를 나타내는 그래프들이며, 도 7b, 도 8b 및 도 9b는 본 발명의 일 실시 예에 따른 클램핑 전압(VCMP)의 파형의 일예를 나타내는 그래프이다.
메모리 셀에 대하여 데이터 리드 동작을 수행할 때, 어느 하나의 메모리 셀(또는 MTJ 셀)의 저항 값을 기준으로 하여 클램핑 회로(3151)의 게이트에 인가되는 클램핑 전압(VCMP)을 미리 셋팅할 수 있다. 그러나, 외부에서 일정한 아날로그 바이어스 전압을 클램핑 전압(VA)으로서 제공하는 경우, MTJ 셀의 저항 값이 계속적으로 변함에 따라 센스 앰프 회로(3181)에서 정확한 데이터를 검출하기 어려워지는 문제점이 발생한다.
도 7a 및 도 7b는 MTJ 셀의 실제 저항 값과 클램핑 전압(VCMP)의 셋팅의 기준이 된 저항 값이 같을 때, 데이터 전압과 클램핑 전압(VCMP)의 파형을 각각 나타내는 그래프이다. 예를 들어, 도 7a의 경우, 메모리 장치에서 MTJ 셀의 로우 저항 값 40KΩ 을 기준으로 하여 클램핑 전압(VCMP)을 셋팅하고, MTJ 셀의 실제 로우 저항 값도 40KΩ인 경우이다. 이 때, 클램핑 전압(VCMP)을 인가하는 방법은, MTJ 셀의 저항 값과 상관없이 미리 셋팅된 제1 클램핑 전압(VA)를 외부에서 입력하는 방법과, 본 발명의 실시예에 따라 기준 셀들에 포함된 MTJ 셀들의 저항 값에 기초하여 그 레벨이 조절되는 제2 클램핑 전압(VF)을 입력하는 방법이 있다.
도 7a는 센스 앰프 회로(3181)에 입력되는 데이터 전압의 파형을 나타낸다. 이 때, 제1 및 제2 데이터 전압(VSA_1, VSA_2)은 제1 클램핑 전압(VA)을 외부에서 입력했을 때 발생되는 데이터 전압의 파형이다. 또한, 제3 및 제4 데이터 전압(VSA_3, VSA_4)은 본 발명의 실시 예에 따라 제2 클램핑 전압(VF)을 클램핑 전압 생성부(3172)의 피드백 동작에 의해 생성하였을 때 발생되는 데이터 전압의 파형이다.
도 7a의 예에서는, 데이터가 저장된 MTJ 셀의 저항 변동이 없는 것으로 가정한 경우로서, 데이터 "1"에 대한 데이터 전압들(VSA_1, VSA_3)과 데이터 "0"에 대한 데이터 전압들(VSA_2, VSA_4)이 시간이 경과함에 따라 프리차지 전압(VINTLP)를 기준으로 하여 대칭적으로 디벨로프 되는 것을 볼 수 있다.
도 7b는 클램핑 회로(3151)의 게이트에 인가되는 클램핑 전압(VCMP)의 파형을 나타내는 그래프이다. 도 7b를 참조하면, MTJ 셀의 실제 저항 값과 클램핑 전압(VCMP)의 셋팅의 기준이 된 저항 값이 같으므로, 외부에서 일정한 값으로 입력되는 제1 클램핑 전압(VA)과 클램프 전압 생성부(3172)에서 피드백 동작에 의해 생성되는 제2 클램핑 전압(VF)이 동일한 값을 가진다. 제2 클램핑 전압(VF)의 경우, 신호의 안정화를 위한 소정의 초기화 과정을 거쳐 클램핑 회로(3151)로 제공될 수 있다.
도 8a 및 도 8b는 MTJ 셀의 실제 저항 값이 낮아진 경우(예컨대, 4KΩ), 데이터 전압과 클램핑 전압(VCMP) 파형을 각각 나타내는 그래프이다. 예를 들어, 메모리 장치에서 MTJ 셀의 로우 저항 값을 40KΩ을 기준으로 한 반면에, 데이터를 저장하는 MTJ 셀의 실제 로우 저항 값은 이보다 작은 4KΩ인 경우이다. 이 때, 클램핑 전압(VCMP)을 인가하는 방법은, 미리 셋팅 된 제1 클램핑 전압(VA)를 외부에서 입력하는 방법과, 기준 셀들에 포함되어 있는 MTJ 셀들의 저항 값에 기초하여 그 레벨이 조절되는 제2 클램핑 전압(VF)을 입력하는 방법이 있다.
도 8a는 센스 앰프 회로(3181)에 입력되는 데이터 전압의 파형을 나타낸다. 이 때, 제1 및 제2 데이터 전압(VSA_1, VSA_2)는 제 1 클램핑 전압(VA)을 외부에서 입력했을 때 발생되는 데이터 전압의 파형이다. 제 1 클램핑 전압(VA)을 클램핑 회로(3151)에 인가하면, 데이터 "1"에 대한 데이터 전압 (VSA_1)과 데이터 "0"에 대한 데이터 전압(VSA_2)이 모두 프리차지 전압(VINTLP)보다 낮게 디벨로프 된다. 즉, 메모리 셀의 데이터에 따른 데이터 전압(VSA_1, VSA_2)이 프리차지 전압(VINTLP)을 기준으로 비대칭적으로 디벨로프되며, 이 경우에는 센스 앰프 회로(3181)에서 데이터를 정확하게 감지할 수 없는 문제가 발생한다.
제3 및 제4 데이터 전압(VSA_3, VSA_4)은 본 발명의 실시 예에 따라 제2 클램핑 전압(VF)을 클램핑 전압 생성부(3172)에서 피드백 동작에 의해 생성하였을 때 발생되는 데이터 전압의 파형이다. 제2 클램핑 전압(VF)을 클램핑 회로(3151)에 인가하면, 데이터 "1"에 대한 데이터 전압(VSA_3)은 프리차지 전압(VINTLP)보다 높고, 데이터 "0"에 대한 데이터 전압(VSA_4)은 프리차지 전압(VINTLP)보다 낮게 디벨로프된다. 또한, 이들은 시간이 경과함에 따라 프리차지 전압(VINTLP)을 기준으로 하여 대칭적으로으로 디벨로프 되는 것을 볼 수 있다.
즉, MTJ 셀의 실제 저항 값이 미리 셋팅 한 특정 저항 값과 다르거나 시간이 경과함에 따라 달라질 수 있으므로, 클램핑 회로(3151)의 게이트에 인가되는 클램핑 전압(VCMP)을 조절하는 것은 데이터 신뢰성과 연결되어 있음을 알 수 있다.
도 8b는 클램핑 회로(3151)의 게이트에 인가되는 클램핑 전압(VCMP)의 파형을 나타내는 그래프이다. 도 6 및 도 8b를 참조하면, MTJ 셀의 실제 저항 값이 클램핑 전압(VCMP)의 셋팅의 기준이 된 저항 값보다 작을 때, 전압이 디벨로프 되는 단계에서 많은 전류가 MTJ 셀에 연결된 소스라인을 통해 빠져나가 로직 로우 "0" 및 로직 하이 "1"의 데이터 전압(VSA)이 모두 프리차지 전압(VINTLP)보다 낮아진다. 이런 경우는 데이터를 리드할 수 없어 데이터 신뢰성이 떨어진다.
본 발명의 일 실시 예에 따르면, 기준 셀들의 리드 동작에 의해 생성된 제1 및 제2 기준 전압(VREFL, VREFH)의 평균값인 제3 기준 전압(VREF)이 클램핑 전압 생성부(3172)에 입력된다. 클램핑 전압 생성부(3172)는 제3 기준 전압(VREF)에 기초하여 클램핑 전압(VF)을 생성한다. 이 때, 외부에서 일정한 값으로 입력되는 제1 클램핑 전압(VA)보다 클램핑 전압 생성부(3172)에서 생성되는 제2 클램핑 전압(VF)이 작다. 제2 클램핑 전압(VF)은 일정하고 안정된 신호를 보내기 전에 초기화 과정을 거칠 수 있다.
도 9a 및 도 9b는 MTJ 셀의 실제 저항 값이 커진 경우, 데이터 전압과 클램핑 전압(VCMP)의 파형을 각각 나타내는 그래프이다. 예를 들어, 메모리 장치에서 MTJ 셀의 저항 값이 변동하여 실제 로우 저항 값이 100KΩ에 해당하는 경우이다.
도 9a는 센스 앰프 회로(3181)에 입력되는 데이터 전압의 파형을 나타낸다. 이 때, 제 1 및 제 2 데이터 전압(VSA_1, VSA_2)은 제1 클램핑 전압(VA)을 외부에서 입력했을 때 발생되는 데이터 전압의 파형이다. 제1 클램핑 전압(VA)을 클램핑 회로(3151)에 인가하면, 데이터 "1"에 대한 데이터 전압(VSA_1)과 데이터 "0"에 대한 데이터 전압(VSA_2)이 모두 프리차지 전압(VINTLP)보다 높게 디벨로프 된다. 즉, 데이터 전압(VSA_1, VSA_2)이 프리차지 전압(VINTLP)을 기준으로 비대칭적으로 디벨로프되며, 이 경우에는 센스 앰프 회로(3181)에서 데이터를 정확하게 감지할 수 없는 문제가 발생한다.
제3 및 제4 데이터 전압(VSA_3, VSA_4)은 본 발명의 실시 예에 따라 제2 클램핑 전압(VF)을 클램핑 전압 생성부(3172)에서 피드백 동작에 의해 생성하였을 때 발생되는 데이터 전압의 파형이다. 제2 클램핑 전압(VF)을 클램핑 회로(3191)에 인가하면, 데이터 "1"에 대한 데이터 전압(VSA_3)은 프리차지 전압(VINTLP)보다 높게 디벨로프되고, 데이터 "0"에 대한 데이터 전압(VSA_4)은 프리차지 전압(VINTLP)보다 낮게 디벨로프된다. 또한, 이들은 시간이 경과함에 따라 프리차지 전압(VINTLP)를 기준으로 하여 대칭적으로 디벨로프 되는 것을 볼 수 있다.
즉, MTJ 셀의 실제 저항 값이 미리 셋팅한 특정 저항 값과 다르거나 시간이 경과함에 따라 달라질 수 있으므로, 클램핑 회로(3151)의 게이트에 인가되는 클램핑 전압(VCMP)을 조절하는 것은 데이터 신뢰성과 연결되어 있음을 알 수 있다.
도 9b는 클램핑 회로(3151)의 게이트에 인가되는 클램핑 전압(VCMP)의 파형을 나타내는 그래프이다. 도 6 및 도 9b를 참조하면, MTJ 셀의 실제 저항 값이 크게 변동한 경우, 데이터 전압(VSA_1, VSA_2)이 디벨로프 되는 단계에서 상대적으로 적은 양의 전류가 소스라인을 통해 빠져나가므로, 로직 로우 "0" 및 로직 하이 "1"의 데이터 전압(VSA_1, VSA_2)이 모두 프리차지 전압(VINTLP)보다 높게 디벨로프된다. 이런 경우는 데이터를 리드할 수 없어 데이터 신뢰성이 떨어진다.
본 발명의 일 실시 예에 따르면, 기준 셀들의 리드 동작에 의해 생성된 제1 및 제2 기준 전압(VREFL, VREFH)의 평균값인 제3 기준 전압(VREF)이 클램핑 전압 생성부(3172)에 입력된다. 클램핑 전압 생성부(3172)는 제3 기준 전압(VREF)에 기초하여 클램핑 전압(VF)을 생성한다. 이 때, 외부에서 일정한 값으로 입력되는 제1 클램핑 전압(VA)보다 클램핑 전압 생성부(3172)에서 피드백 동작에 의해 생성되는 제2 클램핑 전압(VF)의 레벨이 높다. 단, 제2 클램핑 전압(VF)은 일정하고 안정된 신호를 보내기 전에 초기화 과정을 거칠 수 있다.
도 10은 본 발명의 일 실시 예에 따른 메모리 장치의 데이터 리드 방법을 나타내는 플로우차트이다. 도 6 내지 및 도 10을 참조하면, 메모리 장치(3000)의 리드 동작을 하기 위해, 메모리 셀(311) 및 기준 셀들(321, 322)이 선택되어 리드동작이 수행된다(S401). 또한, 기준 셀 리드 회로(3100B)로부터 제1 및 제2 기준전압(VREFL, VREFH)이 발생되며(S402), 상기 발생된 제1 및 제2 기준전압(VREFL, VREFH)은 클램핑 전압 생성부(3172)로 제공된다. 전술한 바와 같이, 기준 셀들(321, 322)의 리드 동작에 의해 생성된 제1 및 제2 기준 전압(VREFL, VREFH)의 평균값인 제3 기준 전압(VREF)이 발생되어 클램핑 전압 생성부(3172)로 제공될 수 있으며, 상기 제1 및 제2 기준 전압(VREFL, VREFH)을 분배하기 위한 디바이더가 클램핑 전압 생성부(3172)의 내부 또는 외부에 배치될 수 있다. 기준 셀들(321, 322)의 저항 값의 변동에 따라 제3 기준 전압(VREF)은 서로 다른 전압 레벨을 갖는다.
클램핑 전압 생성부(3172)는 제3 기준 전압(VREF)에 기초하여 클램핑 전압(VCMP)을 생성하고 이를 피드백하여 메모리 셀 리드 회로(3100A)의 클램핑 회로(3151) 및 기준 셀 리드 회로(3100B)의 클램핑 회로들(3152, 3153)로 제공한다(S403). 클램핑 전압(VCMP)에 응답하는 클램핑 동작에 의하여, 제1 및 제2 기준 전압(VREFL, VREFH)의 레벨이 조절되며(S404), 예컨대 제1 및 제2 기준 전압(VREFL, VREFH)이 디벨로프 됨에 있어서 프리차지 전압(VINTLP)을 기준으로 하여 디벨로프되도록 한다. 또한, 클램핑 전압(VCMP)이 메모리 셀 리드 회로(3100A)로 제공됨에 따라 데이터 전압(VSA) 또한 그 레벨이 조절되며(S405), 예컨대 데이터 전압(VSA)이 디벨로프 됨에 있어서 프리차지 전압(VINTLP)을 기준으로 하여 디벨로프되도록 한다. 센스앰프 회로(3181)는 레벨 조절된 데이터 전압(VSA) 및 제1 및 제2 기준 전압(VREFL, VREFH)을 이용하여 데이터를 센싱 및 출력한다(S406).
도 11a,b는 본 발명의 다른 실시예에 따른 메모리 장치의 일 구현예를 나타내는 블록도 및 회로도이다. 도 11a,b에 도시된 실시예를 설명함에 있어서, 전술한 실시예에서와 동일 또는 유사한 구성에 대해서는 그 동작 또한 동일 또는 유사하므로 이에 대한 구체적인 도시 및 설명은 생략한다.
상기 메모리 장치(4000)는 셀 어레이(4110)를 구비하며, 셀 어레이(4110)는 메모리 셀 어레이(410), 제1 기준 셀 어레이(420) 및 제2 기준 셀 어레이(430)를 포함할 수 있다. 메모리 셀 어레이(410)는 메모리 셀(411)을 포함하고, 제1 기준 셀 어레이(420)는 제1 기준전압(VREFL1)을 발생하기 위한 제1 기준 셀(421)과 제2 기준전압(VREFH1)을 발생하기 위한 제2 기준 셀(422)를 포함할 수 있다. 또한, 제2 기준 셀 어레이(430)는 제3 기준전압(VREFL2)을 발생하기 위한 제3 기준 셀(431)과 제4 기준전압(VREFH2)을 발생하기 위한 제4 기준 셀(432)를 포함할 수 있다. 바람직하게는, 제1 기준전압(VREFL1)과 제3 기준전압(VREFL2)은 서로 동일한 레벨을 가지며, 제2 기준전압(VREFH1)과 제4 기준전압(VREFH2)은 서로 동일한 레벨을 갖는다.
본 실시예에서는, 데이터 센싱을 위해 이용되는 기준전압들을 발생하기 위한 기준 셀들을 포함하는 셀 어레이와, 클램핑 전압(VCMP)의 생성에 이용되는 기준전압들을 발생하기 위한 기준 셀들을 포함하는 셀 어레이가 구분되는 구조를 갖는다. 예컨대, 제1 기준 셀 어레이(420)로부터의 제1 및 제2 기준전압(VREFL1, VREFH1)은 데이터 센싱을 위한 센스앰프 회로(4181)로 제공된다. 한편, 제2 기준 셀 어레이(430)로부터의 제3 및 제4 기준전압(VREFL2, VREFH2)은 클램핑 전압 생성부(4170)으로 제공되며, 클램핑 전압 생성부(4170)는 제3 및 제4 기준 셀(431, 432)의 저항 값 변동에 대응하여 그 레벨이 조절되는 클램핑 전압(VCMP)을 생성한다.
상기 클램핑 전압(VCMP)은 메모리 셀(411)에 연결된 클램핑 회로(4151) 및 제1, 제2 기준 셀(421, 422)에 연결된 클램핑 회로(4152, 4153)의 게이트로 피드백된다. 이에 따라, 제1 및 제2 기준전압(VREFL1, VREFH1)이 소정의 레벨(예컨대, 프리차지 레벨)을 기준으로 하여 대칭적으로 디벨로프되도록 할 수 있으며, 또한 데이터 전압(VSA)이 상기 소정의 레벨을 기준으로 하여 대칭적으로 디벨로프되도록 할 수 있다. 도 11a,b에 도시되지는 않았으나, 상기 제3 및 제4 기준 셀(431, 432)을 리드하기 위한 회로는 제1 및 제2 기준 셀(421, 422)을 리드하기 위한 회로와 동일하게 구현될 수 있으며, 상기 클램핑 전압(VCMP)은 제3 및 제4 기준 셀(431, 432)을 리드하기 위한 회로에 구비되는 클램핑 회로(미도시)에도 피드백될 수 있다.
도 12 및 도 13은 본 발명의 일 실시 예에 따른 메모리 장치의 레이 아웃의 일 예를 나타내는 블록도이다. 도 12에서는 각각의 셀 어레이마다 센스앰프 회로 블록이 구분되어 배치되는 예가 도시되며, 도 13에서는 다수의 셀 어레이가 센스앰프 회로 블록을 공유하는 예가 도시된다.
도 12에 도시된 바와 같이, 메모리 장치(5000)는 다수의 메모리 셀(511)을 포함하는 셀 어레이(5100), 셀 어레이(5100)의 워드라인을 선택하기 위한 로우 디코더(5200), 셀 어레이(5100)의 로컬 비트라인을 선택하기 위한 칼럼 선택 영역(5300)을 포함할 수 있다. 칼럼 선택 영역(5300)은 본 발명의 실시 예에 따른 데이터 리드 회로의 센스앰프 회로들(5380)을 포함할 수 있으며, 또한 상기 칼럼 선택 영역(5300)은 칼럼 디코더(미도시)로부터의 칼럼 선택 신호에 응답하여 메모리 셀과 센스앰프 회로들(5380) 사이에 전기적 연결을 제어한다.
셀 어레이(5100)는 기준전압들(VREFH, VREFL)을 발생하기 위한 다수의 기준 셀들을 포함할 수 있으며, 일 예로서 제1 기준전압(VREFL)을 발생하기 위한 제1 기준 셀(521)과 제2 기준전압(VREFH)을 발생하기 위한 제2 기준 셀(522)를 포함할 수 있다. 하나의 워드라인에 대해 다수의 메모리 셀(511)과 제1 및 제2 기준 셀(521, 522)이 연결될 수 있으며, 다수의 메모리 셀(511)로부터의 데이터 전압들은 각각의 데이터 센싱 라인을 통하여 센스앰프 회로(5380)의 일 입력단으로 제공된다.
제1 및 제2 기준 셀(521, 522)에 기반하여 디벨로프 되는 전압은 제1 및 제2 기준전압(VREFH, VREFL)으로서 클램핑 전압 생성부(5370)로 제공된다. 칼럼 선택 영역(5300)에는 다수 개의 센스앰프 회로들(5380)이 배치될 수 있으며, 클램핑 전압 생성부(5370)에서 생성된 클램핑 전압(VCMP)은 데이터 리드 회로의 클램핑 회로(미도시)의 게이트에 공통하게 제공될 수 있다. 센스 앰프 회로(5380)로부터 발생되는 리드 데이터는 글로벌 라인(global line, 미도시)을 통해 입출력 회로(미도시)로 전달된다.
한편, 도 13은 도 12의 메모리 장치와는 다른 레이아웃을 갖는 구현 예를 나타내는 도면으로서, 도 13에 도시된 바와 같이 메모리 장치(6000)는 다수의 메모리 셀(611)을 포함하는 셀 어레이(6100), 셀 어레이(6100)의 워드라인을 선택하기 위한 로우 디코더(6200), 셀 어레이(6100)의 로컬 비트라인을 선택하기 위한 칼럼 선택 영역(6300)을 포함할 수 있다. 또한, 셀 어레이(6100)는 제1 기준전압(VREFL)을 발생하기 위한 제1 기준 셀(621)과 제2 기준전압(VREFH)을 발생하기 위한 제2 기준 셀(622)을 포함할 수 있다.
또한, 메모리 장치(6000)는 칼럼 어드레스를 디코딩하여 칼럼 선택 신호를 발생하는 칼럼 디코더 영역(6400)을 더 구비한다. 칼럼 디코더 영역(6400)는 다수의 셀 어레이(6100)에 대응하여 일 측에 배치될 수 있으며, 칼럼 디코더 영역(6400)으로부터의 칼럼 선택 신호는 글로벌 하게 전달되어 적어도 두 개의 셀 어레이(6100)에 공통하게 제공될 수 있다. 또한, 칼럼 디코더 영역(6400)에는 다수 개의 센스 앰프 회로(6480)가 배치될 수 있다.
칼럼 선택 영역(6300)에는 제1 및 제2 기준전압(VREFL, VREFH)을 로컬 하게 전달하기 위한 로컬 라인(LIO)이 배치될 수 있으며, 제1 및 제2 기준 셀(621, 622)로부터의 제1 및 제2 기준전압(VREFH, VREFL)은 로컬 라인(LIO) 및 글로벌 라인(GIO)을 통하여 칼럼 디코더 영역(6400)으로 제공된다. 글로벌 라인(GIO)을 통해 전달된 제1 및 제2 기준전압(VREFH, VREFL)은 클램핑 전압 생성부(6470)로 제공된다. 클램핑 전압 생성부(6470)에서 생성된 클램핑 전압(VCMP)은 데이터 리드 회로의 클램핑 회로(미도시)의 게이트에 공통하게 제공될 수 있다. 도 13에 도시된 불휘발성 메모리 장치(6000)의 구조에 따르면, 센스 앰프 회로(6480)가 다수의 셀 어레이(6100)에 공유되는 구조를 가지므로 센스앰프 회로(6480)가 차지하는 면적을 감소시킬 수 있다. 반면에, 풀 디지털 레벨로 디벨로프 되기 전의 데이터 전압 및 기준전압들이 글로벌 라인을 통해 전달되므로, 상기 글로벌 라인의 저항 성분에 따른 전압 레벨의 편차(variation)의 발생 가능성이 존재하나, 전술한 실시 예들의 데이터 리드 회로가 상기 편차의 영향을 감소하는 성능을 가지므로 리드 데이터의 신뢰도를 향상시킬 수 있다.
도 14는 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템의 일 예를 나타내는 블록도이다. 도 14를 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(7100)에 본 발명의 불휘발성 메모리 장치(7111)가 장착될 수 있다. 상기 컴퓨터 시스템(7100)은 시스템 버스(7160)에 전기적으로 연결되는 불휘발성 메모리 시스템(7110), 모뎀(7120), 중앙 처리장치(7150), RAM(7140) 및 유저 인터페이스(7130)를 구비할 수 있다.
불휘발성 메모리 시스템(7110)은 불휘발성 메모리 장치(예컨대 MRAM, 7111)와 메모리 콘트롤러(7112)를 포함할 수 있다. 불휘발성 메모리 장치(7111)에는 중앙 처리장치(7150)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 불휘발성 메모리 장치(7111)은 플래시(Flash) 메모리나, MRAM, PRAM, RRAM, FRAM 등의 불휘발성 메모리를 포함할 수 있다. 또한, 불휘발성 메모리 장치(7111)이나 RAM(7140) 중 적어도 하나는 본 발명의 실시 예에 따른 불휘발성 메모리 장치가 적용될 수 있다. 즉, 컴퓨터 시스템(7100)에 요구되는 대용량의 데이터를 저장하기 위한 메모리 장치(7111)나, 시스템 데이터 등의 빠른 액세스를 요하는 데이터를 저장하는 RAM(7140) 등에 본 발명의 실시 예에 따른 메모리 장치가 적용될 수 있다. 도 14에는 도시되지 않았으나, 상기 정보 처리 시스템(7100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 15는 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템의 다른 예를 나타내는 블록도이다. 도 15를 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(7200)에 본 발명의 불휘발성 메모리 장치(7210)가 장착될 수 있다. 상기 컴퓨터 시스템(7200)은 시스템 버스(7260)에 전기적으로 연결되는 불휘발성 메모리 장치(7210), 중앙 처리장치(7250) 및 유저 인터페이스(7230)를 구비할 수 있다. 도 15에 도시된 불휘발성 메모리 장치(7210)는 메모리 콘트롤러(미도시)를 더 포함하는 메모리 시스템으로 구현되어도 무방하다.
불휘발성 메모리의 일예로서 MRAM은, DRAM의 저비용 및 고용량, SRAM의 동작 속도, 플래시 메모리의 불휘발성 특성을 모두 갖는 차세대 메모리이다. 따라서 기존 시스템에서 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 반해, 본 발명의 실시예에 따른 MRAM 장치 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, MRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 전보다 단순해질 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 메모리 셀 및 기준 셀을 포함하는 불휘발성 셀 어레이;
    상기 메모리 셀과 전기적으로 연결되며, 데이터 리드 동작시 데이터 센싱 라인에 인가되는 전압의 레벨을 클램핑하는 클램핑 회로; 및
    상기 기준 셀에 기인하는 제1 전압에 응답하여 클램핑 전압을 생성하고, 상기 클램핑 전압을 상기 클램핑 회로로 피드백하는 클램핑 전압 생성부를 구비하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 클램핑 회로는 게이트 전극을 통해 상기 클램핑 전압을 수신하는 클램핑 트랜지스터를 포함하고,
    상기 클램핑 트랜지스터는, 상기 클램핑 전압에 응답하여 온(ON) 정도를 조절함으로써 상기 데이터 센싱 라인에 인가되는 전압의 레벨을 조절하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 셀은 MRAM(Magnetic random access memory) 셀을 포함하며,
    상기 클램핑 전압은, 상기 MRAM 셀의 저항 값의 변동에 따라 그 레벨이 조절되는 불휘발성 메모리 장치.
  4. 제 1 항에 있어서, 상기 클램핑 전압 생성부는,
    상기 제1 전압의 레벨과 상기 데이터 센싱 라인에 초기 프리차지되는 제2 전압의 레벨을 비교하고, 상기 제1 전압과 상기 제2 전압의 레벨 차이에 따른 증폭 신호를 상기 클램핑 전압으로서 생성하는 증폭기를 구비하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서, 상기 기준 셀은,
    제 1 상태의 데이터를 저장하여 리드 동작시 제 1 기준 전압을 생성하는 제 1 기준 셀; 및
    제 2 상태의 데이터를 저장하여 리드 동작시 제 2 기준 전압을 생성하는 제 2 기준 셀을 포함하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서, 상기 클램핑 전압 생성부는,
    하나 이상의 저항을 포함하고, 상기 제 1 및 제 2 기준 전압을 수신하고 분배하여 상기 제 1 및 제 2 기준 전압의 평균값에 상응하는 상기 제1 전압을 발생하는 저항 디바이더를 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서, 상기 클램핑 전압 생성부는,
    상기 제1 전압과, 상기 데이터 센싱 라인을 프리차지하기 위한 제2 전압을 수신하고, 상기 제1 전압과 상기 제2 전압의 레벨 차이에 따른 증폭 신호를 상기 클램핑 전압으로서 생성하는 증폭기를 더 포함하는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서, 상기 증폭기는,
    상기 제1 전압의 레벨이 상기 제2 전압의 레벨보다 낮은 경우, 상대적으로 낮은 레벨을 갖는 클램핑 전압을 생성하여 상기 클램핑 회로로 피드백하고,
    상기 제1 전압의 레벨이 상기 제2 전압의 레벨보다 높은 경우, 상대적으로 높은 레벨을 갖는 클램핑 전압을 생성하여 상기 클램핑 회로로 피드백하는 불휘발성 메모리 장치.
  9. 제 6 항에 있어서,
    상기 메모리 셀과 전기적으로 연결되고, 상기 제 1 전압과 상기 메모리 셀에 기인하는 데이터 전압을 차동 증폭하여 리드 데이터를 발생하는 센스 앰프 회로를 더 포함하는 불휘발성 메모리 장치.
  10. 제 5 항에 있어서,
    상기 메모리 셀과 전기적으로 연결되고, 상기 제 1 및 제 2 기준 전압과 상기 메모리 셀에 기인하는 데이터 전압을 차동 증폭하여 리드 데이터를 발생하는 센스 앰프 회로를 더 포함하는 불휘발성 메모리 장치.
  11. 메모리 셀에 전기적으로 연결되며, 데이터 센싱 라인에 인가되는 데이터 전압의 레벨을 클램핑 하는 제1 클램핑 회로를 포함하는 메모리 셀 리드 회로;
    제1 및 제2 기준 셀에 각각 전기적으로 연결되며, 제1 및 제2 전달 라인에 각각 인가되는 제1 및 제2 기준 전압의 레벨을 클램핑 하는 제2 및 제3 클램핑 회로를 포함하는 기준 셀 리드 회로; 및
    상기 제1 및 제2 기준 전압의 레벨의 변동에 대응하여 그 레벨이 조절되는 클램핑 전압을 생성하는 클램핑 전압 생성부를 구비하고,
    상기 클램핑 전압은 상기 제1 내지 제3 클램핑 회로 중 적어도 하나에 피드백되는 불휘발성 메모리 장치의 데이터 리드 회로.
  12. 제 11 항에 있어서,
    데이터 리드의 초기 동작시 상기 데이터 센싱 라인 및 상기 제1 내지 및 제2 전달 라인은 프리차지 전압으로 프리차지되며,
    상기 클램핑 전압 생성부는, 상기 제1 및 제2 기준 전압을 이용하여 생성된 제3 기준 전압과 상기 프리차지 전압을 비교함에 의하여 상기 클램핑 전압을 생성하는 불휘발성 메모리 장치의 데이터 리드 회로.
  13. 제 12 항에 있어서,
    상기 제1 기준 셀은 제1 상태의 데이터를 저장하고, 상기 제2 기준 셀은 제2 상태의 데이터를 저장하며,
    상기 제3 기준 전압은, 상기 제1 및 제2 기준 전압의 평균값에 상응하는 전압 레벨을 갖는 불휘발성 메모리 장치의 데이터 리드 회로.
  14. 제 12 항에 있어서, 상기 클램핑 전압 생성부는,
    상기 제1 및 제2 기준 전압을 분배하여 상기 제3 기준 전압을 발생하는 전압 디바이더; 및
    상기 제3 기준 전압과 상기 프리차지 전압의 레벨 차이를 증폭하여 상기 클램핑 전압을 생성하는 증폭기를 포함하는 불휘발성 메모리 장치의 데이터 리드 회로.
  15. 기준 셀 리드 동작에 의해 발생된 기준 전압을 기반으로 클램핑 전압을 조절하는 단계;
    상기 클램핑 전압에 응답하여 메모리 셀과 연결된 데이터 센싱 라인의 데이터 전압 레벨을 조절하는 단계; 및
    상기 메모리 셀을 리드하는 단계를 포함하는 불휘발성 메모리 장치의 데이터 리드 방법.
  16. 제 15항에 있어서, 클램핑 전압을 조절하는 단계는,
    제 1 상태의 데이터를 저장하는 제 1 기준 셀 및 제 2 상태의 데이터를 저장하는 제 2 기준 셀을 리드하여 제1 및 제 2 기준 전압을 생성하는 단계;
    상기 제 1 및 제 2 기준 전압에 기초하여 상기 클램핑 전압을 생성하는 단계;
    상기 클램핑 전압을 상기 제1 및 제2 기준 셀과 전기적으로 연결되는 제1 및 제2 클램핑 회로에 피드백하는 단계; 및
    클램핑 동작에 기인한 상기 제 1 및 제 2 기준 전압의 레벨의 변동에 대응하여, 상기 클램핑 전압의 레벨을 변동하는 단계를 구비하는 불휘발성 메모리 장치의 데이터 리드 방법.
  17. 제 16항에 있어서, 상기 클램핑 전압을 생성하는 단계는,
    상기 제 1 및 제 2 기준 전압의 평균 값인 제 3 기준 전압을 생성하는 단계; 및
    상기 제 3 기준 전압과 상기 비트라인에 초기 프리차지되는 전압의 레벨을 비교하고, 상기 레벨 차이에 따른 증폭 신호를 상기 클램핑 전압으로서 생성하는 단계를 포함하는 불휘발성 메모리 장치의 데이터 리드 방법.
  18. 제 16항에 있어서,
    상기 클램핑 전압의 레벨이 안정화 될 때까지, 상기 클램핑 전압을 피드백하는 단계 및 상기 클램핑 전압의 레벨을 변동하는 단계를 반복적으로 수행하는 불휘발성 메모리 장치의 데이터 리드 방법.
  19. 제 18항에 있어서,
    상기 데이터 전압과 상기 제1 및 제2 기준 전압을 이용하여 데이터를 센싱하는 단계를 더 구비하고,
    상기 데이터를 센싱하는 단계는, 상기 피드백 동작에 의하여 상기 클램핑 전압의 레벨이 안정화된 이후에 수행되는 불휘발성 메모리 장치의 데이터 리드 방법.
  20. 제 15항에 있어서,
    상기 제1 및 제2 기준 셀은 MRAM(Magnetic random access memory) 셀을 포함하며,
    상기 클램핑 전압은, 상기 MRAM 셀의 저항 값의 변동에 따라 그 레벨이 조절되는 불휘발성 메모리 장치의 데이터 리드 방법.
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