JP2009301668A - 不揮発性半導体記憶装置の読出回路 - Google Patents
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Abstract
【課題】読出動作の高速化を図ることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】このMRAMの比較回路10は、それぞれ電源電圧VDDのラインとノードN27,N28の間に接続されたトランジスタ27,28と、トンネル磁気抵抗素子TMRに電流を流すトランジスタ29と、参照電流を流すトランジスタ30と、ノードN27,N28の電圧を比較してデータ信号Q0を生成する差動増幅回路41と、電源電圧VDDを降圧してトランジスタ27,28のゲート電圧VGを生成するゲート電圧発生回路26とを備える。したがって、電源電圧VDDの上昇に伴うトランジスタ27,28の抵抗値の低下を抑制でき、ノードN27の電圧V27の振幅ΔVの低下を抑制できる。
【選択図】図8
【解決手段】このMRAMの比較回路10は、それぞれ電源電圧VDDのラインとノードN27,N28の間に接続されたトランジスタ27,28と、トンネル磁気抵抗素子TMRに電流を流すトランジスタ29と、参照電流を流すトランジスタ30と、ノードN27,N28の電圧を比較してデータ信号Q0を生成する差動増幅回路41と、電源電圧VDDを降圧してトランジスタ27,28のゲート電圧VGを生成するゲート電圧発生回路26とを備える。したがって、電源電圧VDDの上昇に伴うトランジスタ27,28の抵抗値の低下を抑制でき、ノードN27の電圧V27の振幅ΔVの低下を抑制できる。
【選択図】図8
Description
この発明は不揮発性半導体記憶措置の読出回路に関し、特に、抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置において抵抗体記憶素子からデータ信号を読み出す読出回路に関する。
不揮発性半導体記憶装置は、電源電圧が遮断されても記憶データを保持することができ、待機状態時において電源電圧を供給する必要がない。このため、低消費電力であることが要求される携帯機器において広く用いられている。
このような不揮発性半導体記憶装置の1つに、磁気抵抗効果を利用してデータを記憶するMRAM(Magnetic Random Access Memory)がある。また、MRAMの1つに、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を有するトンネル磁気抵抗素子を用いたものがある(たとえば、非特許文献1,2参照)。
このMRAMは、複数行複数列に配置された複数のメモリセルを備え、各メモリセルは低抵抗状態または高抵抗状態になるトンネル磁気抵抗素子を含む。読出動作時は、選択されたメモリセルのトンネル磁気抵抗素子に流れる電流と参照電流とを比較し、比較結果に基づいて記憶データを読み出す。
具体的には、MRAMは読出回路を備え、その読出回路は、それぞれ電源電圧のラインと第1および第2のノードの間に接続され、ゲートが接地された第1および第2のPチャネルMOSトランジスタと、ドレインが第1のノードに接続され、選択されたメモリセルのトンネル磁気抵抗素子の抵抗値に応じた値の電流を流す第1のNチャネルMOSトランジスタと、ドレインが第2のノードに接続され、参照電流を流す第2のNチャネルMOSトランジスタと、第1および第2のノードの電圧を比較し、比較結果に応じた論理レベルのデータ信号を生成する差動増幅回路とを含む(図9参照)。
トンネル磁気抵抗素子が低抵抗状態の場合は、第1のノードの電圧が第2のノードの電圧よりも低くなり、差動増幅回路は「L」レベルのデータ信号を生成する。トンネル磁気抵抗素子が高抵抗状態の場合は、第1のノードの電圧が第2のノードの電圧よりも高くなり、差動増幅回路は「H」レベルのデータ信号を生成する。第1のノードの電圧の振幅を大きくするため、第1および第2のPチャネルMOSトランジスタの抵抗値は可能な範囲で大きな値に設定されている。
2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture ISSCC2007 26.5 2Mb Spin-Transfer Torque RAM (SPRAM) with Bit-by-Bit Bidirectional Current Write and Parallelizing-Direction Current Read
2004 Symposium on VLSI Circuits Digest of Technical Papers p.450-453 A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture ISSCC2007 26.5 2Mb Spin-Transfer Torque RAM (SPRAM) with Bit-by-Bit Bidirectional Current Write and Parallelizing-Direction Current Read
しかし、従来のMRAMでは、電源電圧が上昇すると、第1および第2のPチャネルMOSトランジスタの抵抗値が低下し、第1のノードの電圧の振幅が小さくなり、読出動作が遅延するという問題があった。
それゆえに、この発明の主たる目的は、読出動作の高速化を図ることが可能な不揮発性半導体記憶装置を提供することである。
この発明に係る不揮発性半導体記憶装置の読出回路は、抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置において抵抗体記憶素子からデータ信号を読み出す読出回路であって、降圧回路と、第1および第2のP型トランジスタと、第1および第2のN型トランジスタと、差動増幅回路とを備える。降圧回路は、第1の電源電圧を降圧して第2の電源電圧を生成する。第1および第2のP型トランジスタは、それぞれ第1の電源電圧のラインと第1および第2のノード間に接続され、それらの制御電極がともに第2の電源電圧を受け、各々が抵抗素子を構成する。第1のN型トランジスタは、その第1の電極が第1のノードに接続され、その第2の電極が抵抗体記憶素子を介して基準電圧のラインに接続され、抵抗体記憶素子の抵抗値に応じた値の電流を流す。第2のN型トランジスタは、その第1の電極が第2のノードに接続され、その第2の電極が参照抵抗素子を介して基準電圧のラインに接続され、参照抵抗素子の抵抗値に応じた値の電流を流す。差動増幅回路は、第1および第2のノードの電圧を比較し、比較結果に応じた論理レベルのデータ信号を出力する。
この発明に係る不揮発性半導体記憶装置の読出回路では、第1の電源電圧を降圧して第2の電源電圧を生成し、その第2の電源電圧を第1および第2のP型トランジスタの制御ゲートに与える。したがって、第1の電源電圧が上昇すると第2の電源電圧も上昇するので、第1の電源電圧の上昇に伴う第1および第2のP型トランジスタの抵抗値の低下を抑制することができる。よって、第1のノードの電圧の振幅を大きく維持することができ、読出速度の高速化を図ることができる。
図1は、この発明の一実施の形態によるMRAMの全体構成を示すブロック図である。図1において、このMRAMは、2つのメモリアレイ1,2、行デコーダ3、ドライバ4、列デコーダ5、書込/読出回路6、および制御回路7を備える。
メモリアレイ1は、図2に示すように、複数行複数列に配置された複数のメモリセルMCと、それぞれ複数行に対応して設けられた複数のワード線WLAと、それぞれ複数行に対応して設けれた複数のディジット線DLAと、それぞれ複数列(ここでは、32列とする)に対応して設けられた複数のビット線BLA0〜BLA15,BLA31〜BLA16とを含む。
各メモリセルMCは、図3に示すように、トンネル磁気抵抗素子TMRおよびアクセストランジスタ(NチャネルMOSトランジスタ)ATRを含む。トンネル磁気抵抗素子TMRおよびアクセストランジスタATRは対応のビット線BLと接地電圧VSSのラインとの間に直列接続され、アクセストランジスタATRのゲートは対応のワード線WLに接続される。トンネル磁気抵抗素子TMRは、記憶データの論理に応じて電気抵抗値が変化する素子である。
すなわちトンネル磁気抵抗素子TMRは、図4に示すように、電極ELとビット線BLの間に積層された固定磁化膜FL、トンネル絶縁膜TBおよび自由磁化膜VLを含む。固定磁化膜FLおよび自由磁化膜VLの各々は、強磁性体膜で構成されている。固定磁化膜FLの磁化方向は一方方向に固定されている。自由磁化膜VLの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜FLおよび自由磁化膜VLの磁化方向が同一である場合はトンネル磁気抵抗素子TMRの抵抗値は比較的高い値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子TMRの電気抵抗値は比較的低い値になる。トンネル磁気抵抗素子TMRの2段階の抵抗値は、たとえばデータ1,0にそれぞれ対応付けられる。
データ書込時は、図4に示すように、ワード線WLが非選択レベルの「L」レベルにされてアクセストランジスタATRが非導通状態にされ、ビット線BLおよびディジット線DLの各々に書込電流が流される。自由磁化膜VLの磁化方向は、ビット線BLおよびディジット線DLに流れる書込電流の方向の組合せによって決定される。
図5は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図5を参照して、横軸で示される磁界Hxは、ディジット線DLを流れるデータ書込電流によって生じる磁界H(DL)を示している。一方、縦軸に示される磁界Hyは、ビット線BLを流れるデータ書込電流によって生じる磁界H(BL)を示している。
自由磁化膜VLに記憶される磁界方向は、磁界H(DL)とH(BL)の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜VLに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子TMRの記憶データを書込動作によって更新するためには、ディジット線DLとビット線BLとの両方に電流を流す必要がある。トンネル磁気抵抗素子TMRに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
データ読出時は、図6に示すように、ワード線WLが選択レベルの「H」レベルにされてアクセストランジスタATRが導通し、ビット線BLからトンネル磁気抵抗素子TMRおよびアクセストランジスタATRを介して接地電位VSSのラインに電流Isが流れる。この電流Isの値は、トンネル磁気抵抗素子TMRの抵抗値に応じて変化する。したがって、この電流Isの値を検知することにより、トンネル磁気抵抗素子TMRの記憶データを読み出すことができる。
図2に戻って、メモリアレイ2は、メモリアレイ1と同じ構成であり、複数行複数列に配置された複数のメモリセルMCと、それぞれ複数行に対応して設けられた複数のワード線WLBと、それぞれ複数行に対応して設けれた複数のディジット線DLBと、それぞれ複数列(ここでは、32列とする)に対応して設けられた複数のビット線BLB0〜BLB15,BLB31〜BLB16とを含む。
メモリアレイ1,2の同じ列の2本のビット線BLAnとBLBn(ただし、nは0から31までの整数である)は対を成しており、メモリアレイ1,2の複数のビット線対は予め2対ずつグループ化されている。図2では、メモリアレイ1,2の図中左右の両端から内側に向かって2対ずつグループ化されており、ビット線BLA0,BLB0,BLA16,BLB16;BLA1,BLB1,BLA17,BLB17;…;BLA15,BLB15,BLA31,BLB31が4本ずつグループ化されている。
メモリアレイ1,2の各々の複数のメモリセルMCは、各行において、ビット線グループに対応して予め2つずつグループ化されている。メモリアレイ1,2の各々の予め定められた行(図2では書込/読出回路6に隣接する行)の各メモリセルグループは参照メモリセルグループとして使用され、その行のワード線WLおよびディジット線DLはそれぞれ参照ワード線RWLおよび参照ディジット線DLとして使用される。各参照メモリセルグループに属する2つのメモリセルMCのトンネル磁気抵抗素子TMRは、それぞれ最高値および最低値に設定されている。したがって、それらの2つのメモリセルMCの並列接続体に流れる電流値は、トンネル磁気抵抗素子TMRに流れる電流の最高値と最低値との平均値の2倍になる。これをデータ読出に利用する。
図1に戻って、行デコーダ3は、行アドレス信号RAに従ってメモリアレイ1,2のうちのいずれか一方のメモリアレイと、そのメモリアレイの複数行のうちのいずれかの行のワード線WLおよびディジット線DLと、他方のメモリアレイの参照ワード線RWLとを選択する。ドライバ4は、データ書込時は行デコーダ3によって選択されたディジット線DLに書込電流を流し、データ読出時は行デコーダ3によって選択されたワード線WLおよび参照ワード線RWLの各々を選択レベルの「H」レベルに立上げる。列デコーダ5は、列アドレス信号CAに従って、16個のビット線対グループのうちのいずれかのビット線対グループを選択する。
書込/読出回路6は、データ書込時は、外部から与えられた書込データ信号D0,D1に従って、列デコーダ5によって選択されたビット線対グループのうちの、行デコーダ3によって選択されたメモリアレイに属する2本のビット線BLの各々に書込電流を流し、2個のメモリセルMCの各々にデータ信号を書込む。
また、書込/読出回路6は、データ読出時は、列デコーダ5によって選択されたビット線対グループのうちの、行デコーダ3によって選択されたメモリアレイに属する2本のビット線BLの各々に流れる電流と、他方のメモリアレイに属する2本のビット線に流れる電流値の平均値とを比較し、比較結果に応じた論理レベルのデータ信号Q0,Q1を外部に出力する。制御回路7は、外部コマンド信号CMDに従ってMRAM全体を制御する。
以下、この発明の特徴となるデータ読出方法について説明する。図7は、書込/読出回路6のうちのデータ読出に関連する部分を示す回路図である。図7において、書込/読出回路6は、比較回路10,11およびNチャネルMOSトランジスタ12〜19を含む。
比較回路10は、ノードN1,N2に一定の電圧を印加してノードN1,N2から流出する電流I1,I2を比較し、たとえば、I1>I2の場合は読出データ信号Q0を「L」レベルにし、I1<I2の場合は読出データ信号Q0を「H」レベルにする。比較回路11は、ノードN3,N4に一定の電圧を印加してノードN3,N4から流出する電流I3,I4を比較し、たとえば、I3>I4の場合は読出データ信号Q1を「L」レベルにし、I3<I4の場合は読出データ信号Q1を「H」レベルにする。
ノードN2とN4は、互いに接続されている。ノードN1は、それぞれNチャネルMOSトランジスタ12,14を介してノードN5,N6に接続される。ノードN2は、それぞれNチャネルMOSトランジスタ13,15を介してノードN5,N6に接続される。ノードN3は、それぞれNチャネルMOSトランジスタ16,18を介してノードN7,N8に接続される。ノードN4は、それぞれNチャネルMOSトランジスタ17,19を介してノードN7,N8に接続される。NチャネルMOSトランジスタ12,15,16,19のゲートは行アドレス信号RA0を受け、NチャネルMOSトランジスタ13,14,17,18のゲートは行アドレス信号/RA0を受ける。行アドレス信号RA0,/RA0は、メモリアレイ1,2のうちのいずれか一方のメモリアレイを選択するための信号であり、行デコーダ3で生成される。
また、図7では、列デコーダ5よって選択されたビット線対グループに属する4本のビット線BLA0,BLB0,BLA16,BLB16が、図示しない列選択ゲートにより、それぞれノードN5〜N8に接続された状態が示されている。また、メモリアレイ1のワード線WLAおよび参照ワード線RWLAと、メモリアレイ2のワード線WLBおよび参照ワード線RWLBとが1本ずつ代表的に示されている。
ワード線WLAとビット線BLA0,BLA16の交差部のメモリセルをそれぞれMC1,MC2とし、ワード線WLBとビット線BLB0,BLB16の交差部のメモリセルをそれぞれMC3,MC4とする。メモリセルMC1〜MC4の各々のトンネル磁気抵抗素子TMRの抵抗値は、書込データ信号に応じて予め最高値Rmaxまたは最低値Rminに設定されている。
また、参照ワード線RWLAとビット線BLA0,BLA16の交差部の参照メモリセルをそれぞれMC5,MC6とし、参照ワード線RWLBとビット線BLB0,BLB16の交差部の参照メモリセルをそれぞれMC7,MC8とする。参照メモリセルMC5,MC6のトンネル磁気抵抗素子TMRの抵抗値はそれぞれ最高値Rmaxおよび最低値Rminに予め設定され、参照メモリセルMC7,MC8のトンネル磁気抵抗素子TMRの抵抗値はそれぞれ最高値Rmaxおよび最低値Rminに予め設定されているものとする。
行アドレス信号RA0,/RA0がそれぞれ「H」レベルおよび「L」レベルの場合は、NチャネルMOSトランジスタ12〜19のうちのNチャネルMOSトランジスタ12,15,16,19が導通し、ノードN1〜N4がそれぞれノードN5〜N8に接続される。また、メモリアレイ1が選択され、そのメモリアレイ1の複数のワード線WLAのうちのいずれかのワード線WLAが選択レベルの「H」レベルにされるとともに、他方のメモリアレイ2の参照ワード線RWLBが選択レベルの「H」レベルにされる。
比較回路10は、ノードN1,N2に一定の電圧VCを印加し、ノードN1から選択されたメモリセルMC1に流出する電流I1と、ノードN2から選択された参照メモリセルMC7,MC8に流出する電流I2とを比較し、比較結果に応じた論理レベルの読出データ信号Q0を出力する。
すなわち、メモリセルMC1のトンネル磁気抵抗素子TMRの抵抗値は、書込データ信号に応じて最高値Rmaxまたは最低値Rminに設定されている。ノードN1から接地電圧VSSのラインに流出する電流I1は、VC/Rmax=VC(1/Rmax+1/Rmax)/2またはVC/Rmin=VC(1/Rmin+1/Rmin)/2となる。
一方、ノードN2と接地電圧VSSのラインとの間には、一対の参照メモリセルMC7,MC8のトンネル磁気抵抗素子TMRの並列接続体が接続されている。一対の参照メモリセルMCのトンネル磁気抵抗素子TMRの抵抗値は、それぞれ最高値Rmaxおよび最低値Rminに設定されている。ノードN2から接地電圧VSSのラインに流出する電流I2は、VC(1/Rmax+1/Rmin)/2となる。ここで、電流I2がVC(1/Rmax+1/Rmin)の2分の1となるのは、一対の参照メモリセルMCのトンネル磁気抵抗素子TMRの並列接続体には、もう1つの比較回路11からも同じ値の電流が供給されるからである。
したがって、メモリセルMC1のトンネル磁気抵抗素子TMRの抵抗値が最高値Rmaxに設定されている場合はI1<I2となり、メモリセルMC1のトンネル磁気抵抗素子TMRの抵抗値が最低値Rminに設定されている場合はI1>I2となる。よって、電流I1,I2の大小関係を検出することにより、メモリセルMC1の記憶データを読み出すことができる。
同様に、比較回路11は、ノードN3,N4に一定の電圧VCを印加し、ノードN3から選択されたメモリセルMC2に流出する電流I3と、ノードN4から選択された参照メモリセルMC7,MC8に流出する電流I4とを比較し、比較結果に応じた論理レベルの読出データ信号Q1を出力する。
また、行アドレス信号RA0,/RA0がそれぞれ「L」レベルおよび「H」レベルの場合は、NチャネルMOSトランジスタ12〜19のうちのNチャネルMOSトランジスタ13,14,17,18が導通し、ノードN1〜N4がそれぞれノードN6,N5,N8,N7に接続される。また、メモリアレイ2が選択され、そのメモリアレイ2の複数のワード線WLBのうちのいずれかのワード線WLBが選択レベルの「H」レベルにされるとともに、他方のメモリアレイ1の参照ワード線RWLAが選択レベルの「H」レベルにされる。
比較回路10は、ノードN1,N2に一定の電圧VCを印加し、ノードN1から選択されたメモリセルMC3に流出する電流I1と、ノードN2から選択された参照メモリセルMC5,MC6に流出する電流I2とを比較し、比較結果に応じた論理レベルの読出データ信号Q0を出力する。
また、比較回路11は、ノードN3,N4に一定の電圧VCを印加し、ノードN3から選択されたメモリセルMC4に流出する電流I3と、ノードN4から選択された参照メモリセルMC5,MC6に流出する電流I4とを比較し、比較結果に応じた論理レベルの読出データ信号Q1を出力する。
図8は、比較回路10の構成を示す回路図である。図8において、比較回路10は、PチャネルMOSトランジスタ21〜23および抵抗素子24,25を含むゲート電圧発生回路26と、NチャネルMOSトランジスタ27,28およびNチャネルMOSトランジスタ29,30とを備える。
PチャネルMOSトランジスタ21〜23および抵抗素子24,25は、電源電圧VDDのラインと接地電圧VSSのラインとの間に直列接続される。PチャネルMOSトランジスタ21〜23の各々のゲートとドレインは互いに接続されている。PチャネルMOSトランジスタ21〜23の各々は、ダイオード素子を構成する。抵抗素子24,25の各々は、NチャネルMOSトランジスタのゲートに電源電圧VDDを印加したものである。
PチャネルMOSトランジスタ21〜23の各々のしきい値電圧の絶対値をVTとすると、PチャネルMOSトランジスタ23のドレインの電圧はVDD−3VTとなる。また、抵抗素子24,25の抵抗値をそれぞれR1,R2とすると、抵抗素子24,25間のノードN24の電圧VGはVG=(VDD−3VT)×R2/(R1+R2)となる。ここで、k=R2/(R1+R2)は1/2<k≦1の範囲内の所定の値に設定されている。換言すると、R1とR2の比R1/R2は0≦R1/R2<1の範囲内の所定の値に設定されている。なお、k=1すなわちR1/R2=0の場合はR1=0であり、抵抗素子24は設けられず、PチャネルMOSトランジスタ23のドレインはノードN24に直接接続される。したがって、電源電圧VDDがΔVSだけ変動すると、電圧VGはkΔVSだけ変動する。このよう設定した理由については、後に詳述する。
トランジスタ27,29は電源電圧VCCのラインとノードN1との間に直列接続され、トランジスタ28,30は電源電圧VCCのラインとノードN2との間に直列接続される。トランジスタ27,28のゲートはゲート電圧発生回路26の出力電圧VGを受け、トランジスタ27,28の各々は抵抗素子を構成する。トランジスタ29,30のゲートは一定の電圧VSAを受け、トランジスタ29,30は、それぞれノードN1,N2に一定の電圧を印加する定電圧源を構成する。ノードN1,N2の各々には、電圧VSAよりもトランジスタ29,30のしきい値電圧だけ低い一定の電圧VCが印加される。
また、比較回路10は、PチャネルMOSトランジスタ31〜34、NチャネルMOSトランジスタ35〜39、およびインバータ40を備え、これらは差動増幅回路41を構成する。トランジスタ31,35,37は電源電圧VDDのラインとノードN39との間に直列接続され、トランジスタ32,36,38は電源電圧VDDのラインとノードN39との間に直列接続され、トランジスタ39はノードN39と接地電圧VSSのラインとの間に接続される。トランジスタ31,35のゲートはトランジスタ32,36の間のノードN34に接続され、トランジスタ32,36のゲートはトランジスタ31,35の間のノードN33に接続される。トランジスタ37のゲートはトランジスタ27,29間のノードN27の電圧V27を受け、トランジスタ38のゲートはトランジスタ28,30間のノードN28の電圧V28を受ける。トランジスタ39のゲートは、活性化信号SEを受ける。
トランジスタ33,34のソースはともに電源電圧VDDを受け、それらのドレインはそれぞれノードN33,N34に接続され、それらのゲートはプリチャージ信号PCを受ける。インバータ40は、ノードN33に現れる信号の反転信号を、比較回路10の出力信号Q0として出力する。
次に、この比較回路10の動作について説明する。ノードN1から流出する電流I1がノードN2から流出する電流I2よりも大きい場合は、トランジスタ27,28の電圧降下により、ノードN27の電圧V27がノードN28の電圧V28よりも低くなり、トランジスタ37の電流駆動能力がトランジスタ38の電流駆動能力よりも低くなる。逆に、I1がI2よりも小さい場合は、V27がV28よりも高くなり、トランジスタ37の電流駆動能力がトランジスタ38の電流駆動能力よりも高くなる。
この状態で、プリチャージ信号PCが所定時間だけ活性化レベルの「L」レベルにされる。これにより、トランジスタ33,34が所定時間だけ導通し、ノードN33,N34がともに「H」レベル(電源電圧VDD)に充電される。このとき、インバータ54の出力信号Q0は、「L」レベルになっている。
次いで、活性化信号SEが活性化レベルの「H」レベルに立ち上げられると、トランジスタ39が導通して差動増幅回路41が活性化される。I1>I2の場合は、トランジスタ37の電流駆動能力がトランジスタ38の電流駆動能力よりも低いので、ノードN34が「L」レベルに引き下げられ、データ信号Q0は「L」レベルに維持される。逆に、I1<I2の場合は、トランジスタ37の電流駆動能力がトランジスタ38の電流駆動能力よりも高いので、ノードN33が「L」レベルに引き下げられ、データ信号Q0は「H」レベルに立ち上げられる。活性化信号SEが活性化レベルの「H」レベルに立ち上げられた後に、データ信号Q0が外部から読み出される。比較回路11も、比較回路10と同じ構成である。
次に、ゲート電圧発生回路26を設けた理由について説明する。図9は、この実施の形態の比較例を示す回路図であって、図8と対比される図である。図9を参照して、この比較回路42が比較回路10と異なる点は、ゲート電圧発生回路26が除去されてトランジスタ27,28のゲートが接地されている点である。
このような比較回路42では、NチャネルMOSトランジスタ29,30を飽和領域で動作させてノードN1,N2に定電圧VCを印加し、抵抗値が最高値Rmaxまたは最低値Rminのトンネル磁気抵抗素子TMRに最低値Iminまたは最高値Imaxの電流I1,I2を流す。NチャネルMOSトランジスタ29,30を飽和領域で動作させるために、電源電圧VDDが規格の最低値VDDminになった場合でもノードN27,N28の電圧V27,V28をノードN1,N2の電圧VCよりもオーバードライブ電圧ΔOVだけ高い電圧に維持する必要がある。
また、ゲート長Lが大きく、ゲート幅Wが小さなPチャネルMOSトランジスタ27,28のゲートに定電圧(図9では、接地電圧VSS)を印加して、PチャネルMOSトランジスタ27,28の各々を線形領域(非飽和領域)で動作させて抵抗素子として使用している。電圧V27,V28を電圧VCよりもオーバードライブ電圧ΔOVだけ高い電圧に維持できる範囲で、抵抗素子の抵抗値RDS(PチャネルMOSトランジスタ27,28のオン抵抗値)をなるべく大きな値に設定して差動増幅回路41の入力電圧V27の振幅ΔV=RDS(Imax−Imin)を大きくしている。
しかし、このような状態で、電源電圧VDDが規格の最高値VDDmax=VDDmin+ΔVSまで上昇すると、抵抗素子の抵抗値RDSが小さくなり、差動増幅回路41の入力電圧V27,V28の振幅ΔVが小さくなるという問題がある。
すなわち、PチャネルMOSトランジスタ27,28の抵抗値RDSを数式(1)で表わすと、線形動作のトランジスタのVDS−IDS特性より、抵抗値RDSは数式(2)で表わされる。
1/RDS≡IDS/VDS …(1)
1/RDS≡β[(VGS−VT)−VDS/2]VDS/VDS …(2)
ただし、IDSはPチャネルMOSトランジスタ27,28のソース−ドレイン間電流であり、VDSはそのソース−ドレイン間電圧であり、VGSはそのソース−ゲート間電圧であり、βはその電流増幅率である。
1/RDS≡IDS/VDS …(1)
1/RDS≡β[(VGS−VT)−VDS/2]VDS/VDS …(2)
ただし、IDSはPチャネルMOSトランジスタ27,28のソース−ドレイン間電流であり、VDSはそのソース−ドレイン間電圧であり、VGSはそのソース−ゲート間電圧であり、βはその電流増幅率である。
電源電圧VDDが規格の最低値VDDminである場合のPチャネルMOSトランジスタ27,28の抵抗値をRDS1とし、PチャネルMOSトランジスタ27,28のゲート電圧をVGとし、そのドレイン電圧をVDとすると、抵抗値RDS1は次式(3)で表わされる。
1/RDS1=β(VDDmin/2−VG−VT+VD/2) …(3)
ここで、電源電圧VDDが規格の最高値VDDmax=VDDmin+ΔVSに上昇したとすると、このときのNチャネルMOSトランジスタ27,28の抵抗値RDS2は次式(4)で表わされる。
1/RDS2=β(VDDmin/2+ΔVS/2−VG−VT+VD/2) …(4)
ここで、数式(3)と(4)の右辺を比較すると、ΔVS/2の分だけ数式(4)の右辺の方が大きくなっている。したがって、1/RDS2>1/RDS1であり、RDS2<RDS1である。よって、図9で示した比較回路42では、電源電圧VDDが上昇すると、電圧V27の振幅ΔV=RDS(Imax−Imin)が低下してしまう。
1/RDS1=β(VDDmin/2−VG−VT+VD/2) …(3)
ここで、電源電圧VDDが規格の最高値VDDmax=VDDmin+ΔVSに上昇したとすると、このときのNチャネルMOSトランジスタ27,28の抵抗値RDS2は次式(4)で表わされる。
1/RDS2=β(VDDmin/2+ΔVS/2−VG−VT+VD/2) …(4)
ここで、数式(3)と(4)の右辺を比較すると、ΔVS/2の分だけ数式(4)の右辺の方が大きくなっている。したがって、1/RDS2>1/RDS1であり、RDS2<RDS1である。よって、図9で示した比較回路42では、電源電圧VDDが上昇すると、電圧V27の振幅ΔV=RDS(Imax−Imin)が低下してしまう。
これに対して図8で示した比較回路10では、電源電圧VDDがΔVSだけ変化したことに応じて、PチャネルMOSトランジスタ27,28のゲート電圧VGをΔVGだけ変化させる。ΔVGは、ΔVSの1/2よりも大きく、ΔVS以下の範囲内(ΔVS/2<ΔVG≦ΔVS)に設定される。したがって、数式(4)は次式(6)のように書き換えられる。
1/RDS2
=β[VDDmin/2+ΔVS/2−(VG+ΔVG)−VT+VD/2] …(5)
ここで、ΔVGはΔVS/2よりも大きくなるように制御するので、数式(5)の右辺のΔVS/2はΔVGによって相殺される。そのため、電源電圧VDDがΔVSだけ変動しても数式(5)の右辺が一定となり、RDSは一定(RDS2=RDS1)になり、電圧V27,V28の振幅ΔV=RDS(Imax−Imin)は小さくならない。
1/RDS2
=β[VDDmin/2+ΔVS/2−(VG+ΔVG)−VT+VD/2] …(5)
ここで、ΔVGはΔVS/2よりも大きくなるように制御するので、数式(5)の右辺のΔVS/2はΔVGによって相殺される。そのため、電源電圧VDDがΔVSだけ変動しても数式(5)の右辺が一定となり、RDSは一定(RDS2=RDS1)になり、電圧V27,V28の振幅ΔV=RDS(Imax−Imin)は小さくならない。
ところが、ΔVG=ΔVS/2では、RDS2=RDS1で、読出動作のときにトンネル磁気抵抗素子TMRの抵抗値に応じた一定の電流ImaxまたはIminが流れるということは、ΔVSによりVD=VS−RDS2×Imax(またはImin)が上昇することになり、RDS2<RDS1となる。
しかし、ΔVG>ΔVS/2とすると、ΔVG−ΔVS/2=ΔVPの分を、RDS2をRDS1よりもΔRDS増やしてVDの上昇を抑える分と、VDの上昇分ΔVD(<ΔVS)とに振り分けることができる。つまり、数式(5)の左辺は数式(6)のようになる。
1/RDS2=1/(RDS1+ΔRDS)
=1/RDS1−1/[(RDS1)2/ΔRDS+RDS1] …(6)
また、数式(5)の右辺は数式(7)のようになる。
β[VDDmin/2+ΔVS/2−(VG+ΔVG)−VT+VD/2]
=β[VDDmin/2+ΔVS/2−(VG+ΔVS/2+ΔVP)−VT+VD/2+Δ/2]
=1/RDS1+β(−ΔVP+ΔVD/2) …(7)
数式(6)(7)から次式(8)が成り立つ。
−1/[(RDS1)2/ΔRDS+RDS1]=β(−ΔVP+ΔVD/2) …(8)
ここで、RDS1,ΔRDS,β,ΔVDはともに0よりも大きいので、ΔVP>0ならば、ΔRDSとΔVDが特定値を持つことが可能である。ΔVP≦0ならばΔRDSとΔVDが特定値を持つことはできない。
1/RDS2=1/(RDS1+ΔRDS)
=1/RDS1−1/[(RDS1)2/ΔRDS+RDS1] …(6)
また、数式(5)の右辺は数式(7)のようになる。
β[VDDmin/2+ΔVS/2−(VG+ΔVG)−VT+VD/2]
=β[VDDmin/2+ΔVS/2−(VG+ΔVS/2+ΔVP)−VT+VD/2+Δ/2]
=1/RDS1+β(−ΔVP+ΔVD/2) …(7)
数式(6)(7)から次式(8)が成り立つ。
−1/[(RDS1)2/ΔRDS+RDS1]=β(−ΔVP+ΔVD/2) …(8)
ここで、RDS1,ΔRDS,β,ΔVDはともに0よりも大きいので、ΔVP>0ならば、ΔRDSとΔVDが特定値を持つことが可能である。ΔVP≦0ならばΔRDSとΔVDが特定値を持つことはできない。
したがって、ΔVP=ΔVG−ΔVS/2>0、すなわちΔVS/2<ΔVGとすれば、RDS2=RDS1+ΔRDS>RDS1なので、電源電圧VDDが規格の最高値VDDmaxになっても、差動増幅回路41の入力電圧V27の振幅ΔVを、電源電圧VDDが規格の最低値VDDminのときの振幅以上に維持することができる。また、ΔVG≦ΔVSと限定しているのは、ΔVG>ΔVSとするにはアンプなどが必要となり、事実上困難だからである。
図10は、本願発明および比較例における差動増幅回路41の入力電圧V27の振幅ΔVを示す図である。図10の横軸は電圧V27を示し、その縦軸はトランジスタ27,29に流れる電流Iを示している。右上がりの2つの曲線は、トンネル磁気抵抗素子TMRの抵抗値が最低値Rminおよび最高値Rminの場合にトランジスタ29に流れる電流Imax,Iminを示している。電圧V27が0.3V以上の場合は、トランジスタ29のソースは一定の電圧VCに保持され、トランジスタ29には、トンネル磁気抵抗素子TMRの抵抗値RminまたはRminに応じた値の電流ImaxまたはIminが流れる。
また、右下がりの4つの曲線のうちの1番下の曲線は、電源電圧VDDが規格の最低値VDDminの場合に比較回路42(比較例)のトランジスタ27に流れる電流を示している。この曲線とトランジスタ29に流れる電流を示す2つの曲線との2つの交点間の電圧ΔV1が、電源電圧VDDが規格の最低値VDDminの場合における比較回路42の差動増幅回路41の入力電圧V27の振幅ΔV1となる。
また、右下がりの4つの曲線のうちの1番上の曲線は、電源電圧VDDが規格の最高値VDDmaxの場合に比較回路42(比較例)のトランジスタ27に流れる電流を示している。この曲線とトランジスタ29に流れる電流を示す2つの曲線との2つの交点間の電圧ΔV4が、電源電圧VDDが規格の最高値VDDmaxに上昇した場合における比較回路42の差動増幅回路41の入力電圧V27の振幅ΔV4となる。ΔV4は、ΔV1よりもかなり小さくなっていることが分かる。
また、右下がりの4つの曲線のうちの下から2番目の曲線は、電源電圧VDDが規格の最高値VDDmaxの場合にk=1に設定された比較回路10(本願発明)のトランジスタ27に流れる電流を示している。この曲線とトランジスタ29に流れる電流を示す2つの曲線との2つの交点間の電圧ΔV2が、電源電圧VDDが規格の最高値VDDmaxに上昇した場合における比較回路10の差動増幅回路41の入力電圧V27の振幅ΔV2となる。ΔV2は、ΔV1とほとんど変わらず大きいことが分かる。
また、右下がりの4つの曲線のうちの上から2番目の曲線は、電源電圧VDDが規格の最高値VDDmaxの場合にk=1/2に設定された比較回路10のトランジスタ27に流れる電流を示している。この曲線とトランジスタ29に流れる電流を示す2つの曲線との2つの交点間の電圧ΔV3が、電源電圧VDDが規格の最高値VDDmaxに上昇した場合における比較回路10の差動増幅回路41の入力電圧V27の振幅ΔV3となる。ΔV3は、ΔV2とΔV4の間の大きさであることが分かる。
この実施の形態では、電源電圧VDDが上昇したことに応じてPチャネルMOSトランジスタ27,28のゲート電圧VGも上昇するので、電源電圧VDDの上昇に伴うPチャネルMOSトランジスタ27,28の抵抗値の低下を抑制することができる。したがって、差動増幅回路41の入力電圧V27の振幅ΔVを高く維持することができ、読出速度の高速化を図ることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1,2 メモリアレイ、3 行デコーダ、4 ドライバ、5 列デコーダ、7 制御回路、MC メモリセル、TMR トンネル磁気抵抗素子、ATR アクセストランジスタ、WL ワード線、DL ディジット線、BL ビット線、EL 電極、FL 固定磁化膜、TB トンネル絶縁膜、VL 自由磁化膜、10,11,42 比較回路、12〜19,29,30,35〜39 NチャネルMOSトランジスタ、21〜23,27,28,31〜34 PチャネルMOSトランジスタ、26 ゲート電圧発生回路、41 差動増幅回路。
Claims (4)
- 抵抗値のレベル変化によってデータ信号を記憶する抵抗体記憶素子を備えた不揮発性半導体記憶装置において前記抵抗体記憶素子からデータ信号を読み出す読出回路であって、
第1の電源電圧を降圧して第2の電源電圧を生成する降圧回路と、
それぞれ第1の電源電圧のラインと第1および第2のノード間に接続され、それらの制御電極がともに前記第2の電源電圧を受け、各々が抵抗素子を構成する第1および第2のP型トランジスタと、
その第1の電極が前記第1のノードに接続され、その第2の電極が前記抵抗体記憶素子を介して基準電圧のラインに接続され、前記抵抗体記憶素子の抵抗値に応じた値の電流を流す第1のN型トランジスタと、
その第1の電極が前記第2のノードに接続され、その第2の電極が参照抵抗素子を介して基準電圧のラインに接続され、前記参照抵抗素子の抵抗値に応じた値の電流を流す第2のN型トランジスタと、
前記第1および第2のノードの電圧を比較し、比較結果に応じた論理レベルのデータ信号を出力する差動増幅回路とを備える、不揮発性半導体記憶装置の読出回路。 - 前記降圧回路は、
前記第1の電源電圧のラインと前記第2の電源電圧を出力する出力ノードとの間に直列接続された1または2以上のダイオード素子と、
前記出力ノードと前記基準電圧のラインとの間に接続された抵抗素子とを含む、請求項1に記載の不揮発性半導体記憶装置の読出回路。 - 前記降圧回路は、
前記第1の電源電圧のラインと第3のノードとの間に直列接続された1または2以上のダイオード素子と、
前記第3のノードと前記第2の電源電圧を出力する出力ノードとの間に接続された第1の抵抗素子と、
前記出力ノードと前記基準電圧のラインとの間に接続された第2の抵抗素子とを含む、請求項1に記載の不揮発性半導体記憶装置の読出回路。 - 前記第1の電源電圧が第1の電圧だけ変動すると前記第2の電源電圧は第2の電圧だけ変動し、
前記第2の電圧は、前記第1の電圧の2分の1よりも大きく、前記第1の電圧以下である、請求項1から請求項3までのいずれかに記載の不揮発性半導体記憶装置の読出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008156961A JP2009301668A (ja) | 2008-06-16 | 2008-06-16 | 不揮発性半導体記憶装置の読出回路 |
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ID=41548403
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8654595B2 (en) | 2011-09-08 | 2014-02-18 | Samsung Electronics Co., Ltd. | Nonvolatile memory device with a clamping voltage generation circuit for compensating the variations in memory cell parameters |
US9576632B2 (en) | 2015-03-03 | 2017-02-21 | Kabushiki Kaisha Toshiba | Magnetic storage device |
-
2008
- 2008-06-16 JP JP2008156961A patent/JP2009301668A/ja not_active Withdrawn
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Legal Events
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A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100602 |
|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20110906 |