JP4262969B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は薄膜磁性体記憶装置に関し、特に、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセス可能な薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用したトンネル磁気抵抗素子をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、たとえば非特許文献１に開示されている。
【０００４】
【非特許文献１】
“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000
【０００５】
【発明が解決しようとする課題】
このようなＭＲＡＭデバイスでは、トンネル磁気抵抗素子にデータ信号を書込むためにはディジット線およびビット線の各々に所定の書込電流を流す必要がある。しかし、従来のＭＲＡＭデバイスでは、電源電圧等の変動によって書込電流が変動し、安定したデータ書込みを行うことができないという問題があった。
【０００６】
それゆえに、この発明の主たる目的は、安定したデータ書込みを行うことが可能な薄膜磁性体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
この発明に係る薄膜磁性体記憶装置は、複数行複数列に配置され、各々が磁気的にデータを記憶する複数のメモリセルと、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリブロックを備えたものである。メモリブロックは、複数のビット線の延在方向に２つのサブブロックに分割されるとともに、複数のビット線と直交する方向に複数の領域に分割される。複数のビット線は、２つのサブブロックの両方を通るように配置される。データ書込時には、各領域から少なくとも１つのビット線が選択される。この薄膜磁性体記憶装置は、さらに、それぞれ複数の領域に対応して設けられた複数の電流源と、複数のビット線に並行に設けられ、それぞれ複数の電流源に接続された複数の電源線とを備える。領域の数と電流源の数と電源線の数は同一である。この薄膜磁性体記憶装置は、さらに、各領域に対応して設けられて対応の電源線に接続され、対応する領域の選択された各ビット線に対応の電流源の電流を書込データに応じた方向に流す書込回路を備える。書込回路は、各ビット線に対応して設けられ、対応するビット線の一方端に接続された第１のビット線ドライバと、各ビット線に対応して設けられ、対応するビット線の他方端に接続された第２のビット線ドライバと、各ビット線に対応して前記２つのサブブロックの間に設けられ、対応するビット線に接続された第３のビット線ドライバとを含み、選択された各ビット線に対応する第１または第２のビット線ドライバと第３のビット線ドライバとの間に対応の電流源の電流を流す。
【０００８】
【発明の実施の形態】
図１は、この発明の一実施の形態によるＭＲＡＭデバイスの全体構成を示すブロック図である。図１において、このＭＲＡＭデバイスは、メモリアレイ１、行デコーダ２、ドライブ回路３、ディジット線電流制御回路４、列デコーダ５、読出・書込制御回路６，７およびコントロール回路８を備える。
【０００９】
メモリアレイ１は、複数のメモリブロックＭＢを含む。各メモリブロックＭＢは、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けれた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられたビット線ＢＬとを含む。
【００１０】
各メモリセルＭＣは、図３に示すように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地電位ＶＳＳのラインとの間に直列接続され、アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。
【００１１】
すなわちトンネル磁気抵抗素子ＴＭＲは、図４に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的大きな値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的小さな値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ信号１，０にそれぞれ対応付けられる。
【００１２】
データ書込時は、図４に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ビット線ＢＬおよびディジット線ＤＬの各々に書込電流が流される。自由磁化膜ＶＬの磁化方向は、ビット線ＢＬおよびディジット線ＤＬに流れる書込電流の方向の組合せによって決定される。
【００１３】
図５は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図５を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示している。
【００１４】
自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１５】
データ読出時は、図６に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地電位ＶＳＳのラインに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読出すことができる。
【００１６】
図１に戻って、行デコーダ２は、アドレス信号ＡＤＤに含まれる行アドレス信号ＲＡに従ってメモリアレイ１の複数行のうちのいずれかの行を選択する。ドライブ回路３は、データ書込時は行デコーダ２によって選択された行のディジット線ＤＬに書込電流を流し、データ読出時は行デコーダ２によって選択された行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。ディジット線電流制御回路４は、ディジット線ＤＬの書込電流を制御する。
【００１７】
列デコーダ５は、アドレス信号ＡＤＤに含まれる列アドレス信号ＣＡに従って、メモリアレイ１の複数のメモリブロックＭＢのうちのいずれかのメモリブロックＭＢを選択するとともに、選択したメモリブロックＭＢの複数の列のうちのいずれかｉ個の列を選択する。読出・書込制御回路６，７は、データ書込時は、外部から与えられた書込データ信号Ｄ１〜Ｄｉに従って、列デコーダ５によって選択されたｉ個の列に対応するｉ本のビット線ＢＬの各々に書込電流を流し、ｉ個のメモリセルＭＣの各々にデータ信号を書込む。また、読出・書込制御回路６，７は、データ読出時は、列デコーダ５によって選択されたｉ個の列に対応するｉ本のビット線ＢＬの各々に流れる電流Ｉｓを検出し、検出結果に応じた論理のデータ信号Ｑ１〜Ｑｉを外部に出力する。コントロール回路８は、外部コマンド信号ＣＭＤに従ってＭＲＡＭデバイス全体を制御する。
【００１８】
以下、この発明の特徴となるビット線ＢＬおよびディジット線ＤＬの書込電流制御方法について説明する。図７は、１つのメモリブロックＭＢのデータ書込に関連する部分を示す回路ブロック図である。図７において、メモリブロックＭＢは、ビット線ＢＬの延在方向に２つのサブブロックＭＢａとＭＢｂに分割されている。各ビット線ＢＬは、サブブロックＭＢａに属する部分ＢＬａとサブブロックＭＢｂに属する部分ＢＬｂとに分割される。２つのサブブロックＭＢａとＭＢｂの間にビット線ドライバ１０が配置され、２つのサブブロックＭＢａ，ＭＢｂの両側にビット線ドライバ１１，１２が配置される。
【００１９】
メモリブロックＭＢは、ディジット線ＤＬの延在する方向に４つの領域Ａ，Ｂ，Ｃ，Ｄに分割されている。データ書込時は、メモリブロックＭＢの複数行のうちのいずれかの行と、メモリブロックＭＢの複数列のうちのいずれかｉ個（ここでは、８個とする）の列とが選択される。列は、予め２つずつグループ化されており、４つの領域Ａ〜Ｄで２つずつ選択される。選択された行のディジット線ＤＬと、そのディジット線ＤＬが属するサブブロック（図ではＭＢａ）の選択された各列のビット線ＢＬａとの各々に書込電流が流される。
【００２０】
４つの領域Ａ〜Ｄに対応してそれぞれ定電流回路１３〜１６が配置される。定電流回路１３〜１６の出力電流の各々は、ビット線ドライバ１０〜１２に与えられる。定電流回路１３〜１６の出力電流は、ビット線ドライバ１０〜１２を介して、それぞれ領域Ａ〜Ｄで選択されたビット線ＢＬａまたはＢＬｂに流される。ビット線ドライバ１０〜１２は、列デコーダ５によって選択された８本のビット線ＢＬに、それぞれ外部データ信号Ｄ１〜Ｄ８に応じた方向の書込電流を流す。定電流回路１３〜１６およびビット線ドライバ１０〜１２は、図１の読出・書込制御回路６，７に含まれる。
【００２１】
２つのサブブロックＭＢａ，ＭＢｂに対応してそれぞれディジット線ドライバ１７，１８が配置され、複数のディジット線ＤＬに共通に定電流回路１９が配置される。ディジット線ＤＬの一方端は定電流回路１９の出力電流を受け、その他方端はディジット線ドライバ１７または１８に接続される。ディジット線ドライバ１７，１８は、行デコーダ２によって選択された行のディジット線ＤＬの他方端を接地してそのディジット線ＤＬに書込電流を流す。ディジット線ドライバ１７，１８は図１のドライブ回路３に含まれ、定電流回路１９は、図１のディジット線電流制御回路４に含まれる。
【００２２】
図８は、領域Ａにおけるビット線ドライバ１０〜１２の構成を示す回路図である。図８において、各列に対応して選択信号φＳ１〜φＳ４を伝達するための４本の信号線が配置され、ビット線ドライバ１０は、各列に対応して設けられた論理ゲート２０，２１、ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３を含む。論理ゲート２０は、活性化信号φＥ０が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ１，φＳ２がともに「Ｌ」レベルにされた場合に、活性化レベルの「Ｌ」レベルを出力する。論理ゲート２１は、活性化信号φＥ０が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ３，φＳ４がともに「Ｈ」レベルにされた場合に、活性化レベルの「Ｈ」レベルを出力する。ＰチャネルＭＯＳトランジスタ２２のソースは、定電流回路１３の出力ノードに接続され、そのドレインはビット線ＢＬａ，ＢＬｂの一方端（ビット線ＢＬの中央）に接続され、そのゲートは論理ゲート２０の出力信号を受ける。ＮチャネルＭＯＳトランジスタ２２のドレインはビット線ＢＬａ，ＢＬｂの一方端に接続され、そのソースは接地電位ＶＳＳのラインに接続され、そのゲートは論理ゲート２１の出力信号を受ける。
【００２３】
ビット線ドライバ１１は、各列に対応して設けられた論理ゲート２４，２５、ＰチャネルＭＯＳトランジスタ２６およびＮチャネルＭＯＳトランジスタ２７を含む。論理ゲート２４は、活性化信号φＥ１が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ１，φＳ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされた場合に、活性化レベルの「Ｌ」レベルを出力する。論理ゲート２５は、活性化信号φＥ１が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ３，φＳ４がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされた場合に、活性化レベルの「Ｈ」レベルを出力する。ＰチャネルＭＯＳトランジスタ２６のソースは、定電流回路１３の出力ノードに接続され、そのドレインはビット線ＢＬａの他方端（ビット線ＢＬの一方端）に接続され、そのゲートは論理ゲート２４の出力信号を受ける。ＮチャネルＭＯＳトランジスタ２７のドレインはビット線ＢＬａの他方端に接続され、そのソースは接地電位ＶＳＳのラインに接続され、そのゲートは論理ゲート２７の出力信号を受ける。
【００２４】
ビット線ドライバ１２は、各列に対応して設けられた論理ゲート２８，２９、ＰチャネルＭＯＳトランジスタ３０およびＮチャネルＭＯＳトランジスタ３１を含む。論理ゲート２８は、活性化信号φＥ２が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ１，φＳ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされた場合に、活性化レベルの「Ｌ」レベルを出力する。論理ゲート２９は、活性化信号φＥ２が活性化レベル「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ３，φＳ４がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされた場合に、活性化レベルの「Ｈ」レベルを出力する。ＰチャネルＭＯＳトランジスタ３０のソースは、定電流回路１３の出力ノードに接続され、そのドレインはビット線ＢＬｂの他方端（ビット線ＢＬの他方端）に接続され、そのゲートは論理ゲート２８の出力信号を受ける。ＮチャネルＭＯＳトランジスタ３１のドレインはビット線ＢＬｂの他方端に接続され、そのソースは接地電位ＶＳＳのラインに接続され、そのゲートは論理ゲート２９の出力信号を受ける。
【００２５】
たとえば、図８の上側の列のビット線ＢＬａにおいて図中左側から右側に電流を流す場合は、活性化信号φＥ０，φＥ１を「Ｈ」レベルにし、上側の列の選択信号φＳ１〜φＳ４をそれぞれ「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベルにする。これにより、上側の列のＰチャネルＭＯＳトランジスタ２６およびＮチャネルＭＯＳトランジスタ２３が導通し、定電流回路１３の出力電流がＰチャネルＭＯＳトランジスタ２６、ビット線ＢＬａおよびＮチャネルＭＯＳトランジスタ２３を介して接地電位ＶＳＳのラインに流れる。
【００２６】
また、図８の上側の列のビット線ＢＬｂにおいて図中右側から左側に電流を流す場合は、活性化信号φＥ０，φＥ２を「Ｈ」レベルにし、上側の列の選択信号φＳ１〜φＳ４をそれぞれ「Ｈ」レベル、「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベルにする。これにより、上側の列のＰチャネルＭＯＳトランジスタ３０およびＮチャネルＭＯＳトランジスタ２３が導通し、定電流源１３の出力電流がＰチャネルＭＯＳトランジスタ３０、ビット線ＢＬｂおよびＮチャネルＭＯＳトランジスタ２３を介して接地電位ＶＳＳのラインに流れる。このようにして、領域Ａのいずれのビット線についても所望の方向の電流を流すことができる。
【００２７】
他の領域Ｂ〜Ｄにおけるビット線ドライバ１０〜１２の構成も、領域Ａにおけるビット線ドライバ１０〜１２と同じ構成である。ただし、領域ＢのＰチャネルＭＯＳトランジスタ２２，２６，３０のソースは定電流回路１４の出力電流を受け、領域ＣのＰチャネルＭＯＳトランジスタ２２，２６，３０のソースは定電流回路１５の出力電流を受け、領域ＤのＰチャネルＭＯＳトランジスタ２２，２６，３０のソースは定電流回路１６の出力電流を受ける。
【００２８】
図９は、定電流回路１３の要部を示す回路図である。図９において、この定電流回路１３は、キャパシタ３５、ＰチャネルＭＯＳトランジスタ３６，３７およびＮチャネルＭＯＳトランジスタ３８を含む。キャパシタ３５は、定電流回路１３の出力ノードＮ３６と接地電位ＶＳＳのラインとの間に接続され、ノードＮ３６の電位を安定化させる。ＰチャネルＭＯＳトランジスタ３６，３７は、それぞれ電源電位ＶＤＤのラインとノードＮ３６，Ｎ３７との間に接続され、それらのゲートはともにノードＮ３７に接続される。ＰチャネルＭＯＳトランジスタ３６，３７は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ３６と３７のサイズ比はｘに設定されており、ＰチャネルＭＯＳトランジスタ３７に流れる基準電流Ｉｒｂｌのｘ倍の電流Ｉｒｂｌ・ｘがＰチャネルＭＯＳトランジスタ３６に流れる。トンネル磁気抵抗素子ＴＭＲの自由磁化膜ＶＬの磁化方向を反転させるために必要な書込電流は自由磁化膜ＶＬの温度が高いほど小さくなるので、基準電流Ｉｒｂｌは温度上昇に従って減少するように制御される。その制御方法については後に詳述する。
【００２９】
ＮチャネルＭＯＳトランジスタ３８は、出力ノードＮ３６と接地電位ＶＳＳのラインとの間に接続され、そのゲートは信号ＥＮＬを受ける。ＮチャネルＭＯＳトランジスタ３６は、ＰチャネルＭＯＳトランジスタ３８と同じ電流駆動能力を有する。信号ＥＮＬは、活性化信号φＥ１〜φＥ３が「Ｈ」レベルに立ち上げられるときに所定時間だけ「Ｈ」レベルにされる。これにより、定電流Ｉｒｂｌ・ｘがＮチャネルＭＯＳトランジスタ３８を介して接地電位ＶＳＳのラインに流出し、ビット線ＢＬの電位ＶＢＬが上昇しすぎるのを防止する。
【００３０】
図１０は、定電流回路１３の他の部分を示す回路図である。図１０において、この定電流回路１３は、さらに、ＰＴＡＴ（Proportional To Absolute temperature）電流発生回路４０および温度依存性電流発生回路４６を含む。ＰＴＡＴ電流発生回路４０は、ＰチャネルＭＯＳトランジスタ４１，４２、ＮチャネルＭＯＳトランジスタ４３，４４および抵抗素子４５を含む。ＰチャネルＭＯＳトランジスタ４１，４２は、それぞれ電源電位ＶＤＤのラインとノードＮ４１，Ｎ４２との間に接続され、それらのゲートはノードＮ４１に接続される。ＮチャネルＭＯＳトランジスタ４３および抵抗素子４５はノードＮ４１と接地電位ＶＳＳのラインとの間に直列接続され、ＮチャネルＭＯＳトランジスタ４４はノードＮ４２と接地電位ＶＳＳのラインとの間に接続され、ＮチャネルＭＯＳトランジスタ４３，４４のゲートはともにノードＮ４２に接続される。ＰチャネルＭＯＳトランジスタ４１に流れる電流Ｉｐは次式で表わされる。
【００３１】
Ｉｐ＝（ｋＴ／ｑ）（１／Ｒ１）ｌｎ（Ｗ２／Ｗ１）（Ｗ４／Ｗ３）
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷、Ｒ１は抵抗素子４５の抵抗値、Ｗ１〜Ｗ４はそれぞれＭＯＳトランジスタ４４，４３，４１，４２のゲート幅である。
【００３２】
したがって、ＰＴＡＴ電流Ｉｐは、図１１に示すように、絶対温度Ｔに比例した値になる。また、ＰＴＡＴ電流Ｉｐのレベルを調整するためには、Ｒ１，Ｗ１〜Ｗ４を調整すればよい。
【００３３】
図１０に戻って、温度依存性電流発生回路４６は、抵抗素子４７，４８、ＰチャネルＭＯＳトランジスタ４９〜５２およびＮチャネルＭＯＳトランジスタ５３〜５５を含む。抵抗素子４７およびＰチャネルＭＯＳトランジスタ４９は電源電位ＶＤＤのラインとノードＮ４９の間に直列接続され、抵抗素子４８およびＰチャネルＭＯＳトランジスタ５０は電源電位ＶＤＤのラインとノードＮ５０の間に直列接続され、ＰチャネルＭＯＳトランジスタ４９，５０のゲートはともにノードＮ４９に接続される。ＮチャネルＭＯＳトランジスタ５３，５４は、それぞれノードＮ４９，Ｎ５０と接地電位ＶＳＳのラインとの間に接続され、それらのゲートはともにノードＮ４２に接続される。ＰチャネルＭＯＳトランジスタ５１，５２は、それぞれ電源電位ＶＤＤのラインとノードＮ５０，Ｎ５２との間に接続され、それらのゲートはともにノードＮ５０に接続される。ＮチャネルＭＯＳトランジスタ５５は、ノードＮ５２と接地電位ＶＳＳのラインとの間に接続され、そのゲートはノードＮ５２に接続される。
【００３４】
抵抗素子４７と４８は、互いに異なる抵抗材料で形成されており、互いに異なる温度依存性を有する。抵抗素子４７，４８の抵抗値Ｒ２，Ｒ３の大小関係は、ある温度で逆転する。Ｒ２≧Ｒ３のときは、抵抗素子４７およびＭＯＳトランジスタ４９，５３の経路と抵抗素子４８およびＭＯＳトランジスタ５０，５４の経路とに同じ値の電流が流れ、Ｉｔ＝０となる。Ｒ２＜Ｒ３のときは、ＮチャネルＭＯＳトランジスタ５３と５４に同じ値の電流を流すためにＰチャネルＭＯＳトランジスタ５１に電流Ｉｔが流れる。この電流Ｉｔは、ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ５５にも流れる。電流Ｉｔは、図１１に示すように、ある温度で発生し、温度上昇に従って増加する。電流Ｉｔの温度依存性は、電流Ｉｐの温度依存性よりも大きい。発生温度、温度上昇の程度は、抵抗素子４７，４８の抵抗材料および抵抗値により調整可能である。
【００３５】
図１２は、定電流回路１３のさらに他の部分を示す回路図である。図１２において、定電流回路１３は基準電流発生回路６０を含み、基準電流発生回路６０はＰチャネルＭＯＳトランジスタ６１，６２，６３．１〜６３．ｎ，６４，６５，６６．１〜６６．ｍおよびＮチャネルＭＯＳトランジスタ６７．１〜６７．ｑ，６８〜７３を含む。ただし、ｎ，ｍ，ｑの各々は自然数であり、ｎ＞ｍである。ＰチャネルＭＯＳトランジスタ６１，６２は、それぞれ電源電位ＶＤＤのラインとノードＮ６１，Ｎ６２との間に接続され、それらのゲートはノードＮ６１に接続される。ＰチャネルＭＯＳトランジスタ６１，６２は、カレントミラー回路を構成する。
【００３６】
ＮチャネルＭＯＳトランジスタ６７．１〜６７．ｑは、ノードＮ６１と接地電位ＶＳＳのラインとの間に接続され、それらのゲートは図１０のノードＮ５２の電位Ｖｔを受ける。ＮチャネルＭＯＳトランジスタ６８，６９は、それぞれノードＮ６２，６３と接地電位ＶＳＳのラインとの間に接続され、それらのゲートはともにノードＮ６２に接続される。ＮチャネルＭＯＳトランジスタ６８と６９は、カレントミラー回路を構成する。したがって、ＭＯＳトランジスタ６１，６２，６８，６９の各々には、温度依存性電流Ｉｔのｑ倍の電流Ｉｔ・ｑが流れる。
【００３７】
ＰチャネルＭＯＳトランジスタ６３．１〜６３．ｎは、電源電位ＶＤＤのラインとのノードＮ６３との間に並列接続され、それらのゲートは図１０のノードＮ４１の電位Ｖｐを受ける。ＮチャネルＭＯＳトランジスタ７０，７１は、それぞれノードＮ６３，Ｎ６４と接地電位ＶＳＳのラインとの間に接続され、それらのゲートはともにノードＮ６３に接続される。ＮチャネルＭＯＳトランジスタ７０，７１は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ６４，６５は、それぞれ電源電位ＶＤＤのラインとノードＮ６４，Ｎ６５の間に接続され、それらのゲートはともにノードＮ６４に接続される。ＰチャネルＭＯＳトランジスタ６４，６５は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ６３．１〜６３．ｎには、ＰＴＡＴ電流Ｉｐのｎ倍の電流Ｉｐ・ｎが流れる。電流Ｉｐ・ｎのうちのＩｔ・ｑはＮチャネルＭＯＳトランジスタ６９に流れる。したがって、ＭＯＳトランジスタ７０，７１，６４，６５の各々には、電流（Ｉｐ・ｎ−Ｉｔ・ｑ）が流れる。この電流（Ｉｐ・ｎ−Ｉｔ・ｑ）は、図１３に示すように、温度上昇に従って減少する。
【００３８】
図１２に戻って、ＰチャネルＭＯＳトランジスタ６６．１〜６６．ｍは、電源電位ＶＤＤのラインとノードＮ６５との間に並列接続され、それらのゲートはともに図１０のノードＮ４１の電位Ｖｐを受ける。ＮチャネルＭＯＳトランジスタ７２，７３は、それぞれノードＮ６５，Ｎ３７と接地電位ＶＳＳのラインとの間に接続され、それらのゲートはノードＮ６５に接続される。ＮチャネルＭＯＳトランジスタ７２，７３は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ６６．１〜６６．ｍには、ＰＴＡＴ電流Ｉｐのｍ倍の電流Ｉｐ・ｍが流れる。したがって、ＮチャネルＭＯＳトランジスタ７２，７３の各々に流れる電流Ｉｒｂｌは、Ｉｐ・ｍ＋（Ｉｐ・ｎ−Ｉｔ・ｑ）となる。Ｉｐ・ｍは、電流Ｉｒｂｌがデッドロックすなわち０になることを防止するための電流である。電流Ｉｒｂｌは、図１３に示すように、温度上昇に従って減少し、０にならない。この電流Ｉｒｂｌは図９のＰチャネルＭＯＳトランジスタ３７に流れ、定電流回路１３の出力電流はＩｒｂｌ・ｘとなる。
【００３９】
図１４は、ディジット線ＤＬの電流制御に関連する部分の構成を示す回路図である。図１４を参照して、図７の定電流回路１９は、キャパシタ７５およびＰチャネルＭＯＳトランジスタ７６，７７を含む。キャパシタ７５は、定電流回路１９の出力ノードＮ７６と接地電位ＶＳＳのラインとの間に接続され、ノードＮ７６の電位を安定化させる。ＰチャネルＭＯＳトランジスタ７６，７７は、それぞれ電源電位ＶＤＤのラインとノードＮ７６，Ｎ７７の間に接続され、そのゲートはともにノードＮ７７に接続される。ＰチャネルＭＯＳトランジスタ７６，７７は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ７６と７７のサイズ比はｙに設定されており、ＰチャネルＭＯＳトランジスタ７７に流れる基準電流Ｉｒｄｌのｙ倍の電流Ｉｒｄｌ・ｙがＰチャネルＭＯＳトランジスタ７６に流れる。
【００４０】
ノードＮ７７は、図１５の基準電流発生回路７８のＮチャネルＭＯＳトランジスタ７３のドレインに接続される。基準電流発生回路７８は、図１２の基準電流発生回路６０と同じ構成である。ただし、ＰチャネルＭＯＳトランジスタ６６．１〜６６．ｍはＰチャネルＭＯＳトランジスタ６６．１〜６６．ｒで置換され、ＰチャネルＭＯＳトランジスタ６３．１〜６３．ｎはＰチャネルＭＯＳトランジスタ６３．１〜６３．ｓで置換され、ＮチャネルＭＯＳトランジスタ６７．１〜６７．ｑはＮチャネルＭＯＳトランジスタ６７．１〜６７．ｔで置換されている。ここで、ｒ，ｓ，ｑの各々は自然数である。したがって、基準電流Ｉｒｄｌは、Ｉｐ・ｒ＋（Ｉｐ・ｓ−Ｉｔ・ｔ）となり、温度上昇に従って減少し、０にならない。なお、図１０のＰＴＡＴ電流発生回路４０および温度依存性電流発生回路４６は、定電流回路１３，１９に共通に設けてもよいし、定電流回路１３，１９のそれぞれに設けてもよい。
【００４１】
図１４に戻って、メモリブロックＭＢに含まれる複数のディジット線ＤＬの一方端は、ともに定電流回路１９の出力ノードＮ７６に接続される。各ディジット線ＤＬに対応して、ＮチャネルＭＯＳトランジスタ８０およびＡＮＤゲート８１が設けられる。ＮチャネルＭＯＳトランジスタ８０およびＡＮＤゲート８１は、図７のディジット線ドライバ１７，１８に含まれている。各ＮチャネルＭＯＳトランジスタ８０は、対応のディジット線ＤＬの他方端と接地電位ＶＳＳのラインとの間に接続され、そのゲートは対応のＡＮＤゲート８１の出力信号を受ける。ＡＮＤゲート８１の一方入力ノードは活性化信号ＥＮＤＬを受け、その他方入力ノードＮ８１は行デコーダ２に接続される。
【００４２】
行デコーダ２は、データ書込時に、行アドレス信号ＲＡに従って複数行のうちのいずれかの行を選択し、その行のノードＮ８１の電位を「Ｌ」レベルから「Ｈ」レベルに立上げる。活性化信号ＥＮＤＬが活性化レベルの「Ｈ」レベルに立上げられると、行デコーダ２によって選択された行のＡＮＤゲート８１の出力信号が「Ｈ」レベルになり、その行のＮチャネルＭＯＳトランジスタ８０が導通する。これにより、電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ７６、その行のディジット線ＤＬおよび導通したＮチャネルＭＯＳトランジスタ８０を介して接地電位ＶＳＳのラインに書込電流が流れる。
【００４３】
図１６は、図７〜図１５で示したビット線ＢＬおよびディジット線ＤＬの電流制御方法を示すタイムチャートである。図１６において、クロック信号ＣＬＫのある立上がりエッジ（時刻ｔ１）において外部コマンド信号ＣＭＤに含まれる信号ＣＳ，ＷＥがともに「Ｈ」レベルにされていると、図１４の活性化信号ＥＮＤＬが活性化レベルの「Ｈ」レベルに立上げられ、選択された行のディジット線ＤＬに書込電流ＩＤＬが流れる。
【００４４】
また、図９の信号ＥＮＬが活性化レベルの「Ｈ」レベルに立上げられてＮチャネルＭＯＳトランジスタ３８が導通し、定電流回路１３の出力ノードＮ３６の電位ＶＤが低下する。次いで時刻ｔ２において、図９の活性化信号φＥ０〜φＥ２のうちのいずれか２つの信号が活性化レベルの「Ｈ」レベルに立上げられる。この時点では、信号ＥＮＬがまだ「Ｈ」レベルにされているので、ＰチャネルＭＯＳトランジスタ３６に流れる定電流Ｉｒｂｌ・ｘはＮチャネルＭＯＳトランジスタ３８を介して接地電位ＶＳＳのラインに流出し、ビット線ＢＬに電流は流れない。次いで信号ＥＮＬが「Ｈ」レベルから「Ｌ」レベルに立下げられると、定電流Ｉｒｂｌ・ｘがビット線ドライバ１０〜１２を介して２本のビット線ＢＬに分流される。
【００４５】
ビット線ＢＬに電流ＩＢＬ＝Ｉｒｂｌ・ｘ／２が流されるとビット線ＢＬの電位ＶＢＬは上昇するが、その前の期間にＮチャネルＭＯＳトランジスタ３８を導通させて定電流回路１３の出力ノードＮ３６の電位ＶＤを低下させているので、ビット線ＢＬの電位ＶＢＬが上昇しぎるのを防止することができる。次に、時刻ｔ３において信号φＥ０〜φＥ２が「Ｌ」レベルに立下げられてビット線ＢＬの電流ＩＢＬが遮断され、さらに時刻ｔ４において信号ＥＮＤＬが「Ｌ」レベルに立下げられてディジット線ＤＬの電流ＩＤＬが遮断される。
【００４６】
この実施の形態では、データ書込時にビット線ＢＬに流される書込電流を生成するために定電流回路１３〜１６を設けたので、電源電位ＶＤＤの変動などの影響を受けることなく、安定した書込電流を生成することができ、安定したデータ書込みを行うことができる。
【００４７】
また、ビット線ＢＬに書込電流を流す前に定電流回路１３〜１６の出力電流を一旦接地電位ＶＳＳのラインに流出させるので、ビット線ＢＬの電位ＶＢＬが上昇しすぎることを防止することができる。したがって、メモリセルＭＣに高電圧が印加されて破壊されることを防止することができ、信頼性の向上を図ることができる。
【００４８】
また、データ書込時にディジット線ＤＬに流される書込電流を生成するために定電流回路１９を設けたので、電源電位ＶＤＤの変動などの影響を受けることなく、安定した書込電流を生成することができ、安定したデータ書込みを行うことができる。
【００４９】
また、定電流回路１９を設けたので、電源投入時に大きな充電電流がディジット線ＤＬに流れるのを防止することができる。このため、システムの電源にノイズが発生するのを防止することができ、システムの性能の向上を図ることができる。
【００５０】
また、定電流回路１３〜１６，１９の出力電流は温度上昇に伴って低下するので、必要以上に大きな書込電流が流れるのを防止することができ、消費電流の低減化および信頼性の向上を図ることができる。
【００５１】
また、定電流回路１３〜１６，１９の出力電流が温度上昇に伴って低下するが、デッドロックすることはない。したがって、信頼性を担保することができる。なお、定電流回路１３〜１６，１９の出力電流を温度以外のパラメータに従って制御してもよい。
【００５２】
なお、この実施の形態では、メモリブロックＭＢを４つの領域Ａ〜Ｄに分割し、４つの領域Ａ〜Ｄから２つずつ８個のメモリセルＭＣを選択したが、メモリブロックＭＢを２つの領域に分割して４つずつ選択してもよいし、メモリブロックＭＢを８つの領域に分割して１つずつ選択してもよい。また、１６個のメモリセルＭＣを同時に選択する場合は、メモリブロックＭＢを１６の領域に分割して１つずつ選択してもよいし、メモリブロックＭＢを８つの領域に分割して２つずつ選択してもよいし、メモリブロックＭＢを４つの領域に分割して４つずつ選択してもよいし、メモリブロックＭＢを２つの領域に分割して８つずつ選択してもよい。いずれの場合も、１つの領域に対応して１つの定電流回路が設けられる。
【００５３】
また、この実施の形態では、１本のディジット線ＤＬと８本のビット線ＢＬとの各々に書込電流を流して８個のメモリセルＭＣにデータを書込んだが、逆に、１本のビット線ＢＬと８本のディジット線ＤＬとの各々に書込電流を流して８個のメモリセルＭＣにデータを書込んでもよい。この場合は、メモリブロックＭＢをビット線ＢＬの延在方向に４つの領域に分割し、４つの領域から２本ずつディジット線ＤＬを選択し、各領域に対応してディジット線ＤＬ用の定電流回路を設けるとよい。
【００５４】
また、この実施の形態では、定電流回路１３〜１６は常時活性化されていたが、ビット線ドライバ１０〜１２を活性化させてから定電流回路１３〜１６を活性化させてもよい。たとえば図１７に示すように、電源電位ＶＤＤのラインとＰチャネルＭＯＳトランジスタ３６のソースとの間に、ビット線ドライバ１０〜１２が活性化されたことに応じて導通するスイッチ８２を介挿するとよい。たとえば活性化信号φＥ０〜φＥ２の論理和信号をスイッチ８２の制御信号φＥとして使用すると良い。
【００５５】
また、図１８は、冗長方式が採用されたＭＲＡＭデバイスにこの発明が適用された例を示すブロック図である。このＭＲＡＭデバイスでは、４つの領域Ａ〜Ｄから２本ずつ８本のビット線ＢＬが選択される。４つの領域Ａ〜Ｄの各々に２本１組でスペアビット線ＳＢＬが設けられる。同時に選択される２本のビット線ＢＬのうちの少なくとも１本のビット線ＢＬが不良である場合は、その２本１組のビット線ＢＬは同じ領域内の２本１組のスペアビット線ＳＢＬと置換される。図１９に示すように、２本１組のビット線ＢＬと２本１組のスペアビット線ＳＢＬには、同じ定電流回路（図では１３）から書込電流が供給される。
【００５６】
また、図２０は、冗長方式が採用されたＭＲＡＭデバイスにこの発明が適用された他の例を示すブロック図である。このＭＲＡＭデバイスでは、４本１組のビット線ＢＬが同時に選択される。４本のビット線ＢＬには、それぞれ定電流回路１３〜１６の出力電流が流される。４本１組のスペアビット線ＳＢＬが設けられる。同時に選択される４本のビット線ＢＬのうちの少なくとも１本のビット線ＢＬが不良の場合は、その４本１組のビット線ＢＬは４本１組のスペアビット線ＳＢＬと置換される。図２１に示すように、４本１組のビット線ＢＬのうちの１本のビット線ＢＬと、そのビット線ＢＬに対応するスペアビット線ＳＢＬとには、同じ定電流回路（たとえば１３）から書込電流が供給される。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
以上のように、この発明に係る薄膜磁性体記憶装置では、複数行複数列に配置され、各々が磁気的にデータを記憶する複数のメモリセルと、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリブロックとが設けられる。メモリブロックは、複数のビット線の延在方向に２つのサブブロックに分割されるとともに、複数のビット線と直交する方向に複数の領域に分割される。複数のビット線は、２つのサブブロックの両方を通るように配置される。データ書込時には、各領域から少なくとも１つのビット線が選択される。この薄膜磁性体記憶装置は、さらに、それぞれ複数の領域に対応して設けられた複数の電流源と、複数のビット線に並行に設けられ、それぞれ複数の電流源に接続された複数の電源線とを備える。領域の数と電流源の数と電源線の数は同一である。この薄膜磁性体記憶装置は、さらに、各領域に対応して設けられて対応の電源線に接続され、対応する領域の選択された各ビット線に対応の電流源の電流を書込データに応じた方向に流す書込回路を備える。書込回路は、各ビット線に対応して設けられ、対応するビット線の一方端に接続された第１のビット線ドライバと、各ビット線に対応して設けられ、対応するビット線の他方端に接続された第２のビット線ドライバと、各ビット線に対応して前記２つのサブブロックの間に設けられ、対応するビット線に接続された第３のビット線ドライバとを含み、選択された各ビット線に対応する第１または第２のビット線ドライバと第３のビット線ドライバとの間に対応の電流源の電流を流す。したがって、電源電圧が変動しても安定した書込電流をビット線に流すことができ、安定したデータ書込みを行うことができる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＭＲＡＭデバイスの全体構成を示すブロック図である。
【図２】 図１に示したメモリブロックの構成を示す回路図である。
【図３】 図２に示したメモリセルの構成を示す回路図である。
【図４】 図３に示したメモリセルのデータ書込方法を説明するための図である。
【図５】 図３に示したメモリセルのデータ書込方法を説明するための他の図である。
【図６】 図３に示したメモリセルのデータ読出方法を説明するための図である。
【図７】 図１に示したＭＲＡＭデバイスのデータ書込に関連する部分の構成を示す回路ブロック図である。
【図８】 図７に示したビット線ドライバの構成を示す回路図である。
【図９】 図７に示した定電流回路１３の要部を示す回路図である。
【図１０】 図７に示した定電流回路１３に含まれるＰＴＡＴ電流発生回路および温度依存性電流発生回路の構成を示す回路図である。
【図１１】 図１０に示したＰＴＡＴ電流発生回路および温度依存性電流発生回路の動作を示す図である。
【図１２】 図７に示した定電流回路１３に含まれる基準電流発生回路の構成を示す回路図である。
【図１３】 図１２に示した基準電流発生回路の動作を示す図である。
【図１４】 図７に示したディジット線ドライバおよび定電流回路１９の要部を示す回路図である。
【図１５】 図７に示した定電流回路１９に含まれる基準電流発生回路の構成を示す回路図である。
【図１６】 図１〜図１５に示したＭＲＡＭデバイスのデータ書込動作を示すタイムチャートである。
【図１７】 この実施の形態の変更例を示す回路図である。
【図１８】 この実施の形態の他の変更例を示す回路ブロック図である。
【図１９】 図１８に示したビット線ドライバの構成を示す回路図である。
【図２０】 この実施の形態の他の変更例を示す回路ブロック図である。
【図２１】 図２０に示したビット線ドライバの構成を示す回路図である。
【符号の説明】
１ メモリアレイ、２ 行デコーダ、３ ドライブ回路、４ ディジット線電流制御回路、５ 列デコーダ、６，７ 読出・書込制御回路、８ コントロール回路、ＭＣ メモリセル、ＢＬ ビット線、ＳＢＬ スペアビット線、ＷＬ ワード線、ＤＬ ディジット線、ＭＢ メモリブロック、ＴＭＲ トンネル磁気抵抗素子、ＡＴＲ アクセストランジスタ、ＶＬ 自由磁化膜、ＴＢ トンネル絶縁膜、ＦＬ 固定磁化膜、１０〜１２ ビット線ドライバ、１３〜１６，１９ 定電流回路、１７，１８ ディジット線ドライバ、ＭＢａ，ＭＢｂ サブブロック、２０，２１，２４，２５，２８，２９ 論理ゲート、２２，２６，３０，３６，３７，４１，４２，４９〜５２，６１〜６６，７６，７７ ＰチャネルＭＯＳトランジスタ、２３，２７，３１，３８，４３，４４，５３〜５５，６７〜７３，８０ ＮチャネルＭＯＳトランジスタ、３５，７５ キャパシタ、４０ ＰＴＡＴ電流発生回路、４５，４７，４８ 抵抗素子、４６ 温度依存性電流発生回路、６０，７８ 基準電流発生回路、８１ ＡＮＤゲート、８２ スイッチ。
【発明の属する技術分野】
この発明は薄膜磁性体記憶装置に関し、特に、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセス可能な薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合を利用したトンネル磁気抵抗素子をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、たとえば非特許文献１に開示されている。
【０００４】
【非特許文献１】
“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb. 2000
【０００５】
【発明が解決しようとする課題】
このようなＭＲＡＭデバイスでは、トンネル磁気抵抗素子にデータ信号を書込むためにはディジット線およびビット線の各々に所定の書込電流を流す必要がある。しかし、従来のＭＲＡＭデバイスでは、電源電圧等の変動によって書込電流が変動し、安定したデータ書込みを行うことができないという問題があった。
【０００６】
それゆえに、この発明の主たる目的は、安定したデータ書込みを行うことが可能な薄膜磁性体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
この発明に係る薄膜磁性体記憶装置は、複数行複数列に配置され、各々が磁気的にデータを記憶する複数のメモリセルと、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリブロックを備えたものである。メモリブロックは、複数のビット線の延在方向に２つのサブブロックに分割されるとともに、複数のビット線と直交する方向に複数の領域に分割される。複数のビット線は、２つのサブブロックの両方を通るように配置される。データ書込時には、各領域から少なくとも１つのビット線が選択される。この薄膜磁性体記憶装置は、さらに、それぞれ複数の領域に対応して設けられた複数の電流源と、複数のビット線に並行に設けられ、それぞれ複数の電流源に接続された複数の電源線とを備える。領域の数と電流源の数と電源線の数は同一である。この薄膜磁性体記憶装置は、さらに、各領域に対応して設けられて対応の電源線に接続され、対応する領域の選択された各ビット線に対応の電流源の電流を書込データに応じた方向に流す書込回路を備える。書込回路は、各ビット線に対応して設けられ、対応するビット線の一方端に接続された第１のビット線ドライバと、各ビット線に対応して設けられ、対応するビット線の他方端に接続された第２のビット線ドライバと、各ビット線に対応して前記２つのサブブロックの間に設けられ、対応するビット線に接続された第３のビット線ドライバとを含み、選択された各ビット線に対応する第１または第２のビット線ドライバと第３のビット線ドライバとの間に対応の電流源の電流を流す。
【０００８】
【発明の実施の形態】
図１は、この発明の一実施の形態によるＭＲＡＭデバイスの全体構成を示すブロック図である。図１において、このＭＲＡＭデバイスは、メモリアレイ１、行デコーダ２、ドライブ回路３、ディジット線電流制御回路４、列デコーダ５、読出・書込制御回路６，７およびコントロール回路８を備える。
【０００９】
メモリアレイ１は、複数のメモリブロックＭＢを含む。各メモリブロックＭＢは、図２に示すように、複数行複数列に配置された複数のメモリセルＭＣと、それぞれ複数行に対応して設けられた複数のワード線ＷＬと、それぞれ複数行に対応して設けれた複数のディジット線ＤＬと、それぞれ複数列に対応して設けられたビット線ＢＬとを含む。
【００１０】
各メモリセルＭＣは、図３に示すように、トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタ（ＮチャネルＭＯＳトランジスタ）ＡＴＲを含む。トンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲは対応のビット線ＢＬと接地電位ＶＳＳのラインとの間に直列接続され、アクセストランジスタＡＴＲのゲートは対応のワード線ＷＬに接続される。トンネル磁気抵抗素子ＴＭＲは、記憶データの論理に応じて電気抵抗値が変化する素子である。
【００１１】
すなわちトンネル磁気抵抗素子ＴＭＲは、図４に示すように、電極ＥＬとビット線ＢＬの間に積層された固定磁化膜ＦＬ、トンネル絶縁膜ＴＢおよび自由磁化膜ＶＬを含む。固定磁化膜ＦＬおよび自由磁化膜ＶＬの各々は、強磁性体膜で構成されている。固定磁化膜ＦＬの磁化方向は一方方向に固定されている。自由磁化膜ＶＬの磁化方向は、一方方向および他方方向のうちのいずれかの方向に書込まれる。固定磁化膜ＦＬおよび自由磁化膜ＶＬの磁化方向が同一である場合はトンネル磁気抵抗素子ＴＭＲの抵抗値は比較的大きな値になり、両者の磁化方向が逆である場合はトンネル磁気抵抗素子ＴＭＲの電気抵抗値は比較的小さな値になる。トンネル磁気抵抗素子ＴＭＲの２段階の抵抗値は、たとえばデータ信号１，０にそれぞれ対応付けられる。
【００１２】
データ書込時は、図４に示すように、ワード線ＷＬが非選択レベルの「Ｌ」レベルにされてアクセストランジスタＡＴＲが非導通状態にされ、ビット線ＢＬおよびディジット線ＤＬの各々に書込電流が流される。自由磁化膜ＶＬの磁化方向は、ビット線ＢＬおよびディジット線ＤＬに流れる書込電流の方向の組合せによって決定される。
【００１３】
図５は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を示す図である。図５を参照して、横軸で示される磁界Ｈｘは、ディジット線ＤＬを流れるデータ書込電流によって生じる磁界Ｈ（ＤＬ）を示している。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）を示している。
【００１４】
自由磁化膜ＶＬに記憶される磁界方向は、磁界Ｈ（ＤＬ）とＨ（ＢＬ）の和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化膜ＶＬに記憶される磁界方向は更新されない。したがって、トンネル磁気抵抗素子ＴＭＲの記憶データを書込動作によって更新するためには、ディジット線ＤＬとビット線ＢＬとの両方に電流を流す必要がある。トンネル磁気抵抗素子ＴＭＲに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１５】
データ読出時は、図６に示すように、ワード線ＷＬが選択レベルの「Ｈ」レベルにされてアクセストランジスタＡＴＲが導通し、ビット線ＢＬからトンネル磁気抵抗素子ＴＭＲおよびアクセストランジスタＡＴＲを介して接地電位ＶＳＳのラインに電流Ｉｓが流れる。この電流Ｉｓの値は、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じて変化する。したがって、この電流Ｉｓの値を検知することにより、トンネル磁気抵抗素子ＴＭＲの記憶データを読出すことができる。
【００１６】
図１に戻って、行デコーダ２は、アドレス信号ＡＤＤに含まれる行アドレス信号ＲＡに従ってメモリアレイ１の複数行のうちのいずれかの行を選択する。ドライブ回路３は、データ書込時は行デコーダ２によって選択された行のディジット線ＤＬに書込電流を流し、データ読出時は行デコーダ２によって選択された行のワード線ＷＬを選択レベルの「Ｈ」レベルに立上げる。ディジット線電流制御回路４は、ディジット線ＤＬの書込電流を制御する。
【００１７】
列デコーダ５は、アドレス信号ＡＤＤに含まれる列アドレス信号ＣＡに従って、メモリアレイ１の複数のメモリブロックＭＢのうちのいずれかのメモリブロックＭＢを選択するとともに、選択したメモリブロックＭＢの複数の列のうちのいずれかｉ個の列を選択する。読出・書込制御回路６，７は、データ書込時は、外部から与えられた書込データ信号Ｄ１〜Ｄｉに従って、列デコーダ５によって選択されたｉ個の列に対応するｉ本のビット線ＢＬの各々に書込電流を流し、ｉ個のメモリセルＭＣの各々にデータ信号を書込む。また、読出・書込制御回路６，７は、データ読出時は、列デコーダ５によって選択されたｉ個の列に対応するｉ本のビット線ＢＬの各々に流れる電流Ｉｓを検出し、検出結果に応じた論理のデータ信号Ｑ１〜Ｑｉを外部に出力する。コントロール回路８は、外部コマンド信号ＣＭＤに従ってＭＲＡＭデバイス全体を制御する。
【００１８】
以下、この発明の特徴となるビット線ＢＬおよびディジット線ＤＬの書込電流制御方法について説明する。図７は、１つのメモリブロックＭＢのデータ書込に関連する部分を示す回路ブロック図である。図７において、メモリブロックＭＢは、ビット線ＢＬの延在方向に２つのサブブロックＭＢａとＭＢｂに分割されている。各ビット線ＢＬは、サブブロックＭＢａに属する部分ＢＬａとサブブロックＭＢｂに属する部分ＢＬｂとに分割される。２つのサブブロックＭＢａとＭＢｂの間にビット線ドライバ１０が配置され、２つのサブブロックＭＢａ，ＭＢｂの両側にビット線ドライバ１１，１２が配置される。
【００１９】
メモリブロックＭＢは、ディジット線ＤＬの延在する方向に４つの領域Ａ，Ｂ，Ｃ，Ｄに分割されている。データ書込時は、メモリブロックＭＢの複数行のうちのいずれかの行と、メモリブロックＭＢの複数列のうちのいずれかｉ個（ここでは、８個とする）の列とが選択される。列は、予め２つずつグループ化されており、４つの領域Ａ〜Ｄで２つずつ選択される。選択された行のディジット線ＤＬと、そのディジット線ＤＬが属するサブブロック（図ではＭＢａ）の選択された各列のビット線ＢＬａとの各々に書込電流が流される。
【００２０】
４つの領域Ａ〜Ｄに対応してそれぞれ定電流回路１３〜１６が配置される。定電流回路１３〜１６の出力電流の各々は、ビット線ドライバ１０〜１２に与えられる。定電流回路１３〜１６の出力電流は、ビット線ドライバ１０〜１２を介して、それぞれ領域Ａ〜Ｄで選択されたビット線ＢＬａまたはＢＬｂに流される。ビット線ドライバ１０〜１２は、列デコーダ５によって選択された８本のビット線ＢＬに、それぞれ外部データ信号Ｄ１〜Ｄ８に応じた方向の書込電流を流す。定電流回路１３〜１６およびビット線ドライバ１０〜１２は、図１の読出・書込制御回路６，７に含まれる。
【００２１】
２つのサブブロックＭＢａ，ＭＢｂに対応してそれぞれディジット線ドライバ１７，１８が配置され、複数のディジット線ＤＬに共通に定電流回路１９が配置される。ディジット線ＤＬの一方端は定電流回路１９の出力電流を受け、その他方端はディジット線ドライバ１７または１８に接続される。ディジット線ドライバ１７，１８は、行デコーダ２によって選択された行のディジット線ＤＬの他方端を接地してそのディジット線ＤＬに書込電流を流す。ディジット線ドライバ１７，１８は図１のドライブ回路３に含まれ、定電流回路１９は、図１のディジット線電流制御回路４に含まれる。
【００２２】
図８は、領域Ａにおけるビット線ドライバ１０〜１２の構成を示す回路図である。図８において、各列に対応して選択信号φＳ１〜φＳ４を伝達するための４本の信号線が配置され、ビット線ドライバ１０は、各列に対応して設けられた論理ゲート２０，２１、ＰチャネルＭＯＳトランジスタ２２およびＮチャネルＭＯＳトランジスタ２３を含む。論理ゲート２０は、活性化信号φＥ０が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ１，φＳ２がともに「Ｌ」レベルにされた場合に、活性化レベルの「Ｌ」レベルを出力する。論理ゲート２１は、活性化信号φＥ０が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ３，φＳ４がともに「Ｈ」レベルにされた場合に、活性化レベルの「Ｈ」レベルを出力する。ＰチャネルＭＯＳトランジスタ２２のソースは、定電流回路１３の出力ノードに接続され、そのドレインはビット線ＢＬａ，ＢＬｂの一方端（ビット線ＢＬの中央）に接続され、そのゲートは論理ゲート２０の出力信号を受ける。ＮチャネルＭＯＳトランジスタ２２のドレインはビット線ＢＬａ，ＢＬｂの一方端に接続され、そのソースは接地電位ＶＳＳのラインに接続され、そのゲートは論理ゲート２１の出力信号を受ける。
【００２３】
ビット線ドライバ１１は、各列に対応して設けられた論理ゲート２４，２５、ＰチャネルＭＯＳトランジスタ２６およびＮチャネルＭＯＳトランジスタ２７を含む。論理ゲート２４は、活性化信号φＥ１が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ１，φＳ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされた場合に、活性化レベルの「Ｌ」レベルを出力する。論理ゲート２５は、活性化信号φＥ１が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ３，φＳ４がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされた場合に、活性化レベルの「Ｈ」レベルを出力する。ＰチャネルＭＯＳトランジスタ２６のソースは、定電流回路１３の出力ノードに接続され、そのドレインはビット線ＢＬａの他方端（ビット線ＢＬの一方端）に接続され、そのゲートは論理ゲート２４の出力信号を受ける。ＮチャネルＭＯＳトランジスタ２７のドレインはビット線ＢＬａの他方端に接続され、そのソースは接地電位ＶＳＳのラインに接続され、そのゲートは論理ゲート２７の出力信号を受ける。
【００２４】
ビット線ドライバ１２は、各列に対応して設けられた論理ゲート２８，２９、ＰチャネルＭＯＳトランジスタ３０およびＮチャネルＭＯＳトランジスタ３１を含む。論理ゲート２８は、活性化信号φＥ２が活性化レベルの「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ１，φＳ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされた場合に、活性化レベルの「Ｌ」レベルを出力する。論理ゲート２９は、活性化信号φＥ２が活性化レベル「Ｈ」レベルにされ、かつ対応の列の選択信号φＳ３，φＳ４がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされた場合に、活性化レベルの「Ｈ」レベルを出力する。ＰチャネルＭＯＳトランジスタ３０のソースは、定電流回路１３の出力ノードに接続され、そのドレインはビット線ＢＬｂの他方端（ビット線ＢＬの他方端）に接続され、そのゲートは論理ゲート２８の出力信号を受ける。ＮチャネルＭＯＳトランジスタ３１のドレインはビット線ＢＬｂの他方端に接続され、そのソースは接地電位ＶＳＳのラインに接続され、そのゲートは論理ゲート２９の出力信号を受ける。
【００２５】
たとえば、図８の上側の列のビット線ＢＬａにおいて図中左側から右側に電流を流す場合は、活性化信号φＥ０，φＥ１を「Ｈ」レベルにし、上側の列の選択信号φＳ１〜φＳ４をそれぞれ「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベル、「Ｈ」レベルにする。これにより、上側の列のＰチャネルＭＯＳトランジスタ２６およびＮチャネルＭＯＳトランジスタ２３が導通し、定電流回路１３の出力電流がＰチャネルＭＯＳトランジスタ２６、ビット線ＢＬａおよびＮチャネルＭＯＳトランジスタ２３を介して接地電位ＶＳＳのラインに流れる。
【００２６】
また、図８の上側の列のビット線ＢＬｂにおいて図中右側から左側に電流を流す場合は、活性化信号φＥ０，φＥ２を「Ｈ」レベルにし、上側の列の選択信号φＳ１〜φＳ４をそれぞれ「Ｈ」レベル、「Ｌ」レベル、「Ｈ」レベル、「Ｈ」レベルにする。これにより、上側の列のＰチャネルＭＯＳトランジスタ３０およびＮチャネルＭＯＳトランジスタ２３が導通し、定電流源１３の出力電流がＰチャネルＭＯＳトランジスタ３０、ビット線ＢＬｂおよびＮチャネルＭＯＳトランジスタ２３を介して接地電位ＶＳＳのラインに流れる。このようにして、領域Ａのいずれのビット線についても所望の方向の電流を流すことができる。
【００２７】
他の領域Ｂ〜Ｄにおけるビット線ドライバ１０〜１２の構成も、領域Ａにおけるビット線ドライバ１０〜１２と同じ構成である。ただし、領域ＢのＰチャネルＭＯＳトランジスタ２２，２６，３０のソースは定電流回路１４の出力電流を受け、領域ＣのＰチャネルＭＯＳトランジスタ２２，２６，３０のソースは定電流回路１５の出力電流を受け、領域ＤのＰチャネルＭＯＳトランジスタ２２，２６，３０のソースは定電流回路１６の出力電流を受ける。
【００２８】
図９は、定電流回路１３の要部を示す回路図である。図９において、この定電流回路１３は、キャパシタ３５、ＰチャネルＭＯＳトランジスタ３６，３７およびＮチャネルＭＯＳトランジスタ３８を含む。キャパシタ３５は、定電流回路１３の出力ノードＮ３６と接地電位ＶＳＳのラインとの間に接続され、ノードＮ３６の電位を安定化させる。ＰチャネルＭＯＳトランジスタ３６，３７は、それぞれ電源電位ＶＤＤのラインとノードＮ３６，Ｎ３７との間に接続され、それらのゲートはともにノードＮ３７に接続される。ＰチャネルＭＯＳトランジスタ３６，３７は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ３６と３７のサイズ比はｘに設定されており、ＰチャネルＭＯＳトランジスタ３７に流れる基準電流Ｉｒｂｌのｘ倍の電流Ｉｒｂｌ・ｘがＰチャネルＭＯＳトランジスタ３６に流れる。トンネル磁気抵抗素子ＴＭＲの自由磁化膜ＶＬの磁化方向を反転させるために必要な書込電流は自由磁化膜ＶＬの温度が高いほど小さくなるので、基準電流Ｉｒｂｌは温度上昇に従って減少するように制御される。その制御方法については後に詳述する。
【００２９】
ＮチャネルＭＯＳトランジスタ３８は、出力ノードＮ３６と接地電位ＶＳＳのラインとの間に接続され、そのゲートは信号ＥＮＬを受ける。ＮチャネルＭＯＳトランジスタ３６は、ＰチャネルＭＯＳトランジスタ３８と同じ電流駆動能力を有する。信号ＥＮＬは、活性化信号φＥ１〜φＥ３が「Ｈ」レベルに立ち上げられるときに所定時間だけ「Ｈ」レベルにされる。これにより、定電流Ｉｒｂｌ・ｘがＮチャネルＭＯＳトランジスタ３８を介して接地電位ＶＳＳのラインに流出し、ビット線ＢＬの電位ＶＢＬが上昇しすぎるのを防止する。
【００３０】
図１０は、定電流回路１３の他の部分を示す回路図である。図１０において、この定電流回路１３は、さらに、ＰＴＡＴ（Proportional To Absolute temperature）電流発生回路４０および温度依存性電流発生回路４６を含む。ＰＴＡＴ電流発生回路４０は、ＰチャネルＭＯＳトランジスタ４１，４２、ＮチャネルＭＯＳトランジスタ４３，４４および抵抗素子４５を含む。ＰチャネルＭＯＳトランジスタ４１，４２は、それぞれ電源電位ＶＤＤのラインとノードＮ４１，Ｎ４２との間に接続され、それらのゲートはノードＮ４１に接続される。ＮチャネルＭＯＳトランジスタ４３および抵抗素子４５はノードＮ４１と接地電位ＶＳＳのラインとの間に直列接続され、ＮチャネルＭＯＳトランジスタ４４はノードＮ４２と接地電位ＶＳＳのラインとの間に接続され、ＮチャネルＭＯＳトランジスタ４３，４４のゲートはともにノードＮ４２に接続される。ＰチャネルＭＯＳトランジスタ４１に流れる電流Ｉｐは次式で表わされる。
【００３１】
Ｉｐ＝（ｋＴ／ｑ）（１／Ｒ１）ｌｎ（Ｗ２／Ｗ１）（Ｗ４／Ｗ３）
ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷、Ｒ１は抵抗素子４５の抵抗値、Ｗ１〜Ｗ４はそれぞれＭＯＳトランジスタ４４，４３，４１，４２のゲート幅である。
【００３２】
したがって、ＰＴＡＴ電流Ｉｐは、図１１に示すように、絶対温度Ｔに比例した値になる。また、ＰＴＡＴ電流Ｉｐのレベルを調整するためには、Ｒ１，Ｗ１〜Ｗ４を調整すればよい。
【００３３】
図１０に戻って、温度依存性電流発生回路４６は、抵抗素子４７，４８、ＰチャネルＭＯＳトランジスタ４９〜５２およびＮチャネルＭＯＳトランジスタ５３〜５５を含む。抵抗素子４７およびＰチャネルＭＯＳトランジスタ４９は電源電位ＶＤＤのラインとノードＮ４９の間に直列接続され、抵抗素子４８およびＰチャネルＭＯＳトランジスタ５０は電源電位ＶＤＤのラインとノードＮ５０の間に直列接続され、ＰチャネルＭＯＳトランジスタ４９，５０のゲートはともにノードＮ４９に接続される。ＮチャネルＭＯＳトランジスタ５３，５４は、それぞれノードＮ４９，Ｎ５０と接地電位ＶＳＳのラインとの間に接続され、それらのゲートはともにノードＮ４２に接続される。ＰチャネルＭＯＳトランジスタ５１，５２は、それぞれ電源電位ＶＤＤのラインとノードＮ５０，Ｎ５２との間に接続され、それらのゲートはともにノードＮ５０に接続される。ＮチャネルＭＯＳトランジスタ５５は、ノードＮ５２と接地電位ＶＳＳのラインとの間に接続され、そのゲートはノードＮ５２に接続される。
【００３４】
抵抗素子４７と４８は、互いに異なる抵抗材料で形成されており、互いに異なる温度依存性を有する。抵抗素子４７，４８の抵抗値Ｒ２，Ｒ３の大小関係は、ある温度で逆転する。Ｒ２≧Ｒ３のときは、抵抗素子４７およびＭＯＳトランジスタ４９，５３の経路と抵抗素子４８およびＭＯＳトランジスタ５０，５４の経路とに同じ値の電流が流れ、Ｉｔ＝０となる。Ｒ２＜Ｒ３のときは、ＮチャネルＭＯＳトランジスタ５３と５４に同じ値の電流を流すためにＰチャネルＭＯＳトランジスタ５１に電流Ｉｔが流れる。この電流Ｉｔは、ＰチャネルＭＯＳトランジスタ５２およびＮチャネルＭＯＳトランジスタ５５にも流れる。電流Ｉｔは、図１１に示すように、ある温度で発生し、温度上昇に従って増加する。電流Ｉｔの温度依存性は、電流Ｉｐの温度依存性よりも大きい。発生温度、温度上昇の程度は、抵抗素子４７，４８の抵抗材料および抵抗値により調整可能である。
【００３５】
図１２は、定電流回路１３のさらに他の部分を示す回路図である。図１２において、定電流回路１３は基準電流発生回路６０を含み、基準電流発生回路６０はＰチャネルＭＯＳトランジスタ６１，６２，６３．１〜６３．ｎ，６４，６５，６６．１〜６６．ｍおよびＮチャネルＭＯＳトランジスタ６７．１〜６７．ｑ，６８〜７３を含む。ただし、ｎ，ｍ，ｑの各々は自然数であり、ｎ＞ｍである。ＰチャネルＭＯＳトランジスタ６１，６２は、それぞれ電源電位ＶＤＤのラインとノードＮ６１，Ｎ６２との間に接続され、それらのゲートはノードＮ６１に接続される。ＰチャネルＭＯＳトランジスタ６１，６２は、カレントミラー回路を構成する。
【００３６】
ＮチャネルＭＯＳトランジスタ６７．１〜６７．ｑは、ノードＮ６１と接地電位ＶＳＳのラインとの間に接続され、それらのゲートは図１０のノードＮ５２の電位Ｖｔを受ける。ＮチャネルＭＯＳトランジスタ６８，６９は、それぞれノードＮ６２，６３と接地電位ＶＳＳのラインとの間に接続され、それらのゲートはともにノードＮ６２に接続される。ＮチャネルＭＯＳトランジスタ６８と６９は、カレントミラー回路を構成する。したがって、ＭＯＳトランジスタ６１，６２，６８，６９の各々には、温度依存性電流Ｉｔのｑ倍の電流Ｉｔ・ｑが流れる。
【００３７】
ＰチャネルＭＯＳトランジスタ６３．１〜６３．ｎは、電源電位ＶＤＤのラインとのノードＮ６３との間に並列接続され、それらのゲートは図１０のノードＮ４１の電位Ｖｐを受ける。ＮチャネルＭＯＳトランジスタ７０，７１は、それぞれノードＮ６３，Ｎ６４と接地電位ＶＳＳのラインとの間に接続され、それらのゲートはともにノードＮ６３に接続される。ＮチャネルＭＯＳトランジスタ７０，７１は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ６４，６５は、それぞれ電源電位ＶＤＤのラインとノードＮ６４，Ｎ６５の間に接続され、それらのゲートはともにノードＮ６４に接続される。ＰチャネルＭＯＳトランジスタ６４，６５は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ６３．１〜６３．ｎには、ＰＴＡＴ電流Ｉｐのｎ倍の電流Ｉｐ・ｎが流れる。電流Ｉｐ・ｎのうちのＩｔ・ｑはＮチャネルＭＯＳトランジスタ６９に流れる。したがって、ＭＯＳトランジスタ７０，７１，６４，６５の各々には、電流（Ｉｐ・ｎ−Ｉｔ・ｑ）が流れる。この電流（Ｉｐ・ｎ−Ｉｔ・ｑ）は、図１３に示すように、温度上昇に従って減少する。
【００３８】
図１２に戻って、ＰチャネルＭＯＳトランジスタ６６．１〜６６．ｍは、電源電位ＶＤＤのラインとノードＮ６５との間に並列接続され、それらのゲートはともに図１０のノードＮ４１の電位Ｖｐを受ける。ＮチャネルＭＯＳトランジスタ７２，７３は、それぞれノードＮ６５，Ｎ３７と接地電位ＶＳＳのラインとの間に接続され、それらのゲートはノードＮ６５に接続される。ＮチャネルＭＯＳトランジスタ７２，７３は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ６６．１〜６６．ｍには、ＰＴＡＴ電流Ｉｐのｍ倍の電流Ｉｐ・ｍが流れる。したがって、ＮチャネルＭＯＳトランジスタ７２，７３の各々に流れる電流Ｉｒｂｌは、Ｉｐ・ｍ＋（Ｉｐ・ｎ−Ｉｔ・ｑ）となる。Ｉｐ・ｍは、電流Ｉｒｂｌがデッドロックすなわち０になることを防止するための電流である。電流Ｉｒｂｌは、図１３に示すように、温度上昇に従って減少し、０にならない。この電流Ｉｒｂｌは図９のＰチャネルＭＯＳトランジスタ３７に流れ、定電流回路１３の出力電流はＩｒｂｌ・ｘとなる。
【００３９】
図１４は、ディジット線ＤＬの電流制御に関連する部分の構成を示す回路図である。図１４を参照して、図７の定電流回路１９は、キャパシタ７５およびＰチャネルＭＯＳトランジスタ７６，７７を含む。キャパシタ７５は、定電流回路１９の出力ノードＮ７６と接地電位ＶＳＳのラインとの間に接続され、ノードＮ７６の電位を安定化させる。ＰチャネルＭＯＳトランジスタ７６，７７は、それぞれ電源電位ＶＤＤのラインとノードＮ７６，Ｎ７７の間に接続され、そのゲートはともにノードＮ７７に接続される。ＰチャネルＭＯＳトランジスタ７６，７７は、カレントミラー回路を構成する。ＰチャネルＭＯＳトランジスタ７６と７７のサイズ比はｙに設定されており、ＰチャネルＭＯＳトランジスタ７７に流れる基準電流Ｉｒｄｌのｙ倍の電流Ｉｒｄｌ・ｙがＰチャネルＭＯＳトランジスタ７６に流れる。
【００４０】
ノードＮ７７は、図１５の基準電流発生回路７８のＮチャネルＭＯＳトランジスタ７３のドレインに接続される。基準電流発生回路７８は、図１２の基準電流発生回路６０と同じ構成である。ただし、ＰチャネルＭＯＳトランジスタ６６．１〜６６．ｍはＰチャネルＭＯＳトランジスタ６６．１〜６６．ｒで置換され、ＰチャネルＭＯＳトランジスタ６３．１〜６３．ｎはＰチャネルＭＯＳトランジスタ６３．１〜６３．ｓで置換され、ＮチャネルＭＯＳトランジスタ６７．１〜６７．ｑはＮチャネルＭＯＳトランジスタ６７．１〜６７．ｔで置換されている。ここで、ｒ，ｓ，ｑの各々は自然数である。したがって、基準電流Ｉｒｄｌは、Ｉｐ・ｒ＋（Ｉｐ・ｓ−Ｉｔ・ｔ）となり、温度上昇に従って減少し、０にならない。なお、図１０のＰＴＡＴ電流発生回路４０および温度依存性電流発生回路４６は、定電流回路１３，１９に共通に設けてもよいし、定電流回路１３，１９のそれぞれに設けてもよい。
【００４１】
図１４に戻って、メモリブロックＭＢに含まれる複数のディジット線ＤＬの一方端は、ともに定電流回路１９の出力ノードＮ７６に接続される。各ディジット線ＤＬに対応して、ＮチャネルＭＯＳトランジスタ８０およびＡＮＤゲート８１が設けられる。ＮチャネルＭＯＳトランジスタ８０およびＡＮＤゲート８１は、図７のディジット線ドライバ１７，１８に含まれている。各ＮチャネルＭＯＳトランジスタ８０は、対応のディジット線ＤＬの他方端と接地電位ＶＳＳのラインとの間に接続され、そのゲートは対応のＡＮＤゲート８１の出力信号を受ける。ＡＮＤゲート８１の一方入力ノードは活性化信号ＥＮＤＬを受け、その他方入力ノードＮ８１は行デコーダ２に接続される。
【００４２】
行デコーダ２は、データ書込時に、行アドレス信号ＲＡに従って複数行のうちのいずれかの行を選択し、その行のノードＮ８１の電位を「Ｌ」レベルから「Ｈ」レベルに立上げる。活性化信号ＥＮＤＬが活性化レベルの「Ｈ」レベルに立上げられると、行デコーダ２によって選択された行のＡＮＤゲート８１の出力信号が「Ｈ」レベルになり、その行のＮチャネルＭＯＳトランジスタ８０が導通する。これにより、電源電位ＶＤＤのラインからＰチャネルＭＯＳトランジスタ７６、その行のディジット線ＤＬおよび導通したＮチャネルＭＯＳトランジスタ８０を介して接地電位ＶＳＳのラインに書込電流が流れる。
【００４３】
図１６は、図７〜図１５で示したビット線ＢＬおよびディジット線ＤＬの電流制御方法を示すタイムチャートである。図１６において、クロック信号ＣＬＫのある立上がりエッジ（時刻ｔ１）において外部コマンド信号ＣＭＤに含まれる信号ＣＳ，ＷＥがともに「Ｈ」レベルにされていると、図１４の活性化信号ＥＮＤＬが活性化レベルの「Ｈ」レベルに立上げられ、選択された行のディジット線ＤＬに書込電流ＩＤＬが流れる。
【００４４】
また、図９の信号ＥＮＬが活性化レベルの「Ｈ」レベルに立上げられてＮチャネルＭＯＳトランジスタ３８が導通し、定電流回路１３の出力ノードＮ３６の電位ＶＤが低下する。次いで時刻ｔ２において、図９の活性化信号φＥ０〜φＥ２のうちのいずれか２つの信号が活性化レベルの「Ｈ」レベルに立上げられる。この時点では、信号ＥＮＬがまだ「Ｈ」レベルにされているので、ＰチャネルＭＯＳトランジスタ３６に流れる定電流Ｉｒｂｌ・ｘはＮチャネルＭＯＳトランジスタ３８を介して接地電位ＶＳＳのラインに流出し、ビット線ＢＬに電流は流れない。次いで信号ＥＮＬが「Ｈ」レベルから「Ｌ」レベルに立下げられると、定電流Ｉｒｂｌ・ｘがビット線ドライバ１０〜１２を介して２本のビット線ＢＬに分流される。
【００４５】
ビット線ＢＬに電流ＩＢＬ＝Ｉｒｂｌ・ｘ／２が流されるとビット線ＢＬの電位ＶＢＬは上昇するが、その前の期間にＮチャネルＭＯＳトランジスタ３８を導通させて定電流回路１３の出力ノードＮ３６の電位ＶＤを低下させているので、ビット線ＢＬの電位ＶＢＬが上昇しぎるのを防止することができる。次に、時刻ｔ３において信号φＥ０〜φＥ２が「Ｌ」レベルに立下げられてビット線ＢＬの電流ＩＢＬが遮断され、さらに時刻ｔ４において信号ＥＮＤＬが「Ｌ」レベルに立下げられてディジット線ＤＬの電流ＩＤＬが遮断される。
【００４６】
この実施の形態では、データ書込時にビット線ＢＬに流される書込電流を生成するために定電流回路１３〜１６を設けたので、電源電位ＶＤＤの変動などの影響を受けることなく、安定した書込電流を生成することができ、安定したデータ書込みを行うことができる。
【００４７】
また、ビット線ＢＬに書込電流を流す前に定電流回路１３〜１６の出力電流を一旦接地電位ＶＳＳのラインに流出させるので、ビット線ＢＬの電位ＶＢＬが上昇しすぎることを防止することができる。したがって、メモリセルＭＣに高電圧が印加されて破壊されることを防止することができ、信頼性の向上を図ることができる。
【００４８】
また、データ書込時にディジット線ＤＬに流される書込電流を生成するために定電流回路１９を設けたので、電源電位ＶＤＤの変動などの影響を受けることなく、安定した書込電流を生成することができ、安定したデータ書込みを行うことができる。
【００４９】
また、定電流回路１９を設けたので、電源投入時に大きな充電電流がディジット線ＤＬに流れるのを防止することができる。このため、システムの電源にノイズが発生するのを防止することができ、システムの性能の向上を図ることができる。
【００５０】
また、定電流回路１３〜１６，１９の出力電流は温度上昇に伴って低下するので、必要以上に大きな書込電流が流れるのを防止することができ、消費電流の低減化および信頼性の向上を図ることができる。
【００５１】
また、定電流回路１３〜１６，１９の出力電流が温度上昇に伴って低下するが、デッドロックすることはない。したがって、信頼性を担保することができる。なお、定電流回路１３〜１６，１９の出力電流を温度以外のパラメータに従って制御してもよい。
【００５２】
なお、この実施の形態では、メモリブロックＭＢを４つの領域Ａ〜Ｄに分割し、４つの領域Ａ〜Ｄから２つずつ８個のメモリセルＭＣを選択したが、メモリブロックＭＢを２つの領域に分割して４つずつ選択してもよいし、メモリブロックＭＢを８つの領域に分割して１つずつ選択してもよい。また、１６個のメモリセルＭＣを同時に選択する場合は、メモリブロックＭＢを１６の領域に分割して１つずつ選択してもよいし、メモリブロックＭＢを８つの領域に分割して２つずつ選択してもよいし、メモリブロックＭＢを４つの領域に分割して４つずつ選択してもよいし、メモリブロックＭＢを２つの領域に分割して８つずつ選択してもよい。いずれの場合も、１つの領域に対応して１つの定電流回路が設けられる。
【００５３】
また、この実施の形態では、１本のディジット線ＤＬと８本のビット線ＢＬとの各々に書込電流を流して８個のメモリセルＭＣにデータを書込んだが、逆に、１本のビット線ＢＬと８本のディジット線ＤＬとの各々に書込電流を流して８個のメモリセルＭＣにデータを書込んでもよい。この場合は、メモリブロックＭＢをビット線ＢＬの延在方向に４つの領域に分割し、４つの領域から２本ずつディジット線ＤＬを選択し、各領域に対応してディジット線ＤＬ用の定電流回路を設けるとよい。
【００５４】
また、この実施の形態では、定電流回路１３〜１６は常時活性化されていたが、ビット線ドライバ１０〜１２を活性化させてから定電流回路１３〜１６を活性化させてもよい。たとえば図１７に示すように、電源電位ＶＤＤのラインとＰチャネルＭＯＳトランジスタ３６のソースとの間に、ビット線ドライバ１０〜１２が活性化されたことに応じて導通するスイッチ８２を介挿するとよい。たとえば活性化信号φＥ０〜φＥ２の論理和信号をスイッチ８２の制御信号φＥとして使用すると良い。
【００５５】
また、図１８は、冗長方式が採用されたＭＲＡＭデバイスにこの発明が適用された例を示すブロック図である。このＭＲＡＭデバイスでは、４つの領域Ａ〜Ｄから２本ずつ８本のビット線ＢＬが選択される。４つの領域Ａ〜Ｄの各々に２本１組でスペアビット線ＳＢＬが設けられる。同時に選択される２本のビット線ＢＬのうちの少なくとも１本のビット線ＢＬが不良である場合は、その２本１組のビット線ＢＬは同じ領域内の２本１組のスペアビット線ＳＢＬと置換される。図１９に示すように、２本１組のビット線ＢＬと２本１組のスペアビット線ＳＢＬには、同じ定電流回路（図では１３）から書込電流が供給される。
【００５６】
また、図２０は、冗長方式が採用されたＭＲＡＭデバイスにこの発明が適用された他の例を示すブロック図である。このＭＲＡＭデバイスでは、４本１組のビット線ＢＬが同時に選択される。４本のビット線ＢＬには、それぞれ定電流回路１３〜１６の出力電流が流される。４本１組のスペアビット線ＳＢＬが設けられる。同時に選択される４本のビット線ＢＬのうちの少なくとも１本のビット線ＢＬが不良の場合は、その４本１組のビット線ＢＬは４本１組のスペアビット線ＳＢＬと置換される。図２１に示すように、４本１組のビット線ＢＬのうちの１本のビット線ＢＬと、そのビット線ＢＬに対応するスペアビット線ＳＢＬとには、同じ定電流回路（たとえば１３）から書込電流が供給される。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
以上のように、この発明に係る薄膜磁性体記憶装置では、複数行複数列に配置され、各々が磁気的にデータを記憶する複数のメモリセルと、それぞれ複数列に対応して設けられた複数のビット線とを含むメモリブロックとが設けられる。メモリブロックは、複数のビット線の延在方向に２つのサブブロックに分割されるとともに、複数のビット線と直交する方向に複数の領域に分割される。複数のビット線は、２つのサブブロックの両方を通るように配置される。データ書込時には、各領域から少なくとも１つのビット線が選択される。この薄膜磁性体記憶装置は、さらに、それぞれ複数の領域に対応して設けられた複数の電流源と、複数のビット線に並行に設けられ、それぞれ複数の電流源に接続された複数の電源線とを備える。領域の数と電流源の数と電源線の数は同一である。この薄膜磁性体記憶装置は、さらに、各領域に対応して設けられて対応の電源線に接続され、対応する領域の選択された各ビット線に対応の電流源の電流を書込データに応じた方向に流す書込回路を備える。書込回路は、各ビット線に対応して設けられ、対応するビット線の一方端に接続された第１のビット線ドライバと、各ビット線に対応して設けられ、対応するビット線の他方端に接続された第２のビット線ドライバと、各ビット線に対応して前記２つのサブブロックの間に設けられ、対応するビット線に接続された第３のビット線ドライバとを含み、選択された各ビット線に対応する第１または第２のビット線ドライバと第３のビット線ドライバとの間に対応の電流源の電流を流す。したがって、電源電圧が変動しても安定した書込電流をビット線に流すことができ、安定したデータ書込みを行うことができる。
【図面の簡単な説明】
【図１】 この発明の一実施の形態によるＭＲＡＭデバイスの全体構成を示すブロック図である。
【図２】 図１に示したメモリブロックの構成を示す回路図である。
【図３】 図２に示したメモリセルの構成を示す回路図である。
【図４】 図３に示したメモリセルのデータ書込方法を説明するための図である。
【図５】 図３に示したメモリセルのデータ書込方法を説明するための他の図である。
【図６】 図３に示したメモリセルのデータ読出方法を説明するための図である。
【図７】 図１に示したＭＲＡＭデバイスのデータ書込に関連する部分の構成を示す回路ブロック図である。
【図８】 図７に示したビット線ドライバの構成を示す回路図である。
【図９】 図７に示した定電流回路１３の要部を示す回路図である。
【図１０】 図７に示した定電流回路１３に含まれるＰＴＡＴ電流発生回路および温度依存性電流発生回路の構成を示す回路図である。
【図１１】 図１０に示したＰＴＡＴ電流発生回路および温度依存性電流発生回路の動作を示す図である。
【図１２】 図７に示した定電流回路１３に含まれる基準電流発生回路の構成を示す回路図である。
【図１３】 図１２に示した基準電流発生回路の動作を示す図である。
【図１４】 図７に示したディジット線ドライバおよび定電流回路１９の要部を示す回路図である。
【図１５】 図７に示した定電流回路１９に含まれる基準電流発生回路の構成を示す回路図である。
【図１６】 図１〜図１５に示したＭＲＡＭデバイスのデータ書込動作を示すタイムチャートである。
【図１７】 この実施の形態の変更例を示す回路図である。
【図１８】 この実施の形態の他の変更例を示す回路ブロック図である。
【図１９】 図１８に示したビット線ドライバの構成を示す回路図である。
【図２０】 この実施の形態の他の変更例を示す回路ブロック図である。
【図２１】 図２０に示したビット線ドライバの構成を示す回路図である。
【符号の説明】
１ メモリアレイ、２ 行デコーダ、３ ドライブ回路、４ ディジット線電流制御回路、５ 列デコーダ、６，７ 読出・書込制御回路、８ コントロール回路、ＭＣ メモリセル、ＢＬ ビット線、ＳＢＬ スペアビット線、ＷＬ ワード線、ＤＬ ディジット線、ＭＢ メモリブロック、ＴＭＲ トンネル磁気抵抗素子、ＡＴＲ アクセストランジスタ、ＶＬ 自由磁化膜、ＴＢ トンネル絶縁膜、ＦＬ 固定磁化膜、１０〜１２ ビット線ドライバ、１３〜１６，１９ 定電流回路、１７，１８ ディジット線ドライバ、ＭＢａ，ＭＢｂ サブブロック、２０，２１，２４，２５，２８，２９ 論理ゲート、２２，２６，３０，３６，３７，４１，４２，４９〜５２，６１〜６６，７６，７７ ＰチャネルＭＯＳトランジスタ、２３，２７，３１，３８，４３，４４，５３〜５５，６７〜７３，８０ ＮチャネルＭＯＳトランジスタ、３５，７５ キャパシタ、４０ ＰＴＡＴ電流発生回路、４５，４７，４８ 抵抗素子、４６ 温度依存性電流発生回路、６０，７８ 基準電流発生回路、８１ ＡＮＤゲート、８２ スイッチ。
Claims (2)
- 複数行複数列に配置され、各々が磁気的にデータを記憶する複数のメモリセルと、それぞれ前記複数列に対応して設けられた複数のビット線とを含むメモリブロックを備え、
前記メモリブロックは、前記複数のビット線の延在方向に２つのサブブロックに分割されるとともに、前記複数のビット線と直交する方向に複数の領域に分割され、
前記複数のビット線は、前記２つのサブブロックの両方を通るように配置され、
データ書込時には、各領域から少なくとも１つのビット線が選択され、
さらに、それぞれ前記複数の領域に対応して設けられた複数の電流源と、
前記複数のビット線に並行に設けられ、それぞれ前記複数の電流源に接続された複数の電源線とを備え、
前記領域の数と前記電流源の数と前記電源線の数は同一であり、
さらに、各領域に対応して設けられて対応の電源線に接続され、対応する領域の選択された各ビット線に対応の電流源の電流を書込データに応じた方向に流す書込回路を備え、
前記書込回路は、
各ビット線に対応して設けられ、対応するビット線の一方端に接続された第１のビット線ドライバと、
各ビット線に対応して設けられ、対応するビット線の他方端に接続された第２のビット線ドライバと、
各ビット線に対応して前記２つのサブブロックの間に設けられ、対応するビット線に接続された第３のビット線ドライバとを含み、
選択された各ビット線に対応する第１または第２のビット線ドライバと第３のビット線ドライバとの間に対応の電流源の電流を流す、薄膜磁性体記憶装置。 - 前記書込回路は、
それぞれ前記第１〜第３のビット線ドライバに対応して設けられ、各々が、対応の電源線と対応のビット線ドライバとの間に接続され、前記複数のビット線と直交する方向に延在する第１〜第３のサブ電源線と、
それぞれ前記第１〜第３のビット線ドライバに対応して設けられ、各々が、対応のビット線ドライバと基準電位のラインとの間に接続され、前記複数のビット線と直交する方向に延在する第１〜第３の基準電位線とを含み、
選択されたビット線に対応するビット線ドライバは、対応のビット線と対応のサブ電源線または基準電位線とを接続する、請求項１に記載の薄膜磁性体記憶装置。
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