CN100361230C - 设有含磁隧道结的存储单元的薄膜磁性体存储装置 - Google Patents
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Abstract
在MRAM器件中，将存储块(MB)分为四个区(A～D)，对应于四个区(A～D)分别设置四个恒流电路(13～16)。位线驱动器(10～12)从四个区(A～D)按每区两条选择八条位线(BL)，在各位线(BL)上流入对应于该位线(BL)的恒流电路的输出电流。因此，能够稳定流入位线(BL)的写入电流，且能够进行稳定的数据写入。
Description
技术领域
本发明涉及薄膜磁性体存储装置，特别是涉及设有含磁隧道结(MTJ：Magnetic Tunnel Junction)的存储单元的、可进行随机存取的薄膜磁性体存储装置。
背景技术
作为能以低功耗进行非易失的数据存储的存储装置，MRAM(Magnetic Random Access Memory：磁随机存储器)器件正在为人们所关注。MRAM器件是一种采用半导体集成电路上形成的多个薄膜磁性体来进行非易失数据存储的、可对各薄膜磁性体进行随机存取的存储装置。
特别是，近年发表了通过以利用磁隧道结的隧道磁电阻元件作为存储单元，使得MRAM器件的性能有了飞跃发展。关于设有含磁隧道结的存储单元的MRAM器件的公开文献，例如有“一种各单元采用磁隧道结与FET开关的10ns读写非易失存储阵列”(“A 10ns Read andWrite Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell”，ISSCC Digest of TechnicalPapers，TA7.2，Fed.2000)。
在这种MRAM器件中，为了对隧道磁电阻元件写入数据信号，必须在数位线与位线上各自流过预定的写入电流。但是，在传统的MRAM器件中，存在因电源电压等的变动导致写入电流变动而不能进行稳定的数据写入的问题。
发明内容
因此，本发明的主要目的在于，提供能够进行稳定的数据写入的薄膜磁性体存储装置。
本发明的薄膜磁性体存储装置中设有：各自以磁的方式将数据信号存储的多个存储单元；分别对应于多个存储单元设置的多条数据写入线；输出预定恒流的恒流电路；以及依据地址信号选择多个存储单元中的任意存储单元，在与选择的存储单元相对应的数据写入线上流入恒流电路的输出电流，向该存储单元写入数据信号的写入电路。因此，即使电源电压变动也能向数据写入线流入稳定的写入电流，从而能够进行稳定的数据写入。
附图说明
图1是表示本发明的一个实施例的MRAM器件的整体结构的方框图。
图2是表示图1所示的存储块的结构的电路图。
图3是表示图2所示的存储单元的结构的电路图。
图4是说明图3所示的存储单元的数据写入方法的示图。
图5是说明图3所示的存储单元的数据写入方法的另一示图。
图6是说明图3所示的存储单元的数据读出方法的示图。
图7是表示图1所示的MRAM器件的与数据写入相关的部分的结构的电路方框图。
图8是表示图7所示的位线驱动器的结构的电路图。
图9是图7所示的恒流电路13的主要部分的电路图。
图10是表示图7所示的恒流电路13中包含的PTAT(ProportionalTo Absolute Temperature：与绝对温度成比例)电流发生电路与温度依存性电流发生电路的结构的电路图。
图11是表示图10所示的PTAT电流发生电路与温度依存性电流发生电路的工作的示图。
图12是表示图7所示的恒流电路13中包含的基准电流发生电路的结构的电路图。
图13是表示图12所示的基准电流发生电路的工作的示图。
图14是图7所示的数位线驱动器与恒流电路19的局部电路图。
图15是表示图7所示的恒流电路19中包含的基准电流发生电路的结构的电路图。
图16是表示图1～图15所示的MRAM器件的数据写入动作的时序图。
图17是表示本发明实施例的变更例的电路图。
图18是表示本发明实施例另一变更例的电路方框图。
图19是表示图18所示的位线驱动器的结构的电路图。
图20是表示本发明实施例的另一变更例的电路方框图。
图21是表示图20所示的位线驱动器的结构的电路图。
具体实施方式
图1是表示本发明的一个实施例的MRAM器件的整体结构的方框图。图1中，该MRAM器件含有：存储阵列1、行解码器2、驱动电路3、数位线电流控制电路4、列解码器5、读出/写入控制电路6、7以及控制电路8。
存储阵列1含有多个存储块MB。如图2所示，各存储块MB含有：在多个行、多个列上布置的多个存储单元MC，分别对应于多个行设置的多条字线WL，分别对应于多个行设置的多条数位线DL，以及分别对应于多个列设置的位线BL。
如图3所示，各存储单元MC含有：隧道磁电阻元件TMR和存取晶体管(N型沟道MOS晶体管)ATR。隧道磁电阻元件TMR和存取晶体管ATR，在对应的位线BL和接地电位VSS线之间串联连接，存取晶体管ATR的栅极与对应的字线WL连接。隧道磁电阻元件TMR是按照存储数据的逻辑值改变电阻值的元件。
即如图4所示，隧道磁电阻元件TMR含有：在电极EL和位线BL之间叠层的固定磁化膜FL、隧道绝缘膜TB及自由磁化膜VL。固定磁化膜FL与自由磁化膜VL各由磁性体膜构成。固定磁化膜FL的磁化方向固定为一定方向。自由磁化膜VL的磁化方向，可为上述固定方向或其反方向中的任意方向写入。固定磁化膜FL与自由磁化膜VL的磁化方向相同时，隧道磁电阻元件TMR的电阻值成为较大的值，当两者的磁化方向相反时，隧道磁电阻元件TMR的电阻值成为较小的值。隧道磁电阻元件TMR的两级电阻值可分别对应例如数据信号1、0。
数据写入时，如图4所示，字线WL成为非选择电平的L电平(低电平)，使得存取晶体管ATR成为非导通状态，在各位线BL与数位线DL上流入写入电流。自由磁化膜VL的磁化方向由流入位线BL与数位线DL的写入电流的方向的组合确定。
图5是表示数据写入时的数据写入电流的方向和磁场方向之间关系的示意图。参照图5，横轴所示的磁场Hx表示由流入数位线DL的数据写入电流产生的磁场H(DL)。另一方面，纵轴所示的磁场Hy表示由流入位线BL的数据写入电流产生的磁场H(BL)。
自由磁化膜VL上被存储的磁场方向，仅对磁场H(DL)和H(BL)之和达到图中所示的星形特性曲线的外侧区域上时才会重新写入。就是说，施加相当于星形特性曲线的内侧区域的磁场时，自由磁化膜VL上存储的磁场方向不会更新。因此，为了将隧道磁电阻元件TMR的存储数据，根据写入动作进行更新，必须使得数位线DL和位线BL上均流入电流。暂且存储在隧道磁电阻元件TMR的磁场方向即存储数据，直至进行新的数据写入时被非易失地保存。
数据读出时，如图6所示，字线WL成为选择电平的H电平(高电平)，存取晶体管ATR导通，从位线BL经由隧道磁电阻元件TMR与存取晶体管ATR，到接地电位VSS线上流入电流Is。该电流Is的值按照隧道磁电阻元件TMR的电阻值而发生变化。因此，能够通过探测该电流Is的值来进行隧道磁电阻元件TMR的存储数据的读出。
返回图1，根据地址信号ADD所包含的行地址信号RA，行解码器2选择存储阵列1的多个行中的任意行。驱动电路3在数据写入时，使得由行解码器2选中的行的数位线DL上流入写入电流，在数据读出时，使得由行解码器2选中的行的字线WL上升至选择电平的H电平。数位线电流控制电路4控制数位线DL的写入电流。
根据地址信号ADD所包含的列地址信号CA，列解码器5选择存储阵列1的多个存储块MB中的任意存储块MB，同时选择选中的存储块MB的多个列中的任意i个列。读出/写入控制电路6、7在数据写入时，按照从外部传送的写入数据信号D1～Di，向对应于由列解码器5选中的i个列的i条位线BL上分别流入写入电流，在i个存储单元MC上分别写入数据信号。并且，读出/写入控制电路6、7在数据读出时，检测由列解码器5选中的i个列所对应的i条位线BL的各位线中流入的电流Is，并将对应于检测结果的逻辑值的数据信号Q1～Qi向外部输出。控制电路8依据外部指令信号CMD，控制整个MRAM器件。
以下，就构成本发明特征的位线BL与数位线DL的写入电流控制方法进行说明。图7是表示一个存储块MB的数据写入相关部分的电路方框图。图7中，存储块MB沿位线BL的延长方向分为两个子存储块MBa和MBb。各位线BL分为属于子存储块MBa的部分BLa和属于子存储块MBb的部分BLb。两个子存储块MBa和MBb之间布置位线驱动器10，两个子存储块MBa、MBb的两侧布置位线驱动器11、12。
存储块MB沿数位线DL的延长方向分为四个区A、B、C、D。数据写入时，存储块MB的多个行中的任意行和存储块MB的多个列中的任意i个(在这里为八个)列被选中。预先将列以每两个成一组，在四个区A～D中两个、两个地被选中。选中的行的数位线DL和该数位线DL所属的子存储块(图中MBa)的选中的各列的位线BLa上分别流入写入电流。
对应于四个区A～D分别布置恒流电路13～16。恒流电路13～16的输出电流分别供给位线驱动器10～12。恒流电路13～16的输出电流经由位线驱动器10～12，分别流入区域A～D上被选中的位线BLa或BLb。位线驱动器10～12对由列解码器5选中的八条位线BL上流入分别对应于外部数据信号D1～D8的方向的写入电流。恒流电路13～16与位线驱动器10～12，包含在图1的读出/写入控制电路6、7中。
对应于两个子存储块MBa、MBb分别设置数位线驱动器17、18，设置多条数位线DL共用的恒流电路19。数位线DL的一端接受恒流电路19的输出电流，其另一端与数位线驱动器17或18连接。数位线驱动器17、18将由行解码器2选中的行的数位线DL的另一端接地，使得该数位线DL上流入写入电流。数位线驱动器17、18包含在图1的驱动电路3中，恒流电路19包含在图1的数位线电流控制电路4中。
图8是表示区域A中的位线驱动器10～12的结构的电路图。图8中，对应于各列布置用以传送选择信号φS1～φS4的四条信号线，位线驱动器10含有：对应于各列设置的逻辑门20、21、P型沟道MOS晶体管22以及N型沟道MOS晶体管2 3。在激活信号φE0成为激活电平的H电平，且对应的列的选择信号φS1、φS2均为L电平时，逻辑门20输出作为激活电平的L电平。在激活信号φE0成为激活电平的H电平，且对应的列的选择信号φS3、φS4均为H电平时，逻辑门21输出作为激活电平的H电平。P型沟道MOS晶体管22的源极与恒流电路13的输出节点连接，其漏极与位线BLa、BLb的一端(位线BL的中央)连接，其栅极接受逻辑门20的输出信号。N型沟道MOS晶体管2 3的漏极与位线BLa、BLb的一端连接，其源极与接地电位VSS线连接，其栅极接受逻辑门21的输出信号。
位线驱动器11含有：对应于各列设置的逻辑门24、25，P型沟道MOS晶体管26，以及N型沟道MOS晶体管27。在激活信号φE1成为激活电平的H电平，且对应的列的选择信号φS1、φS2分别为L电平与H电平时，逻辑门24输出作为激活电平的L电平。在激活信号φE1成为激活电平的H电平，且对应的列的选择信号φS3、φS4分别为H电平与L电平时，逻辑门25输出作为激活电平的H电平。P型沟道MOS晶体管26的源极与恒流电路13的输出节点连接，其漏极与位线BLa的另一端(位线BL的一端)连接，其栅极接受逻辑门24的输出信号。N型沟道MOS晶体管27的漏极与位线BLa的另一端连接，其源极与接地电位VSS线连接，其栅极接受逻辑门27的输出信号。
位线驱动器12含有：对应于各列设置的逻辑门28、29，P型沟道MOS晶体管30，以及N型沟道MOS晶体管31。在激活信号φE2成为激活电平的H电平，且对应的列的选择信号φS1、φS2分别为H电平与L电平时，逻辑门28输出作为激活电平的L电平。在激活信号φE2成为激活电平的H电平，且对应的列的选择信号φS3、φS4分别为L电平与H电平时，逻辑门29输出作为激活电平的H电平。P型沟道MOS晶体管30的源极与恒流电路13的输出节点连接，其漏极与位线BLb的另一端(位线BL的另一端)连接，其栅极接受逻辑门28的输出信号。N型沟道MOS晶体管31的漏极与位线BLb的另一端连接，其源极与接地电位VSS线连接，其栅极接受逻辑门29的输出信号。
例如，图8上侧的列的位线BLa中，电流从图中左侧流到右侧时，将激活信号φE0、φE1设为H电平，将上侧的列的选择信号φS1～φS4分别设为L电平、H电平、H电平与H电平。从而，上侧的列的P型沟道MOS晶体管26与N型沟道MOS晶体管23导通，恒流电路13的输出电流，经由P型沟道MOS晶体管26、位线Bla与N型沟道MOS晶体管23流入接地电位VSS线。
并且，图8上侧的列的位线BLb中，电流从图中右侧流到左侧时，将激活信号φE0、φE2设为H电平，将上侧的列的选择信号φS1～φS4分别设为H电平、L电平、H电平与H电平。从而，上侧的列的P型沟道MOS晶体管30与N型沟道MOS晶体管23导通，恒流电路13的输出电流，经由P型沟道MOS晶体管30、位线BLb以与N型沟道MOS晶体管23流入接地电位VSS线。这样，对于区域A的任意位线，均能流入所要方向的电流。
其它区域B～D中的位线驱动器10～12的结构，与区域A中的位线驱动器10～12相同。其中，区域B的P型沟道MOS晶体管22、26、30的源极接受恒流电路14的输出电流，区域C的P型沟道MOS晶体管22、26、30的源极接受恒流电路15的输出电流，区域D的P型沟道MOS晶体管22、26、30的源极接受恒流电路16的输出电流。
图9是表示恒流电路13的主要部分的电路图。图9中，该恒流电路13含有：电容35、P型沟道MOS晶体管36、37以及N型沟道MOS晶体管38。电容35连接在恒流电路13的输出节点N36和接地电位VSS线之间，使节点N36的电位稳定。P型沟道MOS晶体管36、37分别连接在电源电位VDD线和节点N36、N37之间，它们的栅极共同与节点N37连接。P型沟道MOS晶体管36、37构成电流反射镜电路。将P型沟道MOS晶体管36和37的尺寸比(size ratio)设定为x，在P型沟道MOS晶体管36上流过电流Irbl·x，是流过P型沟道MOS晶体管37的基准电流Irbl的x倍。由于使隧道磁电阻元件TMR的自由磁化膜VL的磁化方向反转所需的写入电流，随自由磁化膜VL的温度升高而变小，控制基准电流Irbl，使之随着温度上升而减少。关于这种控制方法将在后面详细说明。
N型沟道MOS晶体管38连接在输出节点N36和接地电位VSS线之间，其栅极接受信号ENL。N型沟道MOS晶体管36具有与P型沟道MOS晶体管38同样的电流驱动能力。信号ENL仅在激活信号φE1～φE3上升至H电平时的预定时间被设为H电平。从而，恒流Irbl·x经N型沟道MOS晶体管38，向接地电位VSS线流出，防止位线BL的电位VBL的过分上升。
图10是表示恒流电路13的其它部分的电路图。图10中，该恒流电路13还包括PTAT电流发生电路40与温度依存性电流发生电路46。PTAT电流发生电路40含有：P型沟道MOS晶体管41、42，N型沟道MOS晶体管43、44，以及电阻元件45。P型沟道MOS晶体管41、42分别连接在电源电位VDD线和节点N41、N42之间，它们的栅极与节点N41连接。N型沟道MOS晶体管43与电阻元件45，在节点N41和接地电位VSS线之间串联连接，N型沟道MOS晶体管44连接在节点N42和接地电位VSS线之间，N型沟道MOS晶体管43、44的栅极共同与节点N42连接。流入P型沟道MOS晶体管41的电流Ip如下式表示。
Ip＝(kT/q)(1/R1)1n(W2/W1)(W4/W3)
其中，k为波耳兹曼常数、T为绝对温度、q为电子的电荷、R1为电阻元件45的电阻值、W1～W4分别表示MOS晶体管44、43、41、42的栅区宽度。
因此，如图11所示，PTAT电流Ip成为与绝对温度T成比例的值。并且，为调整PTAT电流Ip的电平，可以调整R1、W1～W4。
返回图10，温度依存性电流发生电路46含有：电阻元件47、48，P型沟道MOS晶体管49～52，以及N型沟道MOS晶体管53～55。电阻元件47与P型沟道MOS晶体管49在电源电位VDD线和节点N49之间串联连接，电阻元件48与P型沟道MOS晶体管50在电源电位VDD线和节点N50之间串联连接，P型沟道MOS晶体管49、50的栅极共同与节点N49连接。N型沟道MOS晶体管53、54分别连接在节点N49、N50和接地电位VSS线之间，它们的栅极共同与节点N42连接。P型沟道MOS晶体管51、52分别连接在电源电位VDD线和节点N50、N52之间，它们的栅极共同与节点N50连接。N型沟道MOS晶体管55连接在节点N52和接地电位VSS线之间，其栅极与节点N52连接。
电阻元件47和48由相互不同的电阻材料形成，具有相互不同的温度依存性。电阻元件47、48的电阻值R2、R3的大小关系在某一温度上逆转。当R2≥R3时，电阻元件47与MOS晶体管49、53的通路和电阻元件48与MOS晶体管50、54的通路上流入相同值的电流，且It＝0。当R2＜R3时，为了使N型沟道MOS晶体管53和54上流入相同值的电流，在P型沟道MOS晶体管51上流入电流It。该电流It也流入P型沟道MOS晶体管52与N型沟道MOS晶体管55。如图11所示，电流It在某一温度上发生，且随着温度上升而增加。电流It的温度依存性比电流Ip的温度依存性大。发生温度及温度上升的程度，可由电阻元件47、48的电阻材料与电阻值来调整。
图12是表示恒流电路13的又一部分的电路图。图12中，恒流电路13含有基准电流发生电路60，该基准电流发生电路60含有：P型沟道MOS晶体管61、62、63.1～63.n、64、65、66.1～66.m，以及N型沟道MOS晶体管67.1～67.q、68～73。其中，n、m、q分别为自然数，且n＞m。P型沟道MOS晶体管61、62分别连接在电源电位VDD线和节点N61、N62之间，它们的栅极与节点N61连接。P型沟道MOS晶体管61、62构成电流反射镜电路。
N型沟道MOS晶体管67.1～67.q连接在节点N61和接地电位VSS线之间，它们的栅极接受图10中节点N52的电位Vt。N型沟道MOS晶体管68、69分别连接在节点N62、N63和接地电位VSS线之间，它们的栅极共同与节点N62连接。N型沟道MOS晶体管68和69构成电流反射镜电路。因此，MOS晶体管61、62、68、69上各自流入温度依存性电流It的q倍电流It·q。
P型沟道MOS晶体管63.1～63.n在电源电位VDD线和节点N63之间并联连接，它们的栅极接受图10中节点N41的电位Vp。N型沟道MOS晶体管70，71分别连接在节点N63、N64和接地电位VSS线之间，它们的栅极共同与节点N63连接。N型沟道MOS晶体管70、71构成电流反射镜电路。P型沟道MOS晶体管64、65分别连接在电源电位VDD线和节点N64、N65之间，它们的栅极共同与节点N64连接。P型沟道MOS晶体管64、65构成电流反射镜电路。P型沟道MOS晶体管63.1～63.n上流入PTAT电流Ip的n倍电流Ip·n。电流Ip·n中的It·q流入N型沟道MOS晶体管69。因此，MOS晶体管70、71、64、65中分别流入电流(Ip·n-It·q)。如图13所示，该电流(Ip·n-It·q)随着温度上升而减少。
返回图12，P型沟道MOS晶体管66.1～66.m在电源电位VDD线和节点N65之间并联连接，它们的栅极共同接受图10中节点N41的电位Vp。N型沟道MOS晶体管72、73分别连接在节点N65、N37和接地电位VSS线之间，它们的栅极与节点N65连接。N型沟道MOS晶体管72、73构成电流反射镜电路。在P型沟道MOS晶体管66.1～66.m中，流入PTAT电流Ip的m倍电流Ip·m。因此，N型沟道MOS晶体管72、73上各自流入的电流Irbl成为Ip·m+(Ip·n-It·q)。Ip·m是用以防止电流Irbl停滞(dead lock)即成为0的情形的电流。如图13所示，电流Irbl随着温度上升而减少，但不会成为0。该电流Irbl流入图9的P型沟道MOS晶体管37，恒流电路13的输出电流成为Irbl·x。
图14是表示与数位线DL的电流控制相关的部分的结构的电路图。参照图14，图7的恒流电路19中含有电容75与P型沟道MOS晶体管76、77。电容75连接在恒流电路19的输出节点N76和接地电位VSS线之间，使节点N76的电位稳定。P型沟道MOS晶体管76、77分别连接在电源电位VDD线和节点N76、N77之间，其栅极共同与节点N77连接。P型沟道MOS晶体管76、77构成电流反射镜电路。P型沟道MOS晶体管76和77的放大率设定为y，在P型沟道MOS晶体管76上流入y倍于流过P型沟道MOS晶体管77的基准电流Irdl的电流Irdl·y。
节点N77与图15的基准电流发生电路78的N型沟道M0S晶体管73的漏极连接。基准电流发生电路78与图12的基准电流发生电路60具有相同结构。其中，P型沟道MOS晶体管66.1～66.m被P型沟道MOS晶体管66.1～66.r置换，P型沟道MOS晶体管63.1～63.n被P型沟道MOS晶体管63.1～63.s置换，N型沟道MOS晶体管67.1～67.q被N型沟道MOS晶体管67.1～67.t置换。这里，r、s、q分别为自然数。因此，基准电流Irdl成为Ip·r+(Ip·s-It·t)，随着温度上升而减少，但不会成为0。另外，图10的PTAT电流发生电路40与温度依存性电流发生电路46，可以为恒流电路13、19共同设置，也可以在恒流电路13、19上分别设置。
返回图14，包含在存储块MB的多条数位线DL的一端共同连接于恒流电路19的输出节点N76。对应于各数位线DL，设置N型沟道MOS晶体管80与AND门81。N型沟道MOS晶体管80和AND门81包含在图7的数位线驱动器17、18中。各N型沟道MOS晶体管80连接在对应的数位线DL的另一端和接地电位VSS线之间，其栅极接受对应的AND门81的输出信号。AND门81的一个输入节点接受激活信号ENDL，其另一个输入节点N81与行解码器2连接。
行解码器2在数据写入时，依据行地址信号RA选择多个行中的任意行，并将该行的节点N81的电位从L电平上升至H电平。当激活信号ENDL上升至作为激活电平的H电平时，由行解码器2选中的行的AND门81的输出信号成为H电平，该行的N型沟道MOS晶体管80导通。由此，从电源电位VDD线经P型沟道MOS晶体管76、该行的数位线DL以及导通的N型沟道MOS晶体管80，向接地电位VSS线流入写入电流。
图16是表示图7～图15所示的位线BL与数位线DL的电流控制方法的时序图。图16中，在时钟信号CLK的某一上升沿(时刻t1)上，外部指令信号CMD所包含的信号CS、WE均为H电平时，图14的激活信号ENDL上升为激活电平的H电平，被选中行的数位线DL中流入写入电流IDL。
并且，图9的信号ENL上升为激活电平的H电平，N型沟道MOS晶体管38导通，恒流电路13的输出节点N36的电位VD下降。接着在时刻t2，图9的激活信号φE0～φE2中的任意两个信号上升为激活电平的H电平。在该时刻，信号ENL一直为H电平，因此，流入P型沟道MOS晶体管36的恒流Irbl·x经N型沟道MOS晶体管38，向接地电位VSS线流出，在位线BL上无电流通过。接着信号ENL由H电平下降为L电平时，恒流Irbl·x经位线驱动器10～12，在两条位线BL上分流。
位线BL上流入电流IBL＝Irbl·x/2时位线BL的电位VBL上升，但这之前使N型沟道MOS晶体管38导通而使恒流电路13的输出节点N36的电位VD下降，因此，能够防止位线BL的电位VBL过分上升。接着，在时刻t3，信号φE0～φE2下降为L电平，位线BL的电流IBL被断流，进而在时刻t4，信号ENDL下降为L电平，数位线DL的电流IDL被断流。
本实施例中，为了在数据写入时生成流入位线BL的写入电流而设置恒流电路13～16，因此，不受电源电位VDD的变动等影响，能够生成稳定的写入电流，从而能够进行稳定的数据写入。
并且，在位线BL上流入写入电流之前，已暂时使恒流电路13～16的输出电流向接地电位VSS线流出，所以，能够防止位线BL的电位VBL过分上升。因此，能够防止存储单元MC因施加高电压而被破坏的情形，且可提高可靠性。
并且，为了在数据写入时生成流入数位线DL的写入电流而设置了恒流电路19，因此，不受电源电位VDD的变动等影响，能够生成稳定的写入电流，从而可进行稳定的数据写入。
并且，由于设置了恒流电路19，所以，能够防止电源投入时在数位线DL上流入较大的充电电流。因此，能够防止在系统的电源上产生噪声，从而可改善系统的性能。
并且，恒流电路13～16、19的输出电流随着温度上升而降低，因此，能够防止流入超过所需的较大的写入电流，可降低工作电流并能够提高可靠性。
并且，恒流电路13～16、19的输出电流随着温度上升而降低，但不会停滞。因此，能够保证可靠性。另外，恒流电路13～16、19的输出电流可根据温度以外的参数来控制。
另外，本实施例中，将存储块MB分为四个区A～D，并从四个区A～D按每区两个选择八个存储单元MC，但可以将存储块MB分为两个区且按每区四个选择，也可以将存储块MB分为八个区，按每区一个选择。并且，同时选择十六个存储单元MC时，可将存储块MB分为十六个区，按每区一个选择，也可以将存储块MB分为八个区，按每区两个选择，也可以将存储块MB分为四个区，按每区四个选择，也可以将存储块MB分为两个区，按每区八个选择。在任何情况下，对应于一个区设置一个恒流电路。
并且，本实施例中，一条数位线DL和八条位线BL上各自流入写入电流，对八个存储单元MC进行数据的写入；但相反的，也可以在一条位线BL和八条数位线DL上各自流入写入电流，对八个存储单元MC进行数据的写入。在这种场合，可将存储块MB沿位线BL的延长方向分为四个区，从四个区按每区两条选择数位线DL，对应于各区设置用于数位线DL的恒流电路。
并且，本实施例中，恒流电路13～16被常时激活，但可以在激活位线驱动器10～12后激活恒流电路13～16。例如，如图17所示，在电源电位VDD线和P型沟道MOS晶体管36的源极之间，也可插入响应位线驱动器10～12激活而导通的开关82。例如，也可以将激活信号φE0～φE2的逻辑和信号作为开关82的控制信号φE使用。
并且，图18是一例采用冗余方式的MRAM器件上应用本发明的方框图。该MRAM器件中，从四个区A～D按每区两条选择八条位线BL。四个区A～D上各自设置每两条一组的备用位线SBL。同时被选择的两条位线BL中至少有一条位线BL不良时，该两条一组的位线BL被置换成同一区域内的两条一组的备用位线SBL。如图19所示，两条一组的位线BL和两条一组的备用位线SBL，被供给来自同一恒流电路(图中为13)的写入电流。
并且，图20是另一例在采用冗余方式的MRAM器件上应用本发明的方框图。该MRAM器件中，四条一组的位线BL同时被选择。四条位线BL上分别流入恒流电路13～16的输出电流。设置四条一组的备用位线SBL。同时被选中的四条位线BL中至少有一条位线BL不良时，该四条一组的位线BL置换成四条一组的备用位线SBL。如图21所示，在四条一组的位线BL中的一条位线BL和对应于该位线BL的备用位线SBL上，从同一恒流电路(例如13)供给写入电流。
本次公开的实施例的所有方面仅为例示，并不限制本发明。本发明的范围并不是上述的说明，而是由权利要求的范围所决定，它包括与权利要求的范围等价的以及该范围内的任意变更。
Claims (10)
1.一种薄膜磁性体存储装置，其中设有：
各自以磁的方式将数据信号存储的多个存储单元；
分别对应于所述多个存储单元设置的多条数据写入线；
输出预定恒流的恒流电路；
依据地址信号选择所述多个存储单元中的任意存储单元的、在对应于选中的存储单元的数据写入线上流入所述恒流电路的输出电流以向该存储单元写入数据信号的写入电路；
用以置换所述多个存储单元中的不良存储单元的备用存储单元，以及
对应于所述备用存储单元设置的备用数据写入线；
所述不良存储单元被所述地址信号指定时，所述写入电路选择所述备用存储单元来代替所述不良存储单元，并向所述备用数据写入线流入所述恒流电路的输出电流，对所述备用存储单元进行数据信号的写入。
2.一种薄膜磁性体存储装置，其中设有：
各自以磁的方式将数据信号存储的多个存储单元；
分别对应于所述多个存储单元设置的多条数据写入线；
输出预定恒流的恒流电路；及
依据地址信号选择所述多个存储单元中的任意存储单元的、在对应于选中的存储单元的数据写入线上流入所述恒流电路的输出电流以向该存储单元写入数据信号的写入电路，
所述多个存储单元预先按每组N个分组，N为不小于2的整数；
所述写入电路按照所述地址信号选择多个存储单元组中的任意存储单元组，使得在对应于选中的存储单元组的N条数据写入线上分流所述恒流电路的输出电流，以分别对属于该存储单元组的N个存储单元进行数据信号的写入。
3.如权利要求2所述的薄膜磁性体存储装置，其特征在于：
其中还设有，
用以置换所述多个存储单元组中属于不良存储单元组的N个存储单元的N个备用存储单元，以及
分别对应于所述N个备用存储单元设置的N条备用数据写入线；
所述不良存储单元组被所述地址信号指定时，所述写入电路选择所述N个备用存储单元来代替所述不良存储单元组，使得在所述N条备用数据写入线上分流所述恒流电路的输出电流，以分别对所述N个备用存储单元进行数据信号的写入。
4.一种薄膜磁性体存储装置，其中设有：
各自以磁的方式将数据信号存储的多个存储单元；
分别对应于所述多个存储单元设置的多条数据写入线；
输出预定恒流的恒流电路；及
依据地址信号选择所述多个存储单元中的任意存储单元的、在对应于选中的存储单元的数据写入线上流入所述恒流电路的输出电流以向该存储单元写入数据信号的写入电路，
所述多个存储单元配置在多个行多个列上；
所述多条数据写入线是分别对应于所述多个列设置的多条位线；
所述薄膜磁性体存储装置中还有，分别对应于所述多个行设置的多条数位线；
所述写入电路中有，
按照行地址信号选择所述多条数位线中的任意数位线，并向选中的数位线流入写入电流的数位线驱动器，以及
按照列地址信号选择所述多条位线中的任意位线，并向选中的位线流入所述恒流电路的输出电流的位线驱动器。
5.一种薄膜磁性体存储装置，其中设有：
各自以磁的方式将数据信号存储的多个存储单元；
分别对应于所述多个存储单元设置的多条数据写入线；
输出预定恒流的恒流电路；及
依据地址信号选择所述多个存储单元中的任意存储单元的、在对应于选中的存储单元的数据写入线上流入所述恒流电路的输出电流以向该存储单元写入数据信号的写入电路，
所述多个存储单元配置在多个行多个列上；
所述多条数据写入线是分别对应于所述多个行设置的多条数位线；
所述薄膜磁性体存储装置中还有，分别对应于所述多个列设置的多条位线；
所述写入电路中有，
按照行地址信号选择所述多条数位线中的任意数位线，并向选中的数位线流入所述恒流电路的输出电流的数位线驱动器，以及
按照列地址信号选择所述多条位线中的任意位线，并向选中的位线流入写入电流的位线驱动器。
6.一种薄膜磁性体存储装置，其中设有：
各自以磁的方式将数据信号存储的多个存储单元；
分别对应于所述多个存储单元设置的多条数据写入线；
输出预定恒流的恒流电路；及
依据地址信号选择所述多个存储单元中的任意存储单元的、在对应于选中的存储单元的数据写入线上流入所述恒流电路的输出电流以向该存储单元写入数据信号的写入电路，
其特征在于，所述恒流电路中有，
连接在电源电位线和输出节点之间的、其输入电极接受控制电压的、使所述恒流输出的第一晶体管，以及
连接在所述输出节点和接地电位线之间的、在所述恒流输出时被截止的第二晶体管。
7.如权利要求6所述的薄膜磁性体存储装置，其特征在于：
所述第二晶体管在导通时使与所述恒流大致相等电平的电流输出。
8.如权利要求6所述的薄膜磁性体存储装置，其特征在于：
所述第二晶体管响应所述输出节点通过所述写入电路与所述数据写入线之连接而被截止。
9.一种薄膜磁性体存储装置，其中设有：
各自以磁的方式将数据信号存储的多个存储单元；
分别对应于所述多个存储单元设置的多条数据写入线；
输出预定恒流的恒流电路；及
依据地址信号选择所述多个存储单元中的任意存储单元的、在对应于选中的存储单元的数据写入线上流入所述恒流电路的输出电流以向该存储单元写入数据信号的写入电路，其特征在于，
为向所述存储单元写入数据信号而必须流入所述数据写入线的电流，按照某种参数变化，
所述恒流电路使所述恒流的电平按照所述某种参数变化，
所述某种参数为温度。
10.如权利要求9所述的薄膜磁性体存储装置，其特征在于：
所述恒流电路中有，
输出与绝对温度成比例的电流的绝对温度比例电流发生电路，
输出其温度依存性不同于所述绝对温度比例电流发生电路的输出电流的温度依存性的电流的温度依存性电流发生电路，以及
基于所述绝对温度比例电流发生电路的输出电流和所述温度依存性电流发生电路的输出电流，输出所述恒流的恒流发生电路。
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