KR101161745B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 자기 터널 접합 소자(Magnetic Tunnel Junction device, MTJ)를 이용하는 반도체 메모리 장치에 관한 것으로, 제1 및 제2 구동라인 사이에 접속되고 상기 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 메모리 셀, 및 쓰기 동작시 온도 정보에 응답하여 상기 제1 및 제2 구동라인에 공급되는 공급전류를 제어하기 위한 전류제어수단을 구비하는 반도체 메모리 장치를 제공한다.
MRAM, 자기 터널 접합 소자, 소오스 라인, 비트 라인

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 자기 터널 접합 소자(Magnetic Tunnel Junction element, MTJ)를 이용하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory) 장치와 SRAM(Static Random Access Memory) 장치는 휘발성 메모리 장치로서 전원을 인가받지 않는 경우 메모리 셀(memory cell)에 저장된 데이터를 잃어버리는 단점을 갖는다. 따라서, 요즈음에는 비휘발성 메모리 장치에 관한 연구가 활발히 진행중이며, 이 중에는 자기 메모리 장치의 일종인 MRAM(Magnetic Random Access Memory) 장치가 있다. 특히, MRAM 장치는 비휘발성 특성뿐 아니라 고집적화가 가능하고 고속 동작 및 저전력 소모 특성을 가지기 때문에, 차세대 반도체 메모리 장치로 주목받고 있다.
MRAM 장치의 메모리 셀은 외부에서 인가되는 어드레스에 대응하여 스위칭 동작을 수행하는 하나의 트랜지스터(transistor)와 정보를 저장하는 자기 터널 접합 소자(MTJ)로 구성된다. 자기 메모리 소자의 일종인 자기 터널 접합 소자(MTJ)는 두 강자성체의 자화 방향(magnetization direction)에 따라 자기저항비(MagnetoResistance, MR)가 달라지는데, MRAM 장치 내부에서는 이러한 자기저항비 변화를 감지하여 자기 터널 접합 소자에 저장된 데이터가 '1' 인지 '0' 인지를 판단한다.
도 1 은 일반적인 반도체 메모리 장치의 메모리 셀 구조를 설명하기 위한 도면이다.
도 1 을 참조하면, 메모리 셀은 하나의 트랜지스터(TR)와 하나의 자기 터널 접합 소자(MTJ)로 구성된다.
트랜지스터(TR)는 액티브 동작시 어드레스에 대응하여 스위칭 동작을 수행하기 위한 것으로서, 소오스 라인(SL)과 자기 터널 접합 소자(MTJ) 사이에 소오스-드레인 경로가 형성되고 워드 라인(WL)에 게이트가 접속되어 워드 라인(WL)의 활성화 여부에 따라 턴 온/오프(turn on/off) 된다.
자기 터널 접합 소자(MTJ)는 자유막(free layer, 130A)과, 터널절연막(130B), 및 핀드막(pinned layer, 130C)으로 구성된다. 여기서, 자유막(130A)은 강자성체로 이루어지며 외부 자극(예컨대, 자기 터널 접합 소자(MTJ)에 투과되는 전류)에 의하여 자화방향이 변하고, 핀드막(130C)은 외부 자극이 가해지더라도 자화방향이 변하지 않는다. 참고로, 핀드막(130C)은 반강자성체로 이루어진 피닝막(도시되지 않음)에 의하여 자화방향이 고정되며, 터널절연막(130B)은 예컨대, 마그네슘 산화막(MgO)으로 형성될 수 있다.
이러한, 자기 터널 접합 소자(MTJ)는 양단에 걸리는 전압에 따라 투과 전류가 흐르게 되는데 이 전류 방향에 따라 자유막(130A)의 자화방향이 결정된다. 만약, 자유막(130A)의 자화방향이 핀드막(130C)의 자화방향과 일치하는 경우 자기 터널 접합 소자(MTJ)의 저항값은 작아지게 되고, 자유막(130A)의 자화방향이 핀드막(130C)의 자화방향과 일치하지 않는 경우 자기 터널 접합 소자(MTJ)의 저항값은 커지게 된다. 일반적으로 자유막(130A)과 핀드막(130C)의 자화방향이 일치하는 상태가 '0' 데이터에 해당하며, 그 반대의 경우가 '1' 데이터에 해당한다.
도 2A 및 도 2B 는 도 1 의 자기 터널 접합 소자(MTJ)의 데이터 쓰기 동작을 설명하기 위한 도면으로서, 도 2A 는 자기 터널 접합 소자(MTJ)에 '0' 데이터가 쓰여지는 동작이고, 도 2B 는 자기 터널 접합 소자(MTJ)에 '1' 데이터가 쓰여지는 동작이다. 설명의 편의를 위하여 도 2A 와 도 2B 의 워드 라인(WL)은 활성화되어 있다고 가정하기로 한다. 이 경우, 자기 터널 접합 소자(MTJ)는 비트 라인(BL)과 소오스 라인(SL)을 연결하는 전류 경로에 포함된다.
우선, 도 1 과 도 2A 를 참조하여 '0' 데이터의 쓰기 동작을 살펴보기로 한다.
'0' 데이터의 쓰기 동작시 쓰기 구동 회로(도시되지 않음)는 비트 라인(SL)을 쓰기전원전압으로 구동하고, 소오스 라인(SL)을 접지전원전압(VSS)으로 구동한다. 다시 말하면, '0' 데이터의 쓰기 동작시에는 핀드막(130C) 대비 자유막(130A)에 일정 크기 이상의 예정된 전압을 인가하여 비트 라인(BL) → 자기 터널 접합 소자(MTJ) → 소오스 라인(SL) 방향으로 임계 전류 이상의 전류가 형성될 수 있도록 한다. 이 경우 자유막(130A)과 핀드막(130C)의 자화방향은 동일하게 된다. 즉, 자기 터널 접합 소자(MTJ)의 저항값은 작아지게 되고, '0' 데이터의 쓰기 동작이 이루어진다.
다음으로, 도 1 과 도 2B 를 참조하여 '1' 데이터의 쓰기 동작을 살펴보기로 한다.
'1' 데이터의 쓰기 동작시에는 '0' 데이터의 쓰기 동작과 반대로 자유막(130A) 대비 핀드막(130C)에 일정 크기 이상의 예정된 전압을 인가하여 소오스 라인(SL) → 자기 터널 접합 소자(MTJ) → 비트 라인(BL) 방향으로 임계 전류 이상의 전류가 형성될 수 있도록 한다. 이 경우 자유막(130A)과 핀드막(130C)의 자화방향은 서로 반대가 된다. 즉, 자기 터널 접합 소자(MTJ)의 저항값은 커지게 되고, '1' 데이터의 쓰기 동작이 이루어진다.
도 3 은 도 1 의 자기 터널 접합 소자(MTJ)의 온도 및 전압에 따른 투과 자기 저항(Tunnel MagnetoResistance, TMR) 특성을 나타낸 도면이다.
도 3 에서 알 수 있듯이, 자기 터널 접합 소자(MTJ)는 이력현상(hysteresis)을 가지고 있으며, 자기 터널 접합 소자(MTJ)를 포함하는 전류 경로에 흐르는 임계전류와 방향에 따라 두 가지 안정적인 상태, 즉 저항값이 작은 상태와 저항값이 큰 상태를 갖는다. 이러한 안정적인 상태는 전원이 인가되지 않더라도 유지되며, 반도체 메모리 장치는 이를 이용하여 저장된 데이터의 비휘발성 특성을 보장한다.
한편, 일반적으로 자기 터널 접합 소자(MTJ)는 온도에 따라 스위칭 전류가 달라진다. 여기서 스위칭 전류란 자기 터널 접합 소자(MTJ)에 '0' 또는 '1' 데이터 가 쓰이는 시점의 전류를 의미한다. 도 3 의 점선으로 표시된 영역에서 알 수 있듯이, 자기 터널 접합 소자(MTJ)의 스위칭 전류는 고온(70℃)으로 갈수록 줄어드는 반면, 저온(0℃)으로 갈수록 늘어나는 소자 특성이 있다. 이러한 자기 터널 접합 소자(MTJ)의 특성은 PVT(Process, Voltage, Temperature)에 따라 불안정한 쓰기 동작을 야기한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 데이터의 쓰기 동작시 자기 터널 접합 소자에 공급되는 공급전류를 온도에 따라 제어할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 데이터의 쓰기 동작시 비트 라인과 소오스 라인에 반영되는 전원전압을 온도에 따라 제어할 수 있는 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
또한, 본 발명은 데이터의 쓰기 동작시 메모리 셀의 전류 경로를 형성하기 위한 스위칭 회로를 제어하는 워드 라인의 활성화 구간 또는 구동전압레벨을 온도에 따라 제어함으로써, 자기 터널 접합 소자에 흐르는 구동 전류량을 조절할 수 있는 반도체 메모리 장치를 제공하는데 또 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 제1 및 제2 구동라인 사이에 접속되고, 상기 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 메모리 셀; 및 쓰기 동작시 온도 정보에 응답하여 상기 제1 및 제2 구동라인에 공급되는 공급전류를 제어하기 위한 전류제어수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 제1 및 제2 구동라인 사이에 접속되고, 상기 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 메모리 셀; 쓰기 동작시 데이터에 대응하여 상기 제1 및 제2 구동라인을 구동하기 위한 쓰기구동수단; 및 온도 정보에 응답하여 상기 쓰기구동수단에 인가되는 전원전압을 제어하기 위한 전압제어수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 제1 및 제2 구동라인 사이에 접속되고, 상기 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 메모리 셀; 쓰기 동작시 상기 제1 및 제2 구동라인 중 데이터에 대응하는 구동라인을 제1 전원전압으로 구동하기 위한 기본 쓰기구동수단; 및 온도 정보에 응답하여 상기 제1 및 제2 구동라인 중 상기 데이터에 대응하는 구동라인을 제2 전원전압으로 추가 구동하기 위한 추가 쓰기구동수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 자신의 전류 경로를 통해 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 저장수단; 워드라인의 활성화 구간 동안 상기 저장수단과 제1 및 제2 구동라인을 포함하는 전류 경로를 형성하기 위한 스위칭수단; 및 온도 정보에 따라 상기 스위칭수단을 제어하여 상기 제1 및 제2 구동라인을 통해 흐르는 구동전류량을 제어하기 위한 구동전류 제어수단을 구비한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터의 쓰기 동작시 자기 터널 접합 소자에 공급되는 공급전류 또는 자기 터널 접합 소자에 흐르는 구동 전류량을 온도에 대응하여 제어함으로써, 반도체 메모리 장치 반영되는 온도에 따라 스위칭 전류를 조절하는 것이 가능하다. 나아가 반도체 메모리 장치는 이를 통해 원하는 데이터의 안정적인 쓰기 동작을 보장해 줄 수 있다.
본 발명은 쓰기 동작시 반도체 메모리 장치에 반영되는 온도에 따라 스위칭 전류를 제어함으로써, 반도체 메모리 장치는 온도가 변하더라도 원하는 데이터의 안정적인 쓰기 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 반도체 메모리 장치에 PVT(Process, Voltage, Temperature)에 따른 변화가 발생하더라도 입력데이터의 안정적인 쓰기 동작을 확보할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 온도에 따라 스위칭 전류를 제어함으로써, 데이터를 저장하는데 소모되는 전력을 최소화할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4 를 참조하면, 반도체 메모리 장치는 메모리 셀(410)과, 쓰기구동부(430), 및 전압제어부(450)를 구비한다.
메모리 셀(410)은 비트 라인(BL)과 소오스 라인(SL)에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 것으로, 비트 라인(BL)과 소오스 라인(SL) 사이에 접속된 자기 터널 접합 소자(MTJ)와 스위칭부(TR)를 구비한다.
쓰기구동부(430)는 쓰기 동작시 입력데이터(DAT)에 대응하여 비트 라인(BL)과 소오스 라인(SL)을 구동하기 위한 것으로, 쓰기 인에이블신호(WREN)와 입력데이터(DAT)를 입력받아 해당 라인을 쓰기전원전압(V_WD) 또는 접지전원전압(VSS)으로 구동한다. 다시 말하면, 쓰기구동부(430)는 입력데이터(DAT)가 '0' 인 경우 비트 라인(BL)을 쓰기전원전압(V_WD)으로 구동하고 소오스 라인(SL)을 접지전원전압(VSS)으로 구동한다. 그리고, 입력데이터(DAT)가 '1' 인 경우 비트 라인(BL)을 접지전원전압(VSS)으로 구동하고 소오스 라인(SL)을 쓰기전원전압(V_WD)으로 구동한다. 여기서, 쓰기 인에이블신호(WREN)는 반도체 메모리 장치의 쓰기 동작시 활성화되는 신호일 수 있다.
전압제어부(450)는 온도 정보(INF_TMP)에 응답하여 쓰기구동부(430)에 인가되는 전원전압인 쓰기전원전압(V_WD)을 제어한다. 본 발명에 따른 쓰기전원전압(V_WD)은 온도 정보(INF_TMP)에 대응하는 전압레벨을 가진다. 여기서, 온도 정보(INF_TMP)는 설계에 따라 아날로그 신호 또는 디지털 신호가 될 수 있으며, 이하 설명의 편의를 위하여 온도 정보(INF_TMP)가 디지털 신호인 경우를 일례로 설명하 기로 한다.
도 5 는 도 4 의 온도 정보(INF_TMP)를 출력하는 온도정보 생성부를 설명하기 위한 블록도이다.
도 5 를 참조하면, 온도정보 생성부는 반도체 메모리 장치의 온도에 따라 가변하는 온도 정보(INF_TMP)를 생성하기 위한 것으로, 온도전압 생성부(510)와, 온도정보 출력부(530)를 구비한다.
온도전압 생성부(510)는 온도에 대응하는 전압레벨을 갖는 제1 온도전압(V_TMP1)과, 예정된 전압레벨을 갖는 제2 온도전압(V_TMP2)을 생성한다. 온도정보 출력부(530)는 제1 및 제2 온도전압(V_TMP1, V_TMP2)의 전압 레벨에 따라 논리'하이(high)' 또는 논리'로우(low)'의 온도 정보(INF_TMP)를 출력한다. 온도 정보(INF_TMP)와 제1 및 제2 온도전압(V_TMP1, V_TMP2)의 온도에 따른 관계는 도 7 에서 다시 살펴보기로 하며, 본 발명의 실시예에 따른 온도 정보(INF_TMP)는 반도체 메모리 장치에 반영되는 온도가 비교적 낮은 경우 논리'로우'가 되고 온도가 비교적 높은 경우 논리'하이'가 된다.
도 6 은 도 4 의 전압제어부(450)를 설명하기 위한 도면이다.
도 6 을 참조하면, 전압제어부(450)는 온도 정보(INF_TMP)에 대응하는 전압 레벨의 제1 및 제2 전압(VH, VL)을 생성하기 위한 전압생성부(610)와, 온도 정보(INF_TMP)에 응답하여 제1 또는 제2 전압(VH, VL)으로 쓰기전원전압(V_WD)단을 구동하기 위한 구동부(630)를 구비한다. 여기서, 제1 및 제2 전압(VH, VL)은 도 7 에서 다시 설명하겠지만 서로 다른 전압레벨을 갖는다.
한편, 구동부(630)는 온도 정보(INF_TMP)에 응답하여 제1 전압(VH)으로 쓰기전원전압(V_WD)단을 구동하기 위한 제1 PMOS 트랜지스터(PM1)와, 온도 정보(INF_TMP)에 응답하여 제2 전압(VL)으로 쓰기전원전압(V_WD)단을 구동하기 위한 제2 PMOS 트랜지스터(PM2)를 구비한다.
여기서, 제1 PMOS 트랜지스터(PM1)는 제1 전압(VH)단과 쓰기전원전압(V_WD)단 사이에 소오스-드레인 경로가 형성되고 온도 정보(INF_TMP)를 게이트로 입력받으며, 제2 PMOS트랜지스터(PM2)는 제2 전압(VL)단과 쓰기전원전압(V_WD)단 사이에 소오스-드레인 경로가 형성되고 온도 정보(INF_TMP)를 반전한 신호를 게이트로 입력받는다. 이에 대한 동작 설명은 도 7 을 통해 살펴보기로 한다.
도 7 은 도 5 의 온도정보 생성부와 도 6 의 전압제어부(450)의 개략적인 동작을 설명하기 위한 파형도이다.
도 4 내지 도 7 을 참조하면, 온도전압 생성부(510)는 온도가 높아짐에 따라 전압 레벨이 높아지는 제1 온도전압(V_TMP1)과, 온도와 상관없이 일정한 전압 레벨을 유지하는 제2 온도전압(V_TMP2)을 생성한다. 온도정보 출력부(530)는 제1 온도전압(V_TMP1)와 제2 온도전압(V_TMP2)을 비교하여 그 결과를 온도 정보(INF_TMP)로서 출력한다. 따라서, 온도 정보(INF_TMP)는 반도체 메모리 장치에 반영되는 온도가 비교적 낮은 구간에서 논리'로우'가 되고, 온도가 비교적 높은 구간에서 논리'하이'가 된다.
한편, 전압제어부(450)는 이렇게 생성되는 온도 정보(INF_TMP)에 응답하여 쓰기전원전압(V_WD)단을 비교적 높은 전압레벨을 갖는 제1 전압(VH) 또는 비교적 낮은 전압레벨을 갖는 제2 전압(VL)으로 구동한다. 즉, 도 6 의 구동부(630)의 구성에서는 온도 정보(INF_TMP)가 논리'로우'인 경우 제1 PMOS 트랜지스터(PM1)가 턴 온(turn on)되어 쓰기전원전압(V_WD)단을 제1 전압(VH)으로 구동하고, 온도 정보(INF_TMP)가 논리'하이'인 경우 제2 PMOS 트랜지스터(PM2)가 턴 온 되어 쓰기전원전압(V_WD)을 제2 전압(VL)으로 구동한다.
도 8 은 도 4 의 쓰기구동부(430)를 설명하기 위한 회로도이다.
도 8 을 참조하면, 쓰기구동부(430)는 입력데이터(DAT)와 쓰기 인에이블신호(WREN)에 응답하여 제1 및 제2 구동제어신호(CTR1, CTR2)를 생성하기 위한 제어신호 생성부(810)와, 제1 및 제2 구동제어신호(CTR1, CTR2)에 응답하여 비트 라인(BL)과 소오스 라인(SL)을 각각 구동하기 위한 제1 및 제2 라인구동부(830, 850)를 구비한다. 여기서, 제1 및 제2 라인구동부(830, 850)는 본 발명에 따라 생성된 쓰기전원전압(V_WD)을 인가받으며, 쓰기 인에이블신호(WREN)와 입력데이터(DAT)에 대응하는 제1 및 제2 구동제어신호(CTR1, CTR2)에 따라 해당하는 라인을 쓰기전원전압(V_WD) 또는 접지전원전압(VSS)으로 구동한다.
본 발명의 제1 실시예에 따른 반도체 메모리 장치는 쓰기전원전압(V_WD)단에 인가되는 전원전압을 온도 정보(INF_TMP)에 따라 조절하는 것이 가능하다. 따라서, 제1 실시예에서는 쓰기구동부(430)가 쓰기 인에이블신호(WREN)의 활성화 구간에서 입력데이터(DAT)에 따라 비트 라인(BL) 또는 소오스 라인(SL)을 구동할 때, 온도 정보(INF_TMP)에 따라 전압 레벨이 조절되는 쓰기전원전압(V_WD)을 사용하는 것이 가능하다. 여기서, 비트 라인(BL)과 소오스 라인(SL)을 구동하는데 사용되는 쓰기 전원전압(V_WD)단을 온도에 따라 조절할 수 있다는 것은 자기 터널 접합 소자(MTJ)에 공급되는 공급전류를 조절할 수 있음을 의미한다. 다시 말하면, 온도가 비교적 낮은 경우 쓰기전원전압(V_WD)의 전압 레벨을 높여주어 자기 터널 접합 소자(MTJ)에 공급되는 공급전류를 늘려줄 수 있고, 온도가 비교적 높은 경우 쓰기전원전압(V_WD)의 전압 레벨을 낮춰주어 자기 터널 접합 소자(MTJ)에 공급되는 공급전류를 줄여줄 수 있다.
결국, 전압제어부(450)는 온도 정보(INF_TMP)에 따라 비트 라인(BL)과 소오스 라인(SL)에 공급되는 공급전류를 제어할 수 있으며, 여기서, 전압제어부(450)는 비트 라인(BL)과 소오스 라인(SL) 입장에서 공급전류를 제어하는 회로의 역할을 수행한다.
도 9 는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 9 를 참조하면, 반도체 메모리 장치는 메모리 셀(910)과, 기본 쓰기구동부(930), 및 추가 쓰기구동부(950)를 구비한다. 설명의 편의를 위하여 제2 실시예의 온도 정보(INF_TMP)는 제1 실시예와 마찬가지로 디지털 신호인 경우를 일례로 한다.
메모리 셀(910)은 비트 라인(BL)과 소오스 라인(SL)에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 것으로, 비트 라인(BL)과 소오스 라인(SL) 사이에 접속된 자기 터널 접합 소자(MTJ)와 스위칭부(TR)를 구비한다.
기본 쓰기구동부(930)는 쓰기 동작시 비트 라인(BL)과 소오스 라인(SL) 중 입력데이터(DAT)에 대응하는 구동라인을 제1 전원전압(V_WD1) 또는 접지전원전압(VSS)으로 구동한다. 기본 쓰기구동부(930)는 도 4 의 제1 실시예의 쓰기 구동부(430)와 마찬가지로 입력데이터(DAT)가 '0' 인 경우 비트 라인(BL)을 제1 전원전압(V_WD1)으로 구동하고 소오스 라인(SL)을 접지전원전압(VSS)으로 구동한다. 그리고, 입력데이터(DAT)가 '1' 인 경우 비트 라인(BL)을 접지전원전압(VSS)으로 구동하고 소오스 라인(SL)을 제1 전원전압(V_WD1)으로 구동한다.
추가 쓰기구동부(950)는 온도 정보(INF_TMP)에 응답하여 비트 라인(BL)과 소오스 라인(SL) 중 구동제어신호(CTR)에 대응하는 구동라인을 제2 전원전압(V_WD2)으로 추가 구동한다. 여기서, 구동제어신호(CTR)는 도 10 에서 다시 설명하겠지만, 입력데이터(DAT)에 대응하는 신호이다.
본 발명에 제2 실시예에 따른 반도체 메모리 장치는 기본 쓰기구동부(930)가 입력데이터(DAT)에 따라 비트 라인(BL)과 소오스 라인(SL)을 구동하고, 추가 쓰기구동부(950)가 온도 정보(INF_TMP)와 입력데이터(DAT)에 따라 비트 라인(BL)과 소오스 라인(SL)을 추가로 구동하는 것이 가능하다. 따라서, 비트 라인(BL)과 소오스 라인(SL)에 공급되는 공급전류는 추가 쓰기구동부(950)의 동작 여부에 따라 제어될 수 있다. 본 발명의 제2 실시예에서는 비트 라인(BL)과 소오스 라인(SL)을 제2 전원전압(V_WD2)으로 추가 구동하는 것을 일례로 하였지만, 설계에 따라 접지전원전압(VSS)을 추가로 구동하는 것도 가능할 것이다.
도 10 은 도 9 의 기본 쓰기구동부(930)와 추가 쓰기구동부(950)를 설명하기 위한 회로도이다.
도 9 와 도 10 을 참조하면, 기본 쓰기구동부(930)는 제어신호 생성부(1010)와, 비트라인 기본구동부(1030A)와, 소오스라인 기본구동부(1030B)를 구비한다.
제어신호 생성부(1010)는 쓰기 인에이블신호(WREN)와 입력데이터(DAT)에 응답하여 해당하는 제1 및 제2 구동제어신호(CTR1, CTR2)를 생성한다. 이때, 제1 및 제2 구동제어신호(CTR1, CTR2)는 쓰기 인에이블신호(WREN)가 논리'하이'로 활성화된 구간에서 입력데이터(DAT)에 대응하는 논리 레벨 값을 갖는다. 즉, 입력데이터(DAT)가 '0' 인 경우 제1 및 제2 구동제어신호(CTR1, CTR2)는 논리'로우'가 되고, 반대로 입력데이터(DAT)가 '1' 인 경우 제1 및 제2 구동제어신호(CTR1, CTR2)는 논리'하이'가 된다.
비트라인 기본구동부(1030A)는 제1 전원전압(V_WD1)과 접지전원전압(VSS) 사이에 직렬 연결된 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)를 구비하며, 제1 PMOS 트랜지스터(P1)는 제1 구동제어신호(CTR1)를 게이트로 입력받고 제1 NMOS 트랜지스터(N1)는 제2 구동제어신호(CTR2)를 게이트로 입력받는다. 제1 PMOS 트랜지스터(P1)와 제1 NMOS 트랜지스터(N1)의 공통 노드는 비트 라인(BL)에 연결되어 있으며, 비트 라인(BL)은 제1 및 제2 구동제어신호(CTR1, CTR2)에 응답하여 제1 전원전압(V_WD1) 또는 접지전원전압(VSS)으로 구동된다.
소오스라인 기본구동부(1030B)는 제1 전원전압(V_WD)과 접지전원전압(VSS) 사이에 직렬 연결된 제2 PMOS 트랜지스터(P2)와 제2 NMOS 트랜지스터(N2)를 구비하며, 제2 PMOS 트랜지스터(P2)는 제2 구동제어신호(CTR2)를 반전한 신호를 게이트로 입력받고 제2 NMOS 트랜지스터(N2)는 제1 구동제어신호(CTR1)를 반전한 신호를 게 이트로 입력받는다. 제2 PMOS 트랜지스터(P2)와 제2 NMOS 트랜지스터(N2)의 공통 노드는 소오스 라인(SL)에 연결되어 있으며, 소오스 라인(SL)은 제1 및 제2 구동제어신호(CTR1, CTR2)에 응답하여 제1 전원전압(V_WD1) 또는 접지전원전압(VSS)으로 구동된다.
한편, 추가 쓰기구동부(950)는 비트라인 추가구동부(1050A)와 소오스라인 추가구동부(1050B)를 구비한다. 참고로, 제2 전원전압(V_WD2)은 제1 전원전압(V_WD1)과 동일한 전압 레벨이거나 서로 다른 전압 레벨일 수 있다.
비트라인 추가구동부(1050A)는 온도 정보(INF_TMP)와 제1 구동제어신호(CTR1)에 응답하여 비트 라인(BL)을 제2 전원전압(V_WD2)으로 구동하기 위한 것으로, 제2 전원전압(V_WD2)과 비트 라인(BL) 사이에 소오스-드레인 경로가 형성되고 온도 정보(INF_TMP)와 제1 구동제어신호(CTR1)에 대응하는 신호를 게이트로 입력받는 제3 PMOS 트랜지스터(P3)를 구비한다.
소오스라인 추가구동부(1050B)는 온도 정보(INF_TMP)와 제2 구동제어신호(CTR2)에 응답하여 소오스 라인(SL)을 제2 전원전압(V_WD2)으로 구동하기 위한 것으로, 제2 전원전압(V_WD2)과 소오스 라인(SL) 사이에 소오스-드레인 경로가 형성되고 온도 정보(INF_TMP)와 제2 구동제어신호(CTR2)에 대응하는 신호를 게이트로 입력받는 제3 NMOS 트랜지스터(N3)를 구비한다.
본 발명에 따른 제2 실시예 역시 온도 정보(INF_TMP)가 도 7 에서 볼 수 있듯이 디지털 신호인 것을 일례로 하였다. 즉, 반도체 메모리 장치에 반영되는 온도가 비교적 낮은 경우 온도 정보(INF_TMP)는 논리'로우'가 되고 온도가 비교적 높은 경우 온도 정보(INF_TMP)는 논리'하이'가 된다. 따라서, 비트라인 추가구동부(1050A)와 소오스라인 추가구동부(1050B)는 온도가 비교적 낮은 경우에 인에이블되고 입력데이터(DAT)에 따라 비트 라인(BL) 또는 소오스 라인(SL)이 제2 전원전압(V_WD2)으로 추가 구동된다.
이하, 기본 쓰기구동부(1010, 1030A, 1030B)와 추가 쓰기구동부(1050A, 1050B)의 간한단 동작을 살펴보기로 한다.
반도체 메모리 장치의 쓰기 동작시 쓰기 인에이블신호(WREN)는 논리'하이'가 된다. 이때, 반도체 메모리 장치에 반영되는 온도가 비교적 낮은 경우 온도 정보(INF_TMP)는 논리'로우'가 되어 비트라인 추가구동부(1050A)와 소오스라인 추가구동부(1050B)가 인에이블된다. 따라서, 비트라인 기본구동부(1030A)와 비트라인 추가구동부(1050A)와, 소오스라인 기본구동부(1050A), 및 소오스라인 추가구동부(1050B)는 입력데이터(DAT)에 따라 비트 라인(BL)과 소오스 라인(SL)을 해당하는 전원전압으로 구동한다. 즉, 입력데이터(DAT)가 '0' 인 경우 비트 라인(BL)은 제1 및 제2 전원전압(V_WD1, V_WD2)으로 구동되고, 입력데이터(DAT)가 '1' 인 경우 소오스 라인(SL)은 제1 및 제2 전원전압(V_WD1, V_WD2)으로 구동된다.
한편, 반도체 메모리 장치에 반영되는 온도가 비교적 높은 경우 온도 정보(INF_TMP)는 논리'하이'가 되어 비트라인 추가구동부(1050A)와 소오스라인 추가구동부(1050B)가 디스에이블된다. 즉, 입력데이터(DAT)가 '0' 인 경우 비트 라인(BL)은 제1 전원전압(V_WD1)으로 구동되고, 입력데이터(DAT)가 '1' 인 경우 소오스 라인(SL)은 제1 전원전압(V_WD1)으로 구동된다.
온도 정보(INF_TMP)에 따라 비트 라인(BL)과 소오스 라인(SL)을 구동하는 전원전압이 달라진다는 것은 비트 라인(BL)과 소오스 라인(SL) 사이에 접속된 메모리 셀(910, 도 9 참조)에 공급되는 공급전류가 달라짐을 의미한다. 즉, 본 발명에 따른 제2 실시예는 제1 실시예와 마찬가지로 온도 정보(INF_TMP)에 따라 비트 라인(BL)과 소오스 라인(SL)에 공급되는 공급전류를 제어할 수 있으며, 여기서 추가 쓰기구동부(950)는 비트 라인(BL)과 소오스 라인(SL) 입장에서 공급전류를 제어하는 회로의 역할을 수행한다.
도 11 은 본 발명의 제3 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 11 을 참조하면, 반도체 메모리 장치는 메모리 셀(1110)과, 쓰기구동부(1130), 및 구동전류 제어부(1150)를 구비한다.
메모리 셀(1110)은 제1 및 제2 실시예에서 설명한 바와 같이 비트 라인(BL)과 소오스 라인(SL)을 통해 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 저장수단인 자기 터널 접합 소자(MTJ)와, 워드 라인(WL)의 활성화 구간 동안 비트 라인(BL)과 자기 터널 접합 소자(MTJ)와 소오스 라인(SL)을 하나의 전류 경로로 형성하기 위한 스위칭부(TR)를 구비한다.
쓰기구동부(1130)는 쓰기 인에이블신호(WREN)와 입력데이터(DAT)에 응답하여 비트 라인(BL)과 소오스 라인(SL)을 구동하기 위한 것으로, 비트 라인(BL)과 소오스 라인(SL) 각각은 입력데이터(DAT)에 따라 쓰기전원전압(V_WD) 또는 접지전원전압(VSS)으로 구동된다. 쓰기구동부(1130)의 동작에 따라 메모리 셀(1110)에는 입력 데이터(DAT)에 대응하는 데이터가 저장된다.
구동전류 제어부(1150)는 액티브 명령(ACT)과 온도 정보(INF_TMP)에 따라 스위칭부(TR)을 제어하여 비트 라인(BL)과 소오스 라인(SL)을 통해 흐르는 구동전류량을 제어한다. 본 발명의 제3 실시예에 따른 구동전류 제어부(1150)는 액티브 동작시 반도체 메모리 장치에 반영되는 온도에 따라 스위칭부(TR)의 전류 구동력 또는 인에이블 구간을 조절하여 비트 라인(BL)과 소오스 라인(SL)을 통해 흐르는 구동전류량을 제어하는 것이 가능하다. 이하, 도 12 와 도 13 을 통해 구동전류 제어부(1150)의 다양한 구성을 살펴보기로 한다.
도 12 및 도 13 은 도 11 의 구동전류 제어부(1150)를 설명하기 위한 블록도이다.
도 12 를 참조하면, 구동전류 제어부(1150)는 온도 정보(INF_TMP)에 응답하여 스위칭부(TR)의 전류 구동력을 조절하기 위한 것으로, 워드라인 구동부(1230)에 인가되는 구동전원전압(V_WL)을 온도 정보(INF_TMP)에 따라 제어하기 위한 전압제어부(1210)와, 액티브 명령(ACT)에 응답하여 구동전원전압(V_WL)으로 워드 라인(WL)을 구동하기 위한 워드라인 구동부(1230)를 구비한다. 여기서, 액티브 명령(ACT)은 액티브 동작시 활성화되는 신호로서, 워드 라인(WL)은 액티브 명령(ACT)에 응답하여 활성화된다. 참고로, 워드라인 구동부(1230)는 액티브 명령(ACT)의 활성화 시점에 대응하여 예정된 시간 동안 스위칭부(TR)를 인에이블 시킨다.
본 발명에 따른 도 12 의 구동전류 제어부(1150)는 구동전원전압(V_WL)의 전압 레벨이 온도 정보(INF_TMP)에 따라 달라진다. 즉, 반도체 메모리 장치에 반영되 는 온도가 비교적 낮은 경우 구동전원전압(V_WL)의 전압 레벨은 점점 높아지고, 온도가 비교적 높은 경우 구동전원전압(V_WL)의 전압 레벨은 점점 낮아진다. 도 12 의 구동전류 제어부(1150)에서처럼 온도 정보(INF_TMP)에 따라 구동전원전압(V_WL)의 전압 레벨이 달라지면, 예정된 시간 동안 활성화되는 워드 라인(WL)의 구동 전압레벨 역시 달라진다. 워드 라인(WL)의 구동 전압레벨은 스위칭부(TR)의 전류 구동력을 결정한다. 즉, 스위칭부(TR)의 턴 온 정도를 결정하여 비트 라인(BL)과 자기 터널 접합 소자(MTJ)와 소오스 라인(SL)을 통해 흐르는 구동 전류량을 조절하는 것이 가능하다. 결국, 자기 터널 접합 소자(MTJ)에 흐르는 구동 전류량은 온도에 따라 달라질 수 있다.
한편, 도 13 을 참조하면, 구동전류 제어부(1150)는 온도 정보(INF_TMP)에 응답하여 스위칭부(TR)의 인에이블 구간을 조절하기 위한 것으로, 액티브 명령(ACT)에 응답하여 예정된 구간 동안 활성화되는 액티브 인에이블신호(ACTEN)를 생성하기 위한 인에이블신호 생성부(1310)와, 온도 정보(INF_TMP)에 응답하여 액티브 인에이블신호(ACTEN)의 활성화 구간을 제어하기 위한 활성화구간 제어부(1330)를 구비한다. 본 발명에 따른 도 13 의 구동전류 제어부(1150)는 워드 라인(WL)의 활성화 구간이 온도 정보(INF_TMP)에 따라 달라진다.
도 14 는 도 13 의 활성화구간 제어부(1330)를 설명하기 위한 회로도이다.
도 14 를 참조하면, 활성화구간 제어부(1330)는 제1 전달부(TG1)가 인에이블되는 경우 액티브 인에이블신호(ACTEN)를 입력받는 제1 지연부(1410)와, 제2 전달부(TG2)가 인에이블되는 경우 액티브 인에이블신호(ACTEN)을 입력받는 제2 지연 부(1430), 및 액티브 인에이블신호(ACTEN)와 제1 및 제2 지연부(1410, 1430)의 출력신호에 대응하는 신호를 워드 라인(WL)으로 출력하는 출력부(1450)를 구비한다. 여기서, 제1 전달부(TG1)와 제2 전달부(TG2) 각각은 해당하는 온도 정보(INF_TMP, /INF_TMP)에 응답하여 인에이블 여부가 결정되며, 제1 및 제2 전달부(TG2)는 입력되는 액티브 인에이블신호(ACTEN)에 대응하여 서로 다른 지연량(T1, T2)을 반영한다.
반도체 메모리 장치에 반영되는 온도가 비교적 높은 경우 온도 정보인 'INF_TMP' 는 논리'하이'가 되고 이를 반전한 '/INF_TMP' 는 논리'로우'가 되기 때문에, 액티브 인에이블신호(ACTEN)는 제1 지연부(1410)로 입력된다. 그리고, 온도가 비교적 낮은 경우 'INF_TMP' 는 논리'로우'가 되고 '/INF_TMP' 는 논리'하이'가 되기 때문에, 액티브 인에이블신호(ACTEN)는 제2 지연부(1430)로 입력된다. 여기서, 온도 정보(INF_TMP)가 아날로그 신호인 경우 활성화구간 제어부(1330)의 구성은 달라질 수 있다. 이 경우 활성화구간 제어부(1330)는 온도 정보(INF_TMP)에 대응하는 지연시간을 액티브 인에이블신호(ACTEN)에 반영하는 지연 회로와, 이 시간 동안 워드 라인(WL)을 활성화시키기 위한 신호를 출력하는 출력 회로로 설계되는 것이 바람직하다.
도 15 는 도 14 의 활성화구간 제어부(1330)의 회로 동작을 설명하기 위한 파형도이다. 설명의 편의를 위하여 도 15 의 온도 정보(INF_TMP)는 도 7 과 같이 예정된 전압 레벨인 제2 온도전압(V_TMP2)에 대응하여 논리'로우' 또는 논리'하이'로 천이하는 신호를 일례로 하였다.
도 14 와 도 15 를 참조하면, 반도체 메모리 장치에 반영되는 온도가 비교적 낮은 경우 즉, 온도 정보(INF_TMP)가 논리'로우'인 경우 제2 전달부(TG2)가 턴 온되어 액티브 인에이블신호(ACTEN)에는 제2 지연부(1430)에 대응하는 지연 시간(T2)이 반영된다. 따라서, 출력부(1450)에서 워드 라인(WL)으로 출력되는 신호는 'T2' 에 대응하는 펄스 폭을 가지게 된다. 여기서, 'T2' 에 대응하는 펄스 폭은 반도체 메모리 장치에 반영되는 온도가 비교적 낮은 경우 도 13 의 스위칭부(TR)를 더 오랫동안 인에이블 시켜주는 것을 의미하며, 이는 곧 자기 터널 접합 소자(MTJ)에 흐르는 구동 전류량을 증가시키는 것을 의미한다.
다음으로, 반도체 메모리 장치에 반영되는 온도가 비교적 높은 경우 즉, 온도 정보(INF_TMP)가 논리'하이'인 경우 제1 전달부(TG1)가 턴 온 되어 액티브 인에이블신호(ACTEN)에는 제1 지연부(1410)에 대응하는 지연 시간(T1)이 반영된다. 따라서, 워드 라인(WL)으로 출력되는 신호는 'T1' 에 대응하는 퍽스 폭을 가지게 되며, 이는 곧 자기 터널 접합 소자(MTJ)에 흐르는 구동 전류량을 감소시키는 것을 의미한다.
도 11 내지 도 14 에서 제시한 본 발명의 제3 실시예에 따른 반도체 메모리 장치는 스위칭부(TR)의 전류 구동력 또는 인에이블 구간을 온도 정보(INF_TMP)에 따라 제어해 줌으로써, 자기 터널 접합 소자(TMJ)에 흐르는 구동 전류량을 제어하는 것이 가능하다.
전술한 바와 같이, 본 발명의 제1 내지 제3 실시예에 따른 반도체 메모리 장치는 온도에 따라 자기 터널 접합 소자(TMJ)에 공급되는 공급전류를 제어하거나 자 기 터널 접합 소자(TMJ)에 흐르는 구동 전류량을 제어하여 하는 것이 가능하다. 이는 자기 터널 접합 소자(MTJ)의 스위칭 전류를 소자 특성에 맞게 조절할 수 있음을 의미하며, 이로 인하여 PVT 에 따른 문제점을 개선 및 안정적인 쓰기 동작을 보장하는 것이 가능하다. 또한, 이러한 본 발명의 특성은 자기 터널 접합 소자(MTJ)에 데이터를 저장하는데 소모되는 전력을 최소화할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 일반적인 반도체 메모리 장치의 메모리 셀 구조를 설명하기 위한 도면.
도 2A 및 도 2B 는 도 1 의 자기 터널 접합 소자(MTJ)의 데이터 쓰기 동작을 설명하기 위한 도면.
도 3 은 도 1 의 자기 터널 접합 소자(MTJ)의 온도 및 전압에 따른 투과 자기 저항(Tunnel MagnetoResistance, TMR) 특성을 나타낸 도면.
도 4 는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도.
도 5 는 도 4 의 온도 정보(INF_TMP)를 출력하는 온도정보 생성부를 설명하기 위한 블록도.
도 6 은 도 4 의 전압제어부(450)를 설명하기 위한 도면.
도 7 은 도 5 의 온도정보 생성부와 도 6 의 전압제어부(450)의 개략적인 동작을 설명하기 위한 파형도.
도 8 은 도 4 의 쓰기구동부(430)를 설명하기 위한 회로도.
도 9 는 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도.
도 10 은 도 9 의 기본 쓰기구동부(930)와 추가 쓰기구동부(950)를 설명하기 위한 회로도.
도 11 은 본 발명의 제3 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도.
도 12 및 도 13 은 도 11 의 구동전류 제어부(1150)를 설명하기 위한 블록도.
도 14 는 도 13 의 활성화구간 제어부(1330)를 설명하기 위한 회로도.
도 15 는 도 14 의 활성화구간 제어부(1330)의 회로 동작을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 메모리 셀 430 : 쓰기구동부
450 : 전압제어부

Claims (27)

  1. 제1 및 제2 구동라인 사이에 접속되고, 상기 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 메모리 셀; 및
    쓰기 동작시 온도 정보에 응답하여 상기 제1 및 제2 구동라인에 공급되는 공급전류를 제어하기 위한 전류제어수단을 구비하되,
    상기 메모리 셀은 자신을 포함하는 전류 경로를 통해 흐르는 전류 방향에 따라 저항값이 저장되는 저장부를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀은,
    워드라인의 활성화 구간 동안 상기 저장부와 제1 및 제2 구동라인을 포함하는 전류 경로를 형성하기 위한 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 저장부는 자기 터널 접합 소자(Magnetic Tunnel Junction device)를 포 함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    온도에 따라 가변하는 상기 온도 정보를 생성하기 위한 온도정보 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 온도정보 생성수단은,
    상기 온도에 대응하는 전압레벨을 갖는 제1 온도전압과 예정된 전압레벨을 갖는 제2 온도전압을 생성하기 위한 온도전압 생성부; 및
    상기 제1 및 제2 온도전압에 대응하여 상기 온도 정보를 출력하기 위한 온도정보 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 쓰기 동작시 상기 제1 및 제2 구동라인 각각을 입력데이터에 대응하여 해당하는 전원전압으로 구동하기 위한 쓰기구동수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1 및 제2 구동라인 사이에 접속되고, 상기 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 메모리 셀;
    쓰기 동작시 데이터에 대응하여 상기 제1 및 제2 구동라인을 구동하기 위한 쓰기구동수단; 및
    온도 정보에 응답하여 상기 쓰기구동수단에 인가되는 전원전압을 제어하기 위한 전압제어수단을 구비하되,
    상기 메모리 셀은 자신을 포함하는 전류 경로를 통해 흐르는 전류 방향에 따라 저항값이 저장되는 저장부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 전원전압은 상기 온도 정보에 대응하는 전압레벨을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제7항에 있어서,
    상기 전압제어수단은,
    상기 온도 정보에 대응하는 레벨의 전압을 생성하기 위한 전압생성부; 및
    상기 온도 정보에 응답하여 상기 전압생성부에서 생성된 전압으로 상기 쓰기구동수단의 전원전압단을 구동하기 위한 구동부를 구비하는 것을 특징으로 하는 반 도체 메모리 장치.
  10. 제7항에 있어서,
    상기 메모리 셀은,
    워드라인의 활성화 구간 동안 상기 저장부와 제1 및 제2 구동라인을 포함하는 전류 경로를 형성하기 위한 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 저장부는 자기 터널 접합 소자(Magnetic Tunnel Junction device)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제7항에 있어서,
    온도에 따라 가변하는 상기 온도 정보를 생성하기 위한 온도정보 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1 및 제2 구동라인 사이에 접속되고, 상기 제1 및 제2 구동라인에 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 메모리 셀;
    쓰기 동작시 상기 제1 및 제2 구동라인 중 데이터에 대응하는 구동라인을 제1 전원전압으로 구동하기 위한 기본 쓰기구동수단; 및
    온도 정보에 응답하여 상기 제1 및 제2 구동라인 중 상기 데이터에 대응하는 구동라인을 제2 전원전압으로 추가 구동하기 위한 추가 쓰기구동수단을 구비하되,
    상기 메모리 셀은 자신을 포함하는 전류 경로를 통해 흐르는 전류 방향에 따라 저항값이 저장되는 저장부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 기본 쓰기구동수단은,
    상기 데이터에 응답하여 제1 및 제2 구동제어신호를 생성하기 위한 제어신호 생성부; 및
    상기 제1 및 제2 구동제어신호에 응답하여 상기 제1 구동라인 또는 제2 구동라인을 상기 제1 전원전압으로 구동하기 위한 제1 및 제2 기본구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 추가 쓰기구동수단은,
    상기 온도 정보와 상기 제1 구동제어신호에 응답하여 상기 제1 구동라인을 상기 제2 전원전압으로 구동하기 위한 제1 추가구동부; 및
    상기 온도 정보와 상기 제2 구동제어신호에 응답하여 상기 제2 구동라인을 상기 제2 전원전압으로 구동하기 위한 제2 추가구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서,
    상기 메모리 셀은,
    워드라인의 활성화 구간 동안 상기 저장부와 제1 및 제2 구동라인을 포함하는 전류 경로를 형성하기 위한 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 저장부는 자기 터널 접합 소자(Magnetic Tunnel Junction device)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제13항에 있어서,
    온도에 따라 가변하는 상기 온도 정보를 생성하기 위한 온도정보 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 자신을 포함하는 전류 경로를 통해 흐르는 전류 방향에 대응하는 극성의 데이터를 저장하기 위한 저장수단;
    워드라인의 활성화 구간 동안 상기 저장수단과 제1 및 제2 구동라인을 포함하는 전류 경로를 형성하기 위한 스위칭수단; 및
    온도 정보에 따라 상기 스위칭수단을 제어하여 상기 제1 및 제2 구동라인을 통해 흐르는 구동전류량을 제어하기 위한 구동전류 제어수단
    을 구비하는 반도체 메모리 장치.
  20. 제19항에 있어서,
    쓰기 동작시 상기 제1 및 제2 구동라인 각각을 입력데이터에 대응하여 해당하는 전원전압으로 구동하기 위한 쓰기구동수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서,
    상기 구동전류 제어수단은 상기 온도 정보에 따라 상기 스위칭수단의 전류 구동력을 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제19항에 있어서,
    상기 구동전류 제어수단은,
    액티브 동작시 예정된 구간 동안 상기 워드라인을 구동하기 위한 워드라인 구동부; 및
    상기 온도 정보에 응답하여 상기 워드라인 구동부에 인가되는 전원전압을 제어하기 위한 전압제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제19항에 있어서,
    상기 구동전류 제어수단은 상기 온도 정보에 따라 상기 스위칭수단의 인에이블 구간을 조절하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제19항에 있어서,
    상기 구동전류 제어수단은,
    액티브 동작시 예정된 구간 동안 활성화되는 인에이블신호를 생성하기 위한 신호생성부; 및
    상기 온도 정보에 응답하여 상기 인에이블신호의 활성화 구간을 제어하기 위한 구간제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 구간제어부는,
    상기 온도 정보에 대응하는 지연시간을 상기 인에이블신호에 반영하기 위한 지연부; 및
    상기 지연부에서 반영되는 시간 동안 상기 워드라인을 활성화시키기 위한 신호를 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제19항에 있어서,
    상기 저장수단은 자기 터널 접합 소자(Magnetic Tunnel Junction device)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제19항에 있어서,
    온도에 따라 가변하는 상기 온도 정보를 생성하기 위한 온도정보 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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