KR102435906B1 - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

본 발명은 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이와 연결되는 행 디코더, 비트 라인들 및 소스 라인들을 통해 메모리 셀 어레이와 연결되는 열 디코더, 쓰기 동작 시에 게이트 전압을 이용하여 쓰기 전압을 비트 라인들 중 열 디코더에 의해 선택된 비트 라인에 전달하도록 구성되는 쓰기 드라이버, 그리고 게이트 전압을 생성하도록 구성되는 제어 로직을 포함한다. 게이트 전압은 쓰기 전압보다 높다.

Description

메모리 장치 및 메모리 장치의 동작 방법{MEMORY DEVICE AND OPERATING METHOD OF MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
메모리 장치는 메모리 셀들을 포함하며, 메모리 셀들에 데이터를 저장할 수 있다. 메모리 셀들에 저장된 데이터를 유지하기 위하여 전원을 필요로 하는 메모리 장치는 휘발성 메모리 장치라 불린다. 메모리 셀들에 저장된 데이터를 유지하기 위하여 전원을 필요로 하지 않는 메모리 장치는 불휘발성 메모리 장치라 불린다.
메모리 셀들에 데이터를 저장하는 동작은 쓰기 동작이라 불린다. 쓰기 동작을 수행하기 위하여, 메모리 장치는 메모리 셀들에 쓰기 전압 또는 쓰기 전류를 인가할 수 있다. 메모리 장치에서 쓰기 전압 또는 쓰기 전류를 생성하는 부분은 통상적으로 큰 면적을 차지하고 많은 전력을 소비한다.
메모리 장치에서 쓰기 전압 또는 쓰기 전류를 목표값으로 조절하거나 복원하는 속도가 빠를수록, 쓰기 동작의 속도 및 안정성이 더 보장될 수 있다. 따라서, 쓰기 전압 또는 쓰기 전류를 생성하기 위해, 감소된 면적을 차지하고, 감소된 전력을 소비하고, 그리고 전압 또는 전류의 빠른 조절 및 복원 속도를 갖는 메모리 장치 및 그것의 동작 방법에 대한 요구가 지속적으로 존재한다.
또한, 메모리 장치들이 저전력에 적합하게 설계됨에 따라, 메모리 장치들에 공급되는 전원 전압이 감소하고 있다. 메모리 셀들에 대해 쓰기 동작을 수행하기 위해서는 일정한 레벨의 쓰기 전압 또는 쓰기 전류가 확보되어야 한다. 전원 전압이 감소하여도, 쓰기 전압 또는 쓰기 전류의 필요한 레벨을 확보할 수 있는 메모리 장치 및 그것의 동작 방법에 대한 요구가 지속적으로 존재한다.
본 발명의 목적은 감소된 면적 및 감소된 전력을 이용하여 향상된 조절 및 복원 속도를 갖는 쓰기 전압을 생성하는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 다른 목적은 전압 헤드룸(headroom)의 문제를 해결하고, 그리고 더 높은 쓰기 전압을 확보하는 메모리 장치 및 메모리 장치의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이와 연결되는 행 디코더, 비트 라인들 및 소스 라인들을 통해 메모리 셀 어레이와 연결되는 열 디코더, 쓰기 동작 시에 게이트 전압을 이용하여 쓰기 전압을 비트 라인들 중 열 디코더에 의해 선택된 비트 라인에 전달하도록 구성되는 쓰기 드라이버, 그리고 게이트 전압을 생성하도록 구성되는 제어 로직을 포함한다. 게이트 전압은 쓰기 전압보다 높다.
본 발명의 실시 예에 따른 메모리 장치는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀 어레이와 연결되는 행 디코더, 비트 라인들 및 소스 라인들을 통해 메모리 셀 어레이와 연결되는 열 디코더, 쓰기 동작 시에 게이트 전압을 이용하여 쓰기 전압을 비트 라인들 중 열 디코더에 의해 선택된 비트 라인에 전달하도록 구성되는 쓰기 드라이버, 그리고 게이트 전압을 생성하도록 구성되는 제어 로직을 포함한다. 제어 로직은 비교 노드와 접지 노드의 사이에 연결되는 기준 저항, 비교 노드에 연결되고, 제1 및 제2 활성 신호들에 응답하여 동작하는 전송 게이트, 전원 노드와 전송 게이트의 사이에 연결되고, 게이트 전압에 응답하여 동작하는 게이트 트랜지스터, 기준 전압과 비교 노드의 비교 전압을 비교하고, 비교의 결과에 따라 제3 활성 신호를 출력하는 비교기, 그리고 제3 활성 신호에 응답하여 게이트 전압을 생성하는 전하 펌프를 포함한다.
메모리 셀들을 포함하는 본 발명의 실시 예에 따른 메모리 장치의 동작 방법은 기준 전압을 조절하는 단계, 기준 저항의 저항값을 조절하는 단계, 전하 펌프의 용량을 조절하는 단계, 조절된 저항값을 갖는 기준 저항에 의해 생성되는 비교 전압을 기준 전압과 비교하는 단계, 비교의 결과에 따라, 조절된 용량을 갖는 전하 펌프를 활성화 또는 비활성화하여 게이트 전압을 조절하는 단계, 그리고 게이트 전압에 따라 쓰기 전압을 메모리 셀들에 공급하는 단계를 포함한다.
본 발명에 따르면, 소스 팔로워(source follower) 구조에 기반하여 쓰기 전압이 생성된다. 따라서, 낮은 출력 임피던스 및 빠른 조절 및 복원 속도를 확보하기 위한 별도의 대용량 커패시터가 필요하지 않으며, 감소된 면적, 감소된 전력 및 향상된 조절 및 복원 속도로 쓰기 전압을 생성하는 메모리 장치 및 메모리 장치의 동작 방법이 제공된다.
본 발명에 따르면, 전하 펌프에 의해 전원 전압보다 높게 펌핑된 전압을 이용하여 쓰기 전압이 생성된다. 따라서, 전압 헤드룸(headroom)의 문제를 갖지 않으며, 더 높은 쓰기 전압을 확보할 수 있는 메모리 장치 및 메모리 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여준다.
도 2는 메모리 셀 어레이의 메모리 셀들의 예를 보여준다.
도 3은 메모리 셀들 중 하나의 예를 보여준다.
도 4는 본 발명의 실시 예에 따른 전압 생성기를 보여준다.
도 5는 쓰기 드라이버들의 예를 보여준다.
도 6은 기준 전압 생성기의 예를 보여준다.
도 7은 본 발명의 실시 예에 따른 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 8은 보조 블록을 더 포함하는 전압 생성기의 예를 보여준다.
도 9는 보조 블록의 예를 보여준다.
도 10은 제1 활성 신호 및 제2 활성 신호가 활성화된 때의 보조 블록의 상태를 보여준다.
도 11은 제1 활성 신호 및 제2 활성 신호가 활성화된 때의 보조 블록의 상태를 보여준다.
도 12는 스위치를 더 포함하는 전압 생성기의 예를 보여준다.
도 13은 도 12의 스위치의 예를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 장치(100)를 보여준다. 메모리 장치(100)는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM) 등과 같은 휘발성 메모리를 포함할 수 있다. 메모리 장치(100)는 플래시 메모리 장치, 자기 랜덤 액세스 메모리(MRAM) 장치, 상 변화 랜덤 액세스 메모리(PRAM) 장치, 강유전체 랜덤 액세스 메모리(FRAM) 장치, 저항성 랜덤 액세스 메모리 장치(RRAM)와 같은 불휘발성 메모리 장치를 포함할 수 있다.
이하에서, 메모리 장치(100)는 자기 랜덤 액세스 메모리(MRAM) 장치인 것으로 가정된다. 그러나 본 발명의 기술적 사상은 자기 랜덤 액세스 메모리(MRAM) 장치에 한정되지 않는다. 본 발명의 기술적 사상은 휘발성 메모리 장치 또는 다른 불휘발성 메모리 장치와 같은 다양한 메모리 장치들에 적용될 수 있다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 행 디코더(120), 열 디코더(130), 쓰기 및 감지 블록(140), 데이터 버퍼(150), 그리고 제어 로직(160)을 포함한다.
메모리 셀 어레이(110)는 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 소스 라인들(SL1~SLn)(n은 양의 정수), 비트 라인들(BL1~BLn) 및 워드 라인들(WL1~WLm)(m은 양의 정수)에 연결된다. 메모리 셀들(MC)은 행들 및 열들로 배열될 수 있다. 메모리 셀들(MC)의 행들은 워드 라인들(WL1~WLm)에 각각 연결될 수 있다. 메모리 셀들(MC)의 열들은 소스 라인들(SL1~SLn) 및 비트 라인들(BL1~BLn)에 각각 연결될 수 있다.
행 디코더(120)는 제어 로직(160)의 제어에 따라 워드 라인들(WL1~WLm)의 전압들을 제어할 수 있다. 예를 들어, 행 디코더(120)는 선택된 워드 라인에 읽기 또는 쓰기를 위한 선택 전압을 인가하고, 선택되지 않은 다른 워드 라인들에 읽기 또는 쓰기를 금지하기 위한 비선택 전압(또는 전압들)을 인가할 수 있다.
열 디코더(130)는 소스 라인들(SL1~SLn) 및 비트 라인들(BL1~BLn)에 연결된다. 열 디코더(130)는 쓰기 및 감지 블록(140)과 연결된다. 제어 로직(160)의 제어에 따라, 열 디코더(130)는 소스 라인들(SL1~SLn) 중 선택된 일부 소스 라인들, 그리고 비트 라인들(BL1~BLn) 중 선택된 일부 비트 라인들을 쓰기 및 감지 블록(140)과 전기적으로 연결할 수 있다.
제어 로직(160)의 제어에 따라, 열 디코더(130)는 소스 라인들(SL1~SLn) 중 비선택된 나머지 소스 라인들, 그리고 비트 라인들(BL1~BLn) 중 비선택된 나머지 비트 라인들에 바이어스 전압들을 인가할 수 있다. 바이어스 전압들은 선택된 워드 라인, 선택된 일부 비트 라인들, 그리고 선택된 일부 소스 라인들에 연결된 선택된 메모리 셀들에 대한 쓰기 동작 또는 읽기 동작에 영향을 주지 않도록 정해지며, 예를 들어 접지 전압을 포함할 수 있다.
쓰기 및 감지 블록(140)은 쓰기 드라이버들(WD1~WDk)(k는 양의 정수) 및 감지 증폭기들(SA1~SAk)을 포함한다. 쓰기 동작 시에, 쓰기 드라이버들(WD1~WDk)은 열 디코더(130)를 통해 선택된 비트 라인들 및 선택된 소스 라인들과 연결될 수 있다. 예를 들어, 쓰기 드라이버들(WD1~WDk) 각각은 하나의 선택된 비트 라인과 하나의 선택된 소스 라인에 연결될 수 있다.
쓰기 드라이버들(WD1~WDk)은 선택된 메모리 셀들(MC)에 데이터를 기입할 수 있다. 예를 들어, 특정한 메모리 셀의 상태 및 특정한 메모리 셀에 기입될 데이터가 가리키는 상태가 다를 때, 특정한 메모리 셀과 연관된 쓰기 드라이버는 특정한 메모리 셀의 상태를 변경할 수 있다.
예를 들어, 특정한 메모리 셀의 데이터를 변경할 때, 특정한 메모리 셀과 연관된 쓰기 드라이버는 특정한 메모리 셀에 연결된 소스 라인 및 비트 라인 중 하나에 쓰기 전압을 전달하고 다른 하나에 저전압, 예를 들어 접지 전압을 전달할 수 있다.
특정한 메모리 셀의 상태 및 특정한 메모리 셀에 기입될 데이터가 가리키는 상태가 같을 때, 특정한 메모리 셀과 연관된 쓰기 드라이버는 특정한 메모리 셀의 상태를 변경하지 않고 유지할 수 있다. 특정한 메모리 셀의 데이터를 변경하지 않고 유지할 때, 특정한 메모리 셀과 연관된 쓰기 드라이버는 특정한 메모리 셀과 연결된 소스 라인 및 비트 라인에 쓰기 금지 전압, 예를 들어 접지 전압을 전달할 수 있다.
읽기 동작 시에, 감지 증폭기들(SA1~SAk)은 열 디코더(130)를 통해 선택된 비트 라인들 및 선택된 소스 라인들과 연결될 수 있다. 예를 들어, 감지 증폭기들(SA1~SAk) 각각은 하나의 선택된 비트 라인과 하나의 선택된 소스 라인에 연결될 수 있다.
쓰기 동작 시에, 쓰기 드라이버들(WD1~WDk)은 제어 로직(160)으로부터 게이트 전압(VG), 쓰기 활성 신호(WREN), 그리고 반전 쓰기 활성 신호(/WREN)를 수신할 수 있다. 쓰기 드라이버들(WD1~WDk)은 게이트 전압(VG), 쓰기 활성 신호(WREN), 그리고 반전 쓰기 활성 신호(/WREN)에 응답하여 쓰기 전압을 출력할 수 있다.
예를 들어, 쓰기 드라이버들(WD1~WDk)은 쓰기 전압을 선택된 비트 라인들 또는 선택된 소스 라인들에 전달할 수 있다. 예를 들어, 메모리 셀들(MC)의 상태들을 제1 상태들(예를 들어, 저저항 또는 고저항 상태)로부터 제2 상태들(예를 들어, 고저항 또는 저저항 상태)로 전환하는 쓰기 동작 시에, 쓰기 드라이버들(WD1~WDk)은 쓰기 전압을 선택된 비트 라인들에 전달할 수 있다.
예를 들어, 메모리 셀들(MC)의 상태들을 제2 상태들로부터 제1 상태들로 전환하는 쓰기 동작 시에, 쓰기 드라이버들(WD1~WDk)은 쓰기 전압을 소스 라인들에 전달할 수 있다.
데이터 버퍼(150)는 데이터 라인들(DL)을 통해 쓰기 및 감지 블록(140)과 연결된다. 데이터 버퍼(150)는 제어 로직(160)의 제어에 따라 외부 장치(예를 들어, 메모리 제어기)와 데이터(DATA)를 교환할 수 있다. 예를 들어, 쓰기 동작 시에, 데이터 버퍼(150)는 외부 장치로부터 수신되는 데이터(DATA)를 쓰기 드라이버들(WD1~WDk)에 전달할 수 있다. 읽기 동작 시에, 데이터 버퍼(150)는 감지 증폭기들(SA1~SAk)로부터 전달되는 데이터(DATA)를 외부 장치로 출력할 수 있다.
제어 로직(160)은 외부 장치(예를 들어, 메모리 제어기)로부터 제어 신호(CTRL) 및 주소(ADDR)를 수신할 수 있다. 제어 신호(CTRL) 및 주소(ADDR)에 응답하여, 제어 로직(160)은 쓰기 동작 또는 읽기 동작을 수행하도록 행 디코더(120), 열 디코더(130), 쓰기 및 감지 블록(140), 그리고 데이터 버퍼(150)를 제어할 수 있다.
제어 로직(160)은 쓰기 활성 신호(WREN) 및 반전 쓰기 활성 신호(/WREN)를 쓰기 및 감지 블록(140)에 제공할 수 있다. 쓰기 활성 신호(WREN) 및 반전 쓰기 활성 신호(/WREN)는 상보적 신호들일 수 있다. 쓰기 동작을 수행할 때, 제어 로직(160)은 쓰기 활성 신호(WREN)를 하이 레벨로 제어하고, 반전 쓰기 활성 신호(/WREN)를 로우 레벨로 제어할 수 있다.
제어 로직(160)은 전압 생성기(170)를 포함할 수 있다. 전압 생성기(170)는 쓰기 동작 시에 게이트 전압(VG)을 생성할 수 있다. 게이트 전압(VG)은 쓰기 및 감지 블록(140)으로 전달될 수 있다. 게이트 전압(VG)은 쓰기 드라이버들(WD1~WDk)이 쓰기 전압을 생성하는 데에 사용될 수 있다. 게이트 전압(VG)은 쓰기 전압 또는 메모리 장치(100)의 전원 전압의 레벨보다 높은 레벨을 가질 수 있다.
쓰기 드라이버들(WD1~WDk)은 게이트 전압(VG)을 이용하여 동일한 레벨들을 갖는 쓰기 전압들을 생성할 수 있다. 게이트 전압(VG)이 쓰기 전압 또는 전원 전압보다 높으므로, 쓰기 드라이버들(WD1~WDk)은 전원 전압(VDD)의 레벨에 근사한 레벨을 갖는 쓰기 전압을 생성할 수 있다.
또한, 쓰기 드라이버들(WD1~WDk)은 쓰기 전압의 레벨을 목표 레벨로 빠르게 조절하고, 쓰기 전압의 레벨이 변동될 때에 쓰기 전압의 레벨을 목표 레벨로 빠르게 복원할 수 있다. 게이트 전압(VG)이 쓰기 전압 또는 전원 전압보다 높으므로, 쓰기 드라이버들(WD1~WDk)은 전압 헤드룸(headroom)의 문제를 해결할 수 있다.
도 2는 메모리 셀 어레이(110)의 메모리 셀들(MC)의 예를 보여준다. 도 3은 메모리 셀들(MC) 중 하나의 예를 보여준다. 도 1 내지 도 3을 참조하면, 하나의 메모리 셀은 선택 트랜지스터(ST) 및 가변 저항 소자(VR)를 포함한다.
선택 트랜지스터(ST)는 바디(111)에 형성되며 소스 라인(SL)과 연결되는 제1 접합(113)(junction), 바디(111)에 형성되며 가변 저항 소자(VR)를 통해 비트 라인(BL)과 연결되는 제2 접합(114), 그리고 제1 및 제2 접합들의 사이에서 바디(111)의 위에 형성되며 워드 라인(WL)을 형성하는 게이트(112)를 포함한다.
가변 저항 소자(VR)는 고정층(PL, Pinned Layer), 터널층(TL, Tunneling Layer), 그리고 자유층(FL, Free Layer)을 포함한다. 고정층(PL)은 고정된 자화 방향을 갖는다. 자유층(FL)은 가변 저항 소자(VR)에 인가되는 전압(또는 전류)에 따라 변화하는 자화 방향을 갖는다.
자유층(FL)의 자화 방향이 고정층(PL)의 자화 방향과 같은지(또는 얼마나 같은지) 또는 다른지(또는 얼마나 다른지)에 따라 가변 저항 소자(VR)의 저항이 변화할 수 있다. 가변 저항 소자(VR)는 저항의 크기의 형태로 데이터를 저장할 수 있다.
예를 들어, 비트 라인(BL)에 쓰기 전압이 인가되고, 소스 라인(SL)에 저전압(예를 들어, 접지 전압)이 인가되면, 비트 라인(BL)으로부터 소스 라인(SL)으로 전류가 흐를 수 있다. 이때, 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 반대가 될 수 있다. 가변 저항 소자(VR) 또는 메모리 셀(MC)은 고저항 상태(예를 들어, 제2 상태)가 될 수 있다.
소스 라인(SL)에 쓰기 전압이 인가되고, 비트 라인(BL)에 저전압(예를 들어, 접지 전압)이 인가되면, 소스 라인(SL)으로부터 비트 라인(BL)으로 전류가 흐를 수 있다. 이때, 자유층(FL)의 자화 방향은 고정층(PL)의 자화 방향과 같아질 수 있다. 가변 저항 소자(VR) 또는 메모리 셀(MC)은 저저항 상태(예를 들어, 제1 상태)가 될 수 있다.
도 4는 본 발명의 실시 예에 따른 전압 생성기(170)를 보여준다. 도 1 및 도 4를 참조하면, 전압 생성기(170)는 게이트 트랜지스터(171), 전송 게이트(172), 기준 저항(173, RREF), 저항 트랜지스터 블록(174), 기준 전압 생성기(175), 비교기(176), 클럭 생성기(177), 펌프 트랜지스터 블록(178), 전하 펌프 블록(179), 게이트 전압 제어기(180), 그리고 커패시터(181)를 포함한다.
게이트 트랜지스터(171)는 전원 전압(VDD)이 공급되는 전원 노드에 연결되는 제1단, 전송 게이트(172)에 연결되는 제2단, 그리고 게이트 노드(NG)에 연결되는 게이트를 갖는다. 게이트 트랜지스터(171)는 게이트 노드(NG)의 게이트 전압(VG)에 응답하여 동작할 수 있다.
게이트 트랜지스터(171)는 NMOS 트랜지스터일 수 있다. 즉, 게이트 트랜지스터(171)는 게이트 전압(VG)에 대한 소스 팔로워(source follower)를 형성할 수 있다. 따라서, 커패시터와 같은 큰 면적을 차지하는 소자 없이도, 게이트 트랜지스터(171)는 낮은 출력 임피던스와 빠른 조절 및 복원 속도를 가질 수 있다.
전송 게이트(172)는 게이트 트랜지스터(171)에 연결되는 제1단, 비교 노드(NC)에 연결되는 제2단, 그리고 제2 활성 신호(EN2) 및 제3 활성 신호(EN3)가 전달되는 게이트들을 가질 수 있다. 제3 활성 신호(EN3)는 제2 활성 신호(EN2)의 반전 신호일 수 있다.
전송 게이트(172)는 제2 활성 신호(EN2)에 응답하여 동작하는 PMOS 트랜지스터 및 제3 활성 신호(EN3)에 응답하여 동작하는 NMOS 트랜지스터가 병렬 연결된 구조를 가질 수 있다.
기준 저항(173)은 비교 노드(NC)와 접지 전압(VSS)이 공급되는 접지 노드의 사이에 연결된다. 기준 저항(173)의 저항값은 저항 트랜지스터 블록(174)에 의해 조절될 수 있다. 기준 저항(173)은 제1 내지 제3 저항들(R1~R3)을 포함할 수 있다 제1 저항(R1)은 비교 노드(NC)와 접지 노드의 사이에 직접 연결될 수 있다.
제2 저항(R2) 및 제3 저항(R3)은 저항 트랜지스터 블록(174)을 통해 접지 노드에 연결된다. 제2 저항(R2) 및 제3 저항(R3)의 저항값들은 저항 트랜지스터 블록(174)에 의해 기준 저항(173)의 저항값에 반영되거나 반영되지 않을 수 있다.
저항 트랜지스터 블록(174)은 제2 저항(R2) 및 제3 저항(R3)의 저항값들을 기준 저항(173)에 반영하거나 반영하지 않음으로써, 기준 저항(173)의 저항값을 조절할 수 있다. 저항 트랜지스터 블록(174)은 제1 트림 신호(T1)에 의해 제어되는 제1 및 제2 저항 트랜지스터들(RT1, RT2)을 포함한다.
제1 저항 트랜지스터(RT1)는 제2 저항(R2)과 접지 노드의 사이에 연결될 수 있다. 제2 저항 트랜지스터(RT2)는 제3 저항(R3)과 접지 노드의 사이에 연결될 수 있다. 게이트 전압 제어기(180)의 제어에 따라, 제1 및 제2 저항 트랜지스터들(RT1, RT2)은 기준 저항(173)의 저항값을 조절할 수 있다.
예시적으로, 기준 저항(173)은 제1 내지 제3 저항들(R1~R3)을 포함하고, 그리고 저항 트랜지스터 블록(174)은 제1 및 제2 저항 트랜지스터들(RT1, RT2)을 포함하는 것으로 설명되었다. 그러나 기준 저항(173)에 포함되는 저항들의 수 및 저항 트랜지스터 블록(174)에 포함되는 저항 트랜지스터들의 수는 한정되지 않는다.
기준 전압 생성기(175)는 게이트 전압 제어기(180)로부터 제3 트림 신호(T3) 및 제2 활성 신호(EN2)를 수신할 수 있다. 제2 활성 신호(EN2)가 활성화(예를 들어, 로우 레벨)될 때, 기준 전압 생성기(175)는 기준 전압(VREF)을 출력할 수 있다. 기준 전압 생성기(175)는 제3 트림 신호(T3)에 따라 기준 전압(VREF)의 레벨을 조절할 수 있다. 기준 전압(VREF)은 비교기(176)의 양의 입력에 전달될 수 있다.
비교기(176)는 비교 노드(NC)의 비교 전압(VC)과 기준 전압(VREF)을 비교할 수 있다. 예를 들어, 비교 전압(VC)이 기준 전압(VREF) 이상일 때, 비교기(176)는 제4 활성 신호(EN4)를 로우 레벨로 제어할 수 있다. 비교 전압(VC)이 기준 전압(VREF)보다 낮아질 때, 비교기(176)는 제4 활성 신호(EN4)를 하이 레벨로 제어할 수 있다.
클럭 생성기(177)는 외부 장치(예를 들어, 메모리 제어기)로부터 외부 클럭 신호(ECK)를 수신할 수 있다. 예를 들어, 외부 클럭 신호(ECK)는 제어 신호(CTRL)에 포함되어 수신될 수 있다. 클럭 생성기(177)는 게이트 전압 제어기(180)로부터 제3 활성 신호(EN3)를 수신하고, 비교기(176)로부터 제4 활성 신호(EN4)를 수신할 수 있다.
제3 활성 신호(EN3)가 활성화(예를 들어, 하이 레벨)될 때, 클럭 생성기(177)는 활성화될 수 있다. 활성화된 때에, 클럭 생성기(177)는 제4 활성 신호(EN4) 및 외부 클럭 신호(ECK)에 응답하여 제1 내지 제3 클럭 신호들(CK1~CK3)을 생성할 수 있다.
예를 들어, 제3 활성 신호(EN3)가 활성화(예를 들어, 하이 레벨)되고 그리고 제4 활성 신호(EN4)가 활성화(예를 들어, 하이 레벨)된 때에, 클럭 생성기(177)는 외부 클럭 신호(ECK)로부터 제1 내지 제3 클럭 신호들(CK1~CK3)을 생성하고, 제1 내지 제3 클럭 신호들(CK1~CK3)을 출력할 수 있다.
제3 활성 신호(EN3)가 활성화(예를 들어, 하이 레벨)되고 그리고 제4 활성 신호(EN4)가 비활성화(예를 들어, 로우 레벨)된 때에, 클럭 생성기(177)는 제1 내지 제3 클럭 신호들(CK1~CK3)을 출력하지 않을 수 있다.
전하 펌프 블록(179)은 제4 활성 신호(EN4)에 응답하여 게이트 전압(VG)의 레벨을 조절할 수 있다. 예를 들어, 제4 활성 신호(EN4)가 활성화(예를 들어, 하이 레벨)된 때에, 전하 펌프 블록(179)은 펌핑을 통해 게이트 전압(VG)의 레벨을 높일 수 있다. 제4 활성 신호(EN4)가 비활성화(예를 들어, 로우 레벨)된 때에, 전하 펌프 블록(179)은 펌핑을 중지하고 게이트 전압(VG)의 레벨을 방치할 수 있다.
전하 펌프 블록(179)은 제1 내지 제3 전하 펌프들(P1~P3)을 포함할 수 있다. 제1 전하 펌프(P1)는 클럭 생성기(177)로부터 제1 클럭 신호(CK1)를 직접 수신할 수 있다. 제1 클럭 신호(CK1)에 응답하여, 제1 전하 펌프(P1)는 게이트 전압(VG)을 펌핑할 수 있다.
제2 및 제3 전하 펌프들(P2, P3)은 펌프 트랜지스터 블록(178)을 통해 제2 및 제3 클럭 신호들(CK2, CK3)을 각각 수신할 수 있다. 제2 클럭 신호(CK2)에 응답하여, 제2 전하 펌프(P2)는 게이트 전압(VG)을 펌핑할 수 있다. 제2 클럭 신호(CK2)가 전달되지 않으면, 제2 전하 펌프(P2)는 펌핑을 중지할 수 있다.
제3 클럭 신호(CK3)에 응답하여, 제3 전하 펌프(P3)는 게이트 전압(VG)을 펌핑할 수 있다. 제3 클럭 신호(CK3)가 전달되지 않으면, 제3 전하 펌프(P3)는 펌핑을 중지할 수 있다.
전하 펌프 블록(179)의 펌핑 용량은 펌프 트랜지스터 블록(178)에 의해 조절될 수 있다. 예를 들어, 제2 및 제3 전하 펌프들(P2, P3)의 펌핑 용량들은 펌프 트랜지스터 블록(178)에 의해 전하 펌프 블록(179)의 전체 펌핑 용량에 반영되거나 반영되지 않을 수 있다.
펌프 트랜지스터 블록(178)은 제2 및 제3 전하 펌프들(P2, P3)의 펌핑 용량들을 전하 펌프 블록(179)의 펌핑 용량에 반영하거나 반영하지 않음으로써, 전하 펌프 블록(179)의 펌핑 용량을 조절할 수 있다. 펌프 트랜지스터 블록(178)은 제2 트림 신호(T2)에 의해 제어되는 제1 및 제2 펌프 트랜지스터들(PT1, PT2)을 포함한다.
제1 펌프 트랜지스터(PT1)는 제2 전하 펌프(P2)와 클럭 생성기(177)의 사이에 연결되고, 제2 트림 신호(T2)에 응답하여 제2 클럭 신호(CK2)를 전달 또는 차단할 수 있다. 제2 펌프 트랜지스터(PT2)는 제3 전하 펌프(P3)와 클럭 생성기(177)의 사이에 연결되고, 제2 트림 신호(T2)에 응답하여 제3 클럭 신호(CK3)를 전달 또는 차단할 수 있다.
예시적으로, 전하 펌프 블록(179)은 제1 내지 제3 전하 펌프들(P1~P3)을 포함하고, 그리고 펌프 트랜지스터 블록(178)은 제1 및 제2 펌프 트랜지스터들(PT1, PT2)을 포함하는 것으로 설명되었다. 그러나 전하 펌프 블록(179)에 포함되는 전하 펌프들의 수 및 펌프 트랜지스터 블록(178)에 포함되는 펌프 트랜지스터들의 수는 한정되지 않는다.
게이트 전압 제어기(180)는 쓰기 동작을 가리키는 제1 활성 신호(EN1)를 수신할 수 있다. 제1 활성 신호(EN1)가 활성화(예를 들어, 로우 레벨)되고, 그리고 쓰기 전압이 필요할 때에, 게이트 전압 제어기(180)는 제2 활성 신호(EN2)를 활성화(예를 들어, 로우 레벨)하고 그리고 제3 활성 신호(EN3)를 활성화(예를 들어, 하이 레벨)할 수 있다.
게이트 전압 제어기(180)는 외부 장치(예를 들어, 메모리 제어기 또는 제어 로직(160) 내의 다른 구성 요소) 또는 내부의 저장소에 저장된 정보에 따라, 제1 내지 제3 트림 신호들(T1~T3)을 출력할 수 있다. 게이트 전압 제어기(180)는 제1 트림 신호(T1)를 조절하여, 기준 저항(173)의 저항값을 조절할 수 있다.
게이트 전압 제어기(180)는 제2 트림 신호(T2)를 조절하여, 전하 펌프 블록(179)의 펌핑 용량을 조절할 수 있다. 게이트 전압 제어기(180)는 제3 트림 신호(T3)를 조절하여, 기준 전압(VREF)의 레벨을 조절할 수 있다.
비교 노드(NC)의 비교 전압(VC)이 기준 전압(VREF)보다 낮아지면, 비교기(176)는 제4 활성 신호(EN4)를 활성화(예를 들어, 하이 레벨)할 수 있다. 제4 활성 신호(EN4)의 활성화에 응답하여, 전하 펌프들(P1~P3) 중 제2 트림 신호(T2)에 의해 선택된 전하 펌프들은 게이트 전압(VG)을 펌핑할 수 있다.
비교 노드(NC)의 비교 전압(VC)이 기준 전압(VREF) 이상이 되면, 비교기(176)는 제4 활성 신호(EN4)를 비활성화(예를 들어, 로우 레벨)할 수 있다. 전하 펌프들(P1~P3)은 게이트 전압(VG)의 펌핑을 중지할 수 있다. 게이트 전압(VG)은 누설, 기생 저항에 의한 소비 등으로 인해 점차 감소할 수 있다.
즉, 전하 펌프들(P1~P3)은 기준 전압(VREF)과 비교 전압(VC)의 비교 결과에 따라, 게이트 전압(VG)을 목표 레벨로 유지할 수 있다. 예를 들어, 게이트 전압(VG)의 목표 레벨은 전원 전압(VDD)보다 높을 수 있다. 게이트 전압(VG)에 의해, 게이트 트랜지스터(171)는 포화 모드(saturation mode)에서 동작할 수 있다.
커패시터(181)는 게이트 노드(NG)와 접지 노드의 사이에 연결된다. 커패시터(181)는 게이트 노드(NG)에 커패시턴스를 제공할 수 있다. 예를 들어, 커패시터(181)는 게이트 노드(NG)에 연결되는 게이트 및 접지 노드에 연결되는 소스 및 드레인을 갖는 트랜지스터로 구현될 수 있다.
게이트 전압(VG)이 전원 전압(VDD)보다 높으므로, 게이트 트랜지스터(171)는 실질적인 전압 강하 없이 또는 매우 작은 전압 강하만을 갖고 전원 전압(VDD)을 전송 게이트(172)로 전달할 수 있다. 즉, 전원 전압(VDD)은 실질적인 전압 강하 없이 또는 매우 작은 전압 강하만을 갖고 기준 저항(173)에 전달될 수 있다.
도 5는 쓰기 드라이버들(WD1~WDk)의 예를 보여준다. 도 1, 도 4 및 도 5를 참조하면, 쓰기 드라이버들(WD1~WDk)은 동일한 구조를 가질 수 있다. 쓰기 드라이버들(WD1~WDk) 각각은 쓰기 트랜지스터(141) 및 쓰기 전송 게이트(142)를 포함한다.
쓰기 드라이버들(WD1~WDk) 각각의 쓰기 트랜지스터(141)는 전압 생성기(170)로부터 게이트 전압을 수신할 수 있다. 쓰기 트랜지스터(141)는 게이트 트랜지스터(171)와 동일한 구조 및 동일한 사이즈를 가질 수 있다. 쓰기 트랜지스터(141)는 NMOS 트랜지스터일 수 있다.
게이트 전압(VG)이 전원 전압(VDD)보다 높으므로, 쓰기 트랜지스터(141)는 포화 모드에서 동작할 수 있다. 게이트 트랜지스터(171)와 동일하게, 쓰기 트랜지스터(141)는 실질적인 전압 강하 없이 또는 매우 작은 전압 강하만을 갖고 전원 전압(VDD)을 쓰기 전압으로서 쓰기 전송 게이트(142)로 전달할 수 있다.
쓰기 전송 게이트(142)는 쓰기 트랜지스터(141)에 연결되는 제1단, 열 디코더(130)에 연결되는 제2단, 그리고 쓰기 활성 신호(WREN) 및 반전 쓰기 활성 신호(/WREN)가 전달되는 게이트들을 가질 수 있다. 반전 쓰기 활성 신호(/WREN)는 쓰기 활성 신호(WREN)의 반전 신호일 수 있다.
쓰기 전송 게이트(142)는 반전 쓰기 활성 신호(/WREN)에 응답하여 동작하는 PMOS 트랜지스터 및 쓰기 활성 신호(WREN)에 응답하여 동작하는 NMOS 트랜지스터가 병렬 연결된 구조를 가질 수 있다.
쓰기 전송 게이트(142)는 전송 게이트(172)와 동일한 구조 및 동일한 사이즈를 가질 수 있다. 전송 게이트(172)에서와 마찬가지로, 전원 전압(VDD)은 실질적인 전압 강하 없이 또는 매우 작은 전압 강하만을 갖고 열 디코더(130) 및 비트 라인(또는 소스 라인)을 통해 메모리 셀(MC)에 쓰기 전압으로서 전달될 수 있다.
예시적으로, 게이트 전압 제어기(180)는 기준 저항(173)의 저항값을 메모리 셀의 저항값에 대응하도록(예를 들어, 같아지도록 또는 근접하도록) 제1 트림 신호(T1)를 제어할 수 있다.
예를 들어, 메모리 셀을 제1 상태로부터 제2 상태로 전환하는 쓰기 동작 시에, 게이트 전압 제어기(180)는 기준 저항(173)의 저항값이 제1 상태를 갖는 메모리 셀의 저항값에 대응하도록 제1 트림 신호(T1)를 제어할 수 있다. 메모리 셀을 제2 상태로부터 제1 상태로 전환하는 쓰기 동작 시에, 게이트 전압 제어기(180)는 기준 저항(173)의 저항값이 제2 상태를 갖는 메모리 셀의 저항값에 대응하도록 제1 트림 신호(T1)를 제어할 수 있다.
기준 저항(173)의 저항값이 메모리 셀의 저항값에 대응하도록 조절되면, 메모리 셀에 전달되는 전압은 비교 전압(VC)과 실질적으로 같아지거나 유사해질 수 있다. 따라서, 쓰기 동작 시에 메모리 셀들에 전달되는 전압들이 목표 레벨로 균일하게 조절될 수 있다.
게이트 전압 제어기(180)는 제3 트림 신호(T3)를 이용하여 기준 전압(VREF)의 레벨을 조절할 수 있다. 비교 전압(VC)이 기준 전압(VREF)과 같아지도록 게이트 전압(VG)의 레벨이 조절된다. 따라서, 기준 전압(VREF)을 조절함으로써, 쓰기 동작 시에 메모리 셀들에 조절되는 전압들의 레벨들이 조절될 수 있다.
쓰기 트랜지스터(141)는 게이트 전압(VG)에 대한 소스 팔로워(source follower)를 형성할 수 있다. 따라서, 커패시터와 같은 큰 면적을 차지하는 소자 없이도, 쓰기 트랜지스터(141)는 낮은 출력 임피던스와 빠른 조절 및 복원 속도를 가질 수 있다. 따라서, 쓰기 드라이버들(WD1~WDk)의 면적이 감소하고 조절 및 복원 속도가 향상된다.
게이트 전압(VG)은 전원 전압(VDD)보다 높다. 따라서, 쓰기 트랜지스터(141)는 포화 모드에서 동작하며, 전원 전압(VDD)이 실질적인 전압 강하 없이 또는 매우 적은 전압 강하를 갖고 쓰기 전압으로서 전달될 수 있다. 즉, 전원 전압(VDD)에 근접한 높은 레벨의 쓰기 전압이 확보될 수 있다. 또한, 쓰기 트랜지스터(141)에서 전압 헤드룸(headroom)이 해결된다.
도 6은 기준 전압 생성기(175)의 예를 보여준다. 도 4 및 도 6을 참조하면, 기준 전압 생성기(175)는 제1 내지 제4 기준 저항들(RR1~RR4), 제1 내지 제4 기준 트랜지스터들(RFT1~RFT4), 그리고 전류 소스(CS)를 포함할 수 있다.
제1 내지 제4 기준 저항들(RR1~RR4)은 기준 노드(NR) 및 접지 전압(VSS)이 공급되는 접지 노드의 사이에 직렬 연결된다. 전류 소스(CS)는 전원 전압(VDD)이 공급되는 전원 노드와 기준 노드(NR)의 사이에 연결될 수 있다.
제1 내지 제3 기준 트랜지스터들(RFT1~RFT3)은 각각 제1 내지 제3 기준 저항들(RR1~RR3)과 병렬 연결되고, 제3 트림 신호(T3)에 의해 제어될 수 있다. 제4 기준 트랜지스터(RFT4)는 기준 노드(NR) 및 접지 노드의 사이에 연결되고, 제2 활성 신호(EN2)에 의해 제어된다.
제2 활성 신호(EN2)가 비활성화(예를 들어, 하이 레벨)되면, 기준 노드(NR)는 제4 기준 트랜지스터(RFT4)를 통해 접지 노드에 연결된다. 따라서, 기준 전압(VREF)은 접지 전압(VSS)이 된다.
제2 활성 신호(EN2)가 활성화(예를 들어, 로우 레벨)되면, 기준 노드(NR)는 접지 노드와 전기적으로 분리된다. 전류 소스(CS)가 출력하는 전류는 기준 노드(NR)의 기준 전압(VREF)을 발생할 수 있다.
제1 내지 제3 기준 트랜지스터들(RFT1~RFT3)이 턴-온 되면, 제1 내지 제3 기준 저항들(RR1~RR3)의 저항값들은 반영되지 않는다. 따라서, 기준 전압(VREF)이 감소한다. 제1 내지 제3 기준 트랜지스터들(RFT1~RFT3)이 턴-오프 되면, 제1 내지 제3 기준 저항들(RR1~RR3)의 저항값들이 반영된다. 따라서, 기준 전압(VREF)이 증가한다.
도 7은 본 발명의 실시 예에 따른 메모리 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1, 도 4, 도 5 및 도 7을 참조하면, S110 단계에서, 게이트 전압 제어기(180)는 제3 트림 신호(T3)를 이용하여 기준 전압(VREF)의 레벨을 조절할 수 있다.
S120 단계에서, 게이트 전압 제어기(180)는 제1 트림 신호(T1)를 이용하여 기준 저항(173, RREF)의 저항값을 조절할 수 있다. 예를 들어, 게이트 전압 제어기(180)는 기준 저항(173)의 저항값이 메모리 셀의 저항값에 대응하도록 조절할 수 있다.
S130 단계에서, 게이트 전압 제어기(180)는 전하 펌프 블록(179)의 펌핑 용량을 조절할 수 있다. 전하 펌프 블록(179)의 펌핑 용량이 증가할수록, 게이트 전압(VG)이 목표 레벨로 조절되는 속도가 증가한다. 전하 펌프 블록(179)의 펌핑 용량이 감소할수록, 게이트 전압(VG)이 목표 레벨로 조절될 때에 발생하는 리플(ripple)이 감소한다.
게이트 전압 제어기(180)는 게이트 전압(VG)의 조절 속도 및 리플을 고려하여, 전하 펌프 블록(179)의 펌핑 용량을 조절할 수 있다. 예를 들어, 게이트 전압(VG)을 발생하기 시작하는 초기에, 게이트 전압 제어기(180)는 제2 트림 신호(T2)를 통해 전하 펌프 블록(179)의 펌핑 용량을 증가하여, 게이트 전압(VG)의 조절 속도를 높일 수 있다.
게이트 전압(VG)이 상승하면, 예를 들어 일정 시간 동안 상승하거나 목표 레벨 또는 목표 레벨보다 낮은 특정 레벨 이상으로 상승하면, 게이트 전압 제어기(180)는 펌핑 용량을 감소하여, 게이트 전압(VG)의 리플을 줄일 수 있다.
S150 단계에서, 비교기(176)는 기준 전압(VREF)과 비교 전압(VC)을 비교할 수 있다. S150 단계에서, 비교기(176)는 비교 결과에 따라 전하 펌프들(P1~P3)을 활성화 또는 비활성화하여, 게이트 전압(VG)을 목표 레벨로 조절할 수 있다.
S160 단계에서, 쓰기 드라이버들(WD1~WDk)은 게이트 전압(VG)을 이용하여 끄기 전압을 메모리 셀들(MC)에 공급할 수 있다. 예를 들어, 쓰기 드라이버들(WD1~WDk)은 전원 전압(VDD)을 실질적인 전압 강하 없이 또는 매우 적은 전압 강하만을 갖고 쓰기 전압으로서 공급할 수 있다.
도 8은 보조 블록(182)을 더 포함하는 전압 생성기(170a)의 예를 보여준다. 도 1, 도 4 및 도 8을 참조하면, 전압 생성기(170a)는 게이트 트랜지스터(171), 전송 게이트(172), 기준 저항(173, RREF), 저항 트랜지스터 블록(174), 기준 전압 생성기(175), 비교기(176), 클럭 생성기(177), 펌프 트랜지스터 블록(178), 전하 펌프 블록(179), 게이트 전압 제어기(180), 커패시터(181), 그리고 보조 블록(182)을 포함한다.
게이트 트랜지스터(171), 전송 게이트(172), 기준 저항(173, RREF), 저항 트랜지스터 블록(174), 기준 전압 생성기(175), 비교기(176), 클럭 생성기(177), 펌프 트랜지스터 블록(178), 전하 펌프 블록(179), 게이트 전압 제어기(180), 그리고 커패시터(181)는 도 4를 참조하여 설명된 것과 동일한 구조를 갖고, 동일한 방식으로 동작한다. 따라서, 중복되는 설명은 생략된다.
도 4의 전압 생성기(170)와 비교하면, 전압 생성기(170a)는 보조 블록(182)을 더 포함한다. 보조 블록(182)은 제1 활성 신호(EN1) 및 제2 활성 신호(EN2)에 응답하여 동작할 수 있다. 제1 및 제2 활성 신호들(EN1, EN2)에 응답하여, 보조 블록(182)은 게이트 전압(VG)을 프리차지(precharge)할 수 있다. 예를 들어, 쓰기 동작이 시작될 때, 보조 블록(182)은 게이트 전압(VG)을 전원 전압(VDD)으로 프리차지할 수 있다.
또한, 보조 블록(182)은 게이트 노드(NG)로부터 전류를 유출하는 부하로 기능할 수 있다. 예를 들어, 전하 펌프 블록(179)이 게이트 전압(VG)을 높이고 보조 블록(182)이 게이트 전압(VG)을 낮춤으로써, 게이트 전압(VG)이 목표 레벨로 더 용이하게 조절될 수 있다.
도 9는 보조 블록(182)의 예를 보여준다. 도 9를 참조하면, 보조 블록(182)은 제1 내지 제7 보조 트랜지스터들(AT1~AT7), 인버터(INV), 그리고 제2 전류 소스(CS2)를 포함한다. 제1 보조 트랜지스터(AT1)는 게이트 노드(NG)에 연결되는 제1단, 제2 보조 트랜지스터(AT2)에 연결되는 제2단, 그리고 제2 활성 신소(EN2)가 전달되는 게이트를 갖는다. 제1 보조 트랜지스터(AT1)는 PMOS 트랜지스터일 수 있다.
제2 보조 트랜지스터(AT2)는 제1 보조 트랜지스터(AT1)의 제2단에 연결되는 제1단, 제3 보조 트랜지스터(AT3)에 연결되는 제2단, 그리고 전원 전압(VDD)이 공급되는 게이트를 갖는다. 제2 보조 트랜지스터(AT2)는 NMOS 트랜지스터일 수 있다. 제3 보조 트랜지스터(AT3)는 제2 보조 트랜지스터(AT2)의 제2단에 연결되는 제1단, 접지 전압(VSS)이 공급되는 제2단, 제2 활성 신호(EN2)가 공급되는 게이트를 갖는다. 제3 보조 트랜지스터(AT3)는 NMOS 트랜지스터일 수 있다.
제4 보조 트랜지스터(AT4)는 게이트 노드(NG)에 연결되는 제1단, 인버터(INV)의 출력에 연결되는 제2단, 그리고 제1 보조 트랜지스터(AT1)의 제2단 및 제2 보조 트랜지스터(AT2)의 제1단에 연결되는 게이트를 갖는다. 제5 보조 트랜지스터(AT5)는 게이트 노드(NG)에 연결되는 제1단, 인버터(INV)의 출력에 연결되는 제2단, 그리고 전원 전압(VDD)이 전달되는 게이트를 갖는다. 제4 및 제5 보조 트랜지스터들(AT4, AT5)은 NMOS 트랜지스터들일 수 있다.
인버터(INV)는 제1 활성 신호(EN1)를 반전하여 출력할 수 있다. 제1 내지 제5 보조 트랜지스터들(AT1~AT5), 그리고 인버터(INV)는 게이트 전압(VG)을 생성할 때에 게이트 노드(NG)의 전압을 전원 전압(VDD)으로 높이는 프리차지 회로로 기능할 수 있다.
제6 보조 트랜지스터(AT6)는 게이트 노드(NG)에 연결되는 제1단, 제7 보조 트랜지스터(AT7)에 연결되는 제2단, 그리고 전원 전압(VDD)이 공급되는 게이트를 가질 수 있다. 제7 보조 트랜지스터(AT5)는 제6 보조 트랜지스터(AT6)의 제2단에 연결되는 제1단, 접지 전압(VSS)이 전달되는 제2단, 그리고 제2 전류 소스(CS2)에 연결되는 게이트를 갖는다. 제5 및 제7 보조 트랜지스터들(AT5, AT7)은 NMOS 트랜지스터들일 수 있다.
제2 전류 소스(CS2)는 전원 전압(VDD)이 공급되는 전원 노드와 제7 보조 트랜지스터(AT7)의 게이트의 사이에 연결된다. 제2 전류 소스(CS2)는 제7 보조 트랜지스터(AT7)의 게이트에 전류를 공급할 수 있다. 공급되는 전류로 인해, 제7 보조 트랜지스터(AT7)의 게이트의 전압은 상승할 수 있다. 즉, 제6 및 제7 보조 트랜지스터들(AT6, AT7)은 항상 턴-온 되고, 게이트 노드(NG)의 전압을 방전하는 방전 회로로 기능할 수 있다.
도 10은 제1 활성 신호(EN1) 및 제2 활성 신호(EN2)가 비활성화된 때의 보조 블록(182)의 상태를 보여준다. 도 10을 참조하면, 제1 활성 신호(EN1)는 하이 레벨을 갖고, 제2 활성 신호(EN2)는 하이 레벨을 가질 수 있다. 제2 활성 신호(EN2)에 따라, 제1 보조 트랜지스터(AT1)는 턴-오프 될 수 있다.
제2 활성 신호(EN2)에 의해 제3 보조 트랜지스터(AT3)가 턴-온 되고, 접지 노드의 접지 전압(VSS)은 제4 보조 트랜지스터(AT4)의 게이트로 전달된다 따라서, 제4 보조 트랜지스터(AT4)는 턴-오프 된다. 제1 활성 신호(EN1)에 따라, 인버터(INV)는 로우 레벨을 출력할 수 있다.
인버터(INV)의 출력은 제5 트랜지스터(AT5)를 통해 게이트 노드(NG)로 전달된다. 인버터(INV)는 게이트 노드(NG)의 게이트 전압(VG)을 접지 전압(VSS)으로 낮출 수 있다. 즉, 제1 및 제2 활성 신호들(EN1, EN2)이 비활성화될 때, 게이트 전압(VG)은 접지 전압(VSS)이 된다.
도 11은 제1 활성 신호(EN1) 및 제2 활성 신호(EN2)가 활성화된 때의 보조 블록(182)의 상태를 보여준다. 도 11을 참조하면, 제1 활성 신호(EN1)는 로우 레벨을 갖고, 제2 활성 신호(EN2)는 로우 레벨을 가질 수 있다. 제2 활성 신호(EN2)에 따라, 제3 보조 트랜지스터(AT3)는 턴-오프 될 수 있다.
인버터(INV)의 출력은 제5 트랜지스터(AT5)를 통해 게이트 노드(NG)로 전달된다. 제1 활성 신호(EN1)가 로우 레벨을 가지므로, 인버터(INV)는 하이 레벨을 가질 수 있다. 즉, 인버터(INV)는 게이트 노드(NG)의 게이트 전압(VG)을 하이 레벨(예를 들어, 전원 전압(VDD))으로 높일 수 있다.
제2 활성 신호(EN2)에 따라 제1 보조 트랜지스터(AT1)가 턴-온 된다. 게이트 전압(VG)은 제1 보조 트랜지스터(AT1)를 통해 제4 보조 트랜지스터(AT4)의 게이트로 전달된다. 즉, 인버터(INV)에 의해 게이트 전압(VG)이 상승하기 시작하면, 제4 보조 트랜지스터(AT4)가 게이트 전압(VG)에 의해 턴-온 된다. 따라서, 인버터(INV)가 제4 및 제5 보조 트랜지스터들(AT4, AT5)을 통해 게이트 전압(VG)을 더 빠르게 높일 수 있다.
전하 펌프 블록(179)은 게이트 전압(VG)을 전원 전압(VDD)보다 높은 레벨로 펌핑할 수 있다. 예시적으로, 게이트 전압(VG)이 전원 전압(VDD)보다 높아질 때, 인버터(INV)는 게이트 전압(VG)을 전원 전압(VDD)으로 낮추는 부하로 기능할 수 있다.
도 12는 스위치(SW)를 더 포함하는 전압 생성기(170b)의 예를 보여준다. 도 1, 도 8 및 도 12를 참조하면, 전압 생성기(170b)는 게이트 트랜지스터(171), 전송 게이트(172), 기준 저항(173, RREF), 저항 트랜지스터 블록(174), 기준 전압 생성기(175), 비교기(176), 클럭 생성기(177), 펌프 트랜지스터 블록(178), 전하 펌프 블록(179), 게이트 전압 제어기(180), 커패시터(181), 보조 블록(182), 그리고 스위치(183, SW)를 포함한다.
게이트 트랜지스터(171), 전송 게이트(172), 기준 저항(173, RREF), 저항 트랜지스터 블록(174), 기준 전압 생성기(175), 비교기(176), 클럭 생성기(177), 펌프 트랜지스터 블록(178), 전하 펌프 블록(179), 게이트 전압 제어기(180), 커패시터(181), 그리고 보조 블록(182)은 도 8을 참조하여 설명된 것과 동일한 구조를 갖고, 동일한 방식으로 동작한다. 따라서, 중복되는 설명은 생략된다.
도 8의 전압 생성기(170a)와 비교하면, 전압 생성기(170b)는 스위치(183)를 더 포함한다. 스위치(183)는 제1 활성 신호(EN1)에 응답하여, 게이트 노드(NG)와 쓰기 및 감지 블록(140)을 전기적으로 연결하거나 전기적으로 분리할 수 있다. 즉, 스위치(183)는 게이트 전압(VG)을 쓰기 및 감지 블록(140)으로 전달할 지의 여부를 제어할 수 있다.
도 13은 도 12의 스위치(183)의 예를 보여준다. 도 12 및 도 13을 참조하면, 스위치(183)는 제1 스위치 트랜지스터(SWT1), 제2 스위치 트랜지스터(SWT2), 그리고 스위치 저항(SWR)을 포함한다.
제1 스위치 트랜지스터(SWT1)는 게이트 노드(NG)에 연결되는 제1단, 쓰기 및 감지 블록(140)에 연결되는 제2단, 그리고 스위치 저항(SWR)에 연결되는 게이트를 갖는다. 제1 스위치 트랜지스터(SWT1)는 PMOS 트랜지스터일 수 있다.
제2 스위치 트랜지스터(SWT2)는 제1 활성 신호(EN1)가 전달되는 제1단, 쓰기 및 감지 블록(140)에 연결되는 제2단, 그리고 게이트 노드(NG) 또는 제1 스위치 트랜지스터(SWT1)의 제1단에 연결되는 게이트를 갖는다. 제2 스위치 트랜지스터(SWT2)는 PMOS 트랜지스터일 수 있다.
스위치 저항(SWR)은 제1 스위치 트랜지스터(SWT1)의 게이트 및 제2 스위치 트랜지스터(SWT2)의 제1단의 사이에 연결될 수 있다. 스위치 저항(SWR)은 제1 활성 신호(EN1)를 제1 스위치 트랜지스터(SWT1)의 게이트에 전달할 수 있다.
제1 활성 신호(EN1)가 비활성 상태일 때, 즉 제1 활성 신호(EN1)가 하이 레벨일 때, 게이트 노드(NG)의 게이트 전압(VG)은 접지 전압(도 10 참조)이다. 제1 활성 신호(EN1)에 따라 제1 스위치 트랜지스터(SWT1)는 턴-오프 된다. 게이트 전압(VG)에 따라, 제2 스위치 트랜지스터(SWT2)는 턴-오프 된다.
제1 활성 신호(EN1)가 활성 상태일 때, 즉 제1 활성 신호(EN1)가 로우 레벨일 때, 게이트 노드(NG)의 게이트 전압(VG)은 접지 전압(VSS)으로부터 전원 전압(VDD)을 거쳐(예를 들어, 프리차지) 전원 전압(VDD)보다 높은 레벨로 상승할 수 있다.
제1 활성 신호(EN1)에 따라 제1 스위치 트랜지스터(SWT1)는 턴-온 된다. 즉, 제1 스위치 트랜지스터(SWT1)는 게이트 전압(VG)을 쓰기 및 감지 블록(140)으로 전달한다. 게이트 전압(VG)이 전원 전압일 때, 제2 스위치 트랜지스터(SWT2)는 턴-온 된다.
즉, 게이트 전압(VG)이 낮을 때, 제1 및 제2 스위치 트랜지스터들(SWT1, SWT2)이 함께 게이트 전압(VG)을 쓰기 및 감지 블록(140)으로 전달한다. 따라서, 게이트 전압(VG)이 낮을 때, 게이트 전압(VG)의 상승이 가속될 수 있다.
상술된 실시 예들에서, 제1, 제2, 제3 등의 용어들을 사용하여 메모리 장치(100)의 구성 요소들이 설명되었다. 그러나 제1, 제2, 제3 등과 같은 용어들은 구성 요소들을 서로 구별하기 위해 사용되며, 본 발명을 한정하지 않는다. 예를 들어, 제1, 제2, 제3 등과 같은 용어들은 순서 또는 임의의 형태의 수치적 의미를 내포하지 않는다.
상술된 실시 예들에서, "블록"의 용어를 사용하여 본 발명의 실시 예들에 따른 구성 요소들이 참조되었다. "블록"은 IC (Integrated Circuit), ASIC (Application Specific IC), FPGA (Field Programmable Gate Array), CPLD (Complex Programmable Logic Device) 등과 같은 다양한 하드웨어 장치들, 하드웨어 장치들에서 구동되는 펌웨어, 응용과 같은 소프트웨어, 또는 하드웨어 장치와 소프트웨어가 조합된 형태로 구현될 수 있다. 또한, "블록"은 IC 내의 반도체 소자들로 구성되는 회로들 또는 IP (Intellectual Property)를 포함할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 메모리 장치
110: 메모리 셀 어레이
120: 행 디코더
130: 열 디코더
140: 쓰기 및 감지 블록
WD1~WDk: 쓰기 드라이버들
141: 쓰기 트랜지스터
142: 쓰기 전송 게이트
SA1~SAk: 감지 증폭기들
150: 데이터 버퍼
160: 제어 로직
170: 전압 생성기
171: 게이트 트랜지스터
172: 전송 게이트
173: 기준 저항
174: 저항 트랜지스터 블록
175: 기준 전압 생성기
176: 비교기
177: 클럭 생성기
178: 펌프 트랜지스터 블록
179: 전하 펌프 블록
180: 게이트 전압 제어기
181: 커패시터
182: 보조 블록

Claims (20)

  1. 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 행 디코더;
    비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 열 디코더;
    쓰기 동작 시에 게이트 전압을 이용하여 쓰기 전압을 상기 비트 라인들 중 상기 열 디코더에 의해 선택된 비트 라인에 전달하도록 구성되는 쓰기 드라이버; 그리고
    상기 게이트 전압을 생성하도록 구성되는 제어 로직을 포함하고,
    상기 게이트 전압은 상기 쓰기 전압보다 높은 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 로직은 상기 게이트 전압을 생성하도록 구성되는 전하 펌프 블록; 그리고
    상기 전하 펌프 블록의 용량을 조절하도록 구성되는 제어기를 포함하는 메모리 장치.
  3. 제2항에 있어서,
    상기 전하 펌프 블록은 제1 내지 제3 전하 펌프들을 포함하고,
    상기 제어 로직은 상기 제1 내지 제3 전하 펌프들에 각각 공급되는 제1 내지 제3 클럭 신호들을 생성하도록 구성되는 클럭 생성기를 더 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 클럭 신호는 상기 클럭 생성기가 활성화된 동안 상기 제1 전하 펌프에 지속적으로 공급되고,
    상기 제어 로직은 상기 제어기의 제어에 따라 상기 제2 및 제3 클럭 신호들을 상기 제2 및 제3 전하 펌프들에 전달하거나 전달을 차단하도록 구성되는 제1 및 제2 펌프 트랜지스터들을 더 포함하는 메모리 장치.
  5. 제1항에 있어서,
    상기 제어 로직은
    상기 게이트 전압에 응답하여 전원 전압을 전달하는 게이트 트랜지스터;
    상기 게이트 트랜지스터와 비교 노드의 사이에 병렬로 연결되고, 제1 및 제2 활성 신호들에 각각 응답하여 동작하는 전송 게이트; 그리고
    상기 비교 노드와 접지 노드의 사이에 연결되는 기준 저항을 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 메모리 셀들 각각은 제1 저항값을 갖는 제1 상태 및 제2 저항값을 갖는 제2 상태를 갖고,
    상기 제어 로직은 상기 기준 저항의 저항값을 상기 제1 저항값으로 조절하도록 구성되는 제어기를 더 포함하는 메모리 장치.
  7. 제6항에 있어서,
    상기 기준 저항은 병렬 연결된 제1 내지 제3 저항들을 포함하고,
    상기 제1 저항은 상기 비교 노드와 상기 접지 노드의 사이에 연결되고,
    상기 제어 로직은 상기 제어기의 제어에 따라 상기 제2 및 제3 저항들을 상기 접지 노드와 전기적으로 연결 또는 분리하는 제1 및 제2 저항 트랜지스터들을 더 포함하는 메모리 장치.
  8. 제5항에 있어서,
    상기 제어 로직은
    기준 전압을 생성하도록 구성되는 기준 전압 생성기;
    상기 비교 노드의 비교 전압과 상기 기준 전압을 비교하고, 비교 결과에 따라 활성 신호를 출력하도록 구성되는 비교기; 그리고
    상기 게이트 전압을 생성하고, 상기 활성 신호에 응답하여 활성화 또는 비활성화되는 전하 펌프를 더 포함하는 메모리 장치.
  9. 제8항에 있어서,
    상기 제어 로직은
    상기 활성 신호에 응답하여 활성화 또는 비활성화 되고, 활성화된 때에 상기 전하 펌프에 클럭 신호를 공급하도록 구성되는 클럭 생성기를 더 포함하는 메모리 장치.
  10. 제8항에 있어서,
    상기 기준 전압 생성기를 제어하여 상기 기준 전압의 레벨을 조절하도록 구성되는 제어기를 더 포함하는 메모리 장치.
  11. 제1항에 있어서,
    상기 쓰기 드라이버는 상기 게이트 전압에 응답하여 전원 전압을 상기 쓰기 전압으로 전달하도록 구성되는 쓰기 트랜지스터를 포함하는 메모리 장치.
  12. 제11항에 있어서,
    상기 쓰기 동작 시에, 상기 제어 로직은 제1 및 제2 쓰기 활성 신호들을 출력하도록 더 구성되고,
    상기 쓰기 드라이버는 상기 쓰기 트랜지스터와 상기 열 디코더의 사이에 연결되고, 상기 제1 및 제2 쓰기 활성 신호들에 각각 응답하여 동작하는 쓰기 전송 게이트를 더 포함하는 메모리 장치.
  13. 제1항에 있어서,
    상기 제어 로직은 상기 쓰기 동작이 시작될 때에 상기 게이트 전압을 프리차지하고, 그리고 상기 쓰기 동작이 완료되면 상기 게이트 전압을 방전하도록 구성되는 보조 블록을 포함하는 메모리 장치.
  14. 메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀 어레이와 연결되는 행 디코더;
    비트 라인들 및 소스 라인들을 통해 상기 메모리 셀 어레이와 연결되는 열 디코더;
    쓰기 동작 시에 게이트 전압을 이용하여 쓰기 전압을 상기 비트 라인들 중 상기 열 디코더에 의해 선택된 비트 라인에 전달하도록 구성되는 쓰기 드라이버; 그리고
    상기 게이트 전압을 생성하도록 구성되는 제어 로직을 포함하고,
    상기 제어 로직은
    비교 노드와 접지 노드의 사이에 연결되는 기준 저항;
    상기 비교 노드에 연결되고, 제1 및 제2 활성 신호들에 응답하여 동작하는 전송 게이트;
    전원 노드와 상기 전송 게이트의 사이에 연결되고, 상기 게이트 전압에 응답하여 동작하는 게이트 트랜지스터;
    기준 전압과 상기 비교 노드의 비교 전압을 비교하고, 비교의 결과에 따라 제3 활성 신호를 출력하는 비교기; 그리고
    상기 제3 활성 신호에 응답하여 상기 게이트 전압을 생성하는 전하 펌프를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 쓰기 드라이버는
    상기 게이트 전압에 응답하여 전원 전압을 상기 쓰기 전압으로 전달하는 쓰기 트랜지스터; 그리고
    상기 쓰기 트랜지스터와 상기 열 디코더의 사이에 연결되는 쓰기 전송 게이트를 포함하는 메모리 장치.
  16. 제15항에 있어서,
    상기 게이트 트랜지스터의 사이즈는 상기 쓰기 트랜지스터의 사이즈와 동일한 메모리 장치.
  17. 제15항에 있어서,
    상기 전송 게이트의 사이즈와 상기 쓰기 전송 게이트의 사이즈는 동일한 메모리 장치.
  18. 제15항에 있어서,
    상기 게이트 전압은 상기 전원 전압보다 높은 메모리 장치.
  19. 제14항에 있어서,
    상기 기준 저항의 저항값은 상기 메모리 셀들 각각의 저항값에 대응하도록 조절되는 메모리 장치.
  20. 메모리 셀들을 포함하는 메모리 장치의 동작 방법에 있어서:
    기준 전압을 조절하는 단계;
    기준 저항의 저항값을 조절하는 단계;
    전하 펌프의 용량을 조절하는 단계;
    상기 조절된 저항값을 갖는 상기 기준 저항에 의해 생성되는 비교 전압을 상기 기준 전압과 비교하는 단계;
    비교의 결과에 따라, 상기 조절된 용량을 갖는 상기 전하 펌프를 활성화 또는 비활성화하여 게이트 전압을 조절하는 단계; 그리고
    상기 게이트 전압에 따라 쓰기 전압을 상기 메모리 셀들에 공급하는 단계를 포함하는 동작 방법.
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