KR20190054812A - 메모리 장치의 구동 방법 및 이를 수행하는 메모리 장치 - Google Patents

메모리 장치의 구동 방법 및 이를 수행하는 메모리 장치 Download PDF

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Abstract

메모리 장치의 구동 방법에서, 메모리 장치는 정상 모드, 외부 커맨드 없이 메모리 셀들에 저장된 데이터를 보존하는 셀프 리프레쉬 동작을 수행하고 정상 모드로 돌아가는데 소요되는 시간이 기준 시간보다 짧은 제1 셀프 리프레쉬 모드, 및 셀프 리프레쉬 동작을 수행하고 정상 모드로 돌아가는데 소요되는 시간이 기준 시간보다 긴 제2 셀프 리프레쉬 모드 중 하나로 동작한다. 정상 모드에서, 제1 레벨을 가지는 제1 구동 전압을 발생하여 메모리 셀들에 제공한다. 제2 셀프 리프레쉬 모드로 진입하는 경우에, 제1 구동 전압의 레벨을 제1 레벨보다 낮은 제2 레벨로 변경하여 메모리 셀들에 제공한다.

Description

메모리 장치의 구동 방법 및 이를 수행하는 메모리 장치{METHOD OF OPERATING MEMORY DEVICE AND MEMORY DEVICE PERFORMING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 메모리 장치의 구동 방법 및 상기 구동 방법을 수행하는 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 반도체 메모리 장치 중에서 동적 랜덤 액세스 메모리(dynamic random access memory; DRAM)와 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬(refresh) 동작을 수행할 수 있다. 최근에는 휘발성 메모리 장치가 다양한 종류의 모바일 시스템에 적용되고 있다. 모바일 시스템에서는 전력 소모량을 감소시키는 것이 중요하며, 이에 따라 휘발성 메모리 장치의 전력 소모를 감소시키기 위한 다양한 기술들이 연구되고 있다.
본 발명의 일 목적은 리프레쉬 모드에서 전력 소모를 감소시킬 수 있는 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명의 다른 목적은 리프레쉬 모드에서 전력 소모를 감소시킬 수 있는 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서, 상기 메모리 장치는 정상 모드, 외부 커맨드 없이 메모리 셀들에 저장된 데이터를 보존하는 셀프 리프레쉬(self refresh) 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 기준 시간보다 짧은 제1 셀프 리프레쉬 모드, 및 상기 셀프 리프레쉬 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 상기 기준 시간보다 긴 제2 셀프 리프레쉬 모드 중 하나로 동작한다. 상기 정상 모드에서, 제1 레벨을 가지는 제1 구동 전압을 발생하여 상기 메모리 셀들에 제공한다. 상기 제2 셀프 리프레쉬 모드로 진입하는 경우에, 상기 제1 구동 전압의 레벨을 상기 제1 레벨보다 낮은 제2 레벨로 변경하여 상기 메모리 셀들에 제공한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서, 상기 메모리 장치는 정상 모드, 외부 커맨드 없이 메모리 셀들에 저장된 데이터를 보존하는 셀프 리프레쉬(self refresh) 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 기준 시간보다 짧은 제1 셀프 리프레쉬 모드, 및 상기 셀프 리프레쉬 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 상기 기준 시간보다 긴 제2 셀프 리프레쉬 모드 중 하나로 동작한다. 상기 정상 모드에서, 상기 메모리 장치의 동작 온도에 따라 달라지는 제1 가변 레벨을 가지는 제1 구동 전압을 발생하여 상기 메모리 셀들에 제공한다. 상기 제1 셀프 리프레쉬 모드로 진입하는 경우에, 상기 제1 구동 전압의 레벨을 상기 동작 온도와 무관하게 일정한 제1 고정 레벨로 변경하여 상기 메모리 셀들에 제공한다. 상기 제2 셀프 리프레쉬 모드로 진입하는 경우에, 상기 제1 구동 전압의 레벨을 상기 제1 가변 레벨 및 상기 제1 고정 레벨보다 낮고 상기 동작 온도와 무관하게 일정한 제2 고정 레벨로 변경하여 상기 메모리 셀들에 제공한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이, 제1 전압 컨트롤러 및 제1 전압 발생기를 포함한다. 상기 메모리 셀 어레이는 제1 구동 전압에 기초하여 동작하는 복수의 메모리 셀들을 포함한다. 상기 제1 전압 컨트롤러는 제1 제어 신호 및 제2 제어 신호에 기초하여 상기 제1 구동 전압의 레벨을 조절하기 위한 제1 전압 제어 신호를 발생한다. 상기 제1 전압 발생기는 전원 전압 및 상기 제1 전압 제어 신호에 기초하여 상기 제1 구동 전압을 발생하고, 정상 모드에서 상기 제1 구동 전압의 레벨을 제1 레벨로 설정하고, 외부 커맨드 없이 상기 메모리 셀들에 저장된 데이터를 보존하는 셀프 리프레쉬(self refresh) 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 기준 시간보다 짧은 제1 셀프 리프레쉬 모드에서 상기 제1 구동 전압의 레벨을 제2 레벨로 설정하며, 상기 셀프 리프레쉬 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 상기 기준 시간보다 긴 제2 셀프 리프레쉬 모드에서 상기 제1 구동 전압의 레벨을 상기 제1 레벨 및 상기 제2 레벨보다 낮은 제3 레벨로 설정한다.
상기와 같은 본 발명의 실시예들에 따른 메모리 장치 및 그 구동 방법에서는, 정상 모드로 돌아가는데 소요되는 시간이 상대적으로 길고 셀프 리프레쉬 동작을 수행하는 제2 셀프 리프레쉬 모드에서, 메모리 셀들에 제공되는 구동 전압의 레벨을 정상 모드에서와 다르게 변경할 수 있다. 예를 들어, 제2 셀프 리프레쉬 모드에서, 전원 전압보다 높은 제1 구동 전압의 레벨은 감소될 수 있고, 접지 전압보다 낮은 제2 구동 전압의 레벨은 증가될 수 있다. 또한, 셀프 리프레쉬 동작의 수행 시간 및/또는 셀프 리프레쉬 동작의 주기를 적응적으로 추가 조절할 수 있다. 따라서, 제2 셀프 리프레쉬 모드에서 셀프 리프레쉬 동작의 특성이 보장되면서 셀프 리프레쉬 전류가 감소될 수 있으며, 메모리 장치의 전력 소모가 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 동작 모드를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 장치에 포함되는 전압 컨트롤러의 일 예를 나타내는 회로도이다.
도 5는 도 4의 전압 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 6a 및 6b는 본 발명의 실시예들에 따른 구동 전압의 레벨 변경의 일 예를 설명하기 위한 그래프들이다.
도 7은 본 발명의 실시예들에 따른 셀프 리프레쉬 동작의 특성 보상을 위한 일 예를 설명하기 위한 그래프이다.
도 8a, 8b 및 8c는 본 발명의 실시예들에 따른 셀프 리프레쉬 동작의 특성 보상을 위한 다른 예를 설명하기 위한 그래프이다.
도 9는 본 발명의 실시예들에 따른 구동 전압의 레벨 변경의 다른 예를 설명하기 위한 그래프이다.
도 10은 본 발명의 실시예들에 따른 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 12a, 12b 및 13은 본 발명의 실시예들에 따른 구동 전압의 레벨 변경의 또 다른 예들을 설명하기 위한 그래프들이다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치의 구동 방법을 나타내는 순서도이다. 도 2는 본 발명의 실시예들에 따른 메모리 장치의 동작 모드를 설명하기 위한 도면이다.
도 1 및 2를 참조하면, 본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서, 상기 메모리 장치는 저장된 데이터를 보존 또는 유지하기 위하여 리프레쉬(refresh) 동작을 수행하며, 특히 외부 커맨드 없이 상기 저장된 데이터를 보존 또는 유지하는 셀프 리프레쉬(self refresh) 동작을 수행한다.
상기 메모리 장치는 정상 모드 및 두 개 이상의 셀프 리프레쉬 모드로 동작한다. 상기 정상 모드는 데이터 기입 동작, 데이터 독출 동작 등이 수행되는 일반적인 동작 모드를 나타낸다. 제1 셀프 리프레쉬 모드는 상기 셀프 리프레쉬 동작이 수행되는 동작 모드를 나타내며, 상기 제1 셀프 리프레쉬 모드에서 상기 정상 모드로 돌아가는데 소요되는 시간(즉, 종료 시간(exit time))은 기준 시간보다 짧다. 제2 셀프 리프레쉬 모드 역시 상기 셀프 리프레쉬 동작이 수행되는 동작 모드를 나타내며, 다만 상기 제2 셀프 리프레쉬 모드에서 상기 정상 모드로 돌아가는데 소요되는 시간은 상기 기준 시간보다 길다.
예를 들어, 도 2에 도시된 것처럼, 상기 메모리 장치의 동작 모드는 정상 모드(normal mode; NM), 정규 셀프 리프레쉬 모드(self refresh mode; SR), 셀프 리프레쉬 파워 다운 모드(self refresh with power down mode; SRPD) 및 딥 슬립 모드(deep sleep mode; DSM)를 포함할 수 있다. 정규 셀프 리프레쉬 모드(SR), 셀프 리프레쉬 파워 다운 모드(SRPD) 및 딥 슬립 모드(DSM) 모두에서 상기 셀프 리프레쉬 동작이 수행될 수 있다. 상기 셀프 리프레쉬 동작이 수행되지 않는 동안에, 상기 메모리 장치는 정규 셀프 리프레쉬 모드(SR)에서는 아이들(idle) 상태일 수 있고, 셀프 리프레쉬 파워 다운 모드(SRPD)에서는 파워 다운 상태일 수 있으며, 딥 슬립 모드(DSM)에서는 딥 슬립 상태일 수 있다.
상기 메모리 장치는 정상 모드(NM)에서 정규 셀프 리프레쉬 모드(SR), 셀프 리프레쉬 파워 다운 모드(SRPD) 및 딥 슬립 모드(DSM) 중 하나로 진입할 수 있고, 정규 셀프 리프레쉬 모드(SR)에서 셀프 리프레쉬 파워 다운 모드(SRPD) 및 딥 슬립 모드(DSM) 중 하나로 진입할 수 있으며, 셀프 리프레쉬 파워 다운 모드(SRPD)에서 딥 슬립 모드(DSM)로 진입할 수 있다.
정규 셀프 리프레쉬 모드(SR)가 종료되는 경우에, 상기 메모리 장치는 정상 모드(NM)로 즉시 진입할 수 있다. 하지만, 셀프 리프레쉬 파워 다운 모드(SRPD) 또는 딥 슬립 모드(DSM)가 종료되는 경우에, 상기 메모리 장치는 정상 모드(NM)로 즉시 진입할 수 없으며, 셀프 리프레쉬 파워 다운 모드(SRPD)가 종료되는 경우에는 정규 셀프 리프레쉬 모드(SR)를 거쳐서 정상 모드(NM)로 진입할 수 있고, 딥 슬립 모드(DSM)가 종료되는 경우에는 셀프 리프레쉬 파워 다운 모드(SRPD) 및 정규 셀프 리프레쉬 모드(SR)를 거쳐서 정상 모드(NM)로 진입할 수 있다. 따라서, 정규 셀프 리프레쉬 모드(SR)를 종료하는데 상대적으로 짧은 시간이 소요되지만, 셀프 리프레쉬 파워 다운 모드(SRPD) 또는 딥 슬립 모드(DSM)를 종료하는데 상대적으로 긴 시간이 소요될 수 있다.
본 명세서에서, 도 2의 정규 셀프 리프레쉬 모드(SR)가 상기 제1 셀프 리프레쉬 모드에 대응할 수 있고, 도 2의 딥 슬립 모드(DSM)가 상기 제2 셀프 리프레쉬 모드에 대응할 수 있다. 또는 실시예에 따라서, 도 2의 셀프 리프레쉬 파워 다운 모드(SRPD)가 상기 제2 셀프 리프레쉬 모드에 대응할 수도 있다.
이하에서는 도 2의 딥 슬립 모드(DSM)가 상기 제2 셀프 리프레쉬 모드인 경우에 기초하여 본 발명의 실시예들을 상세하게 설명하도록 한다.
정상 모드(NM)에서, 구동 전압을 발생하여 상기 메모리 장치에 포함되는 복수의 메모리 셀들에 제공한다(단계 S100). 상기 복수의 메모리 셀들에 상기 데이터가 저장되며, 상기 복수의 메모리 셀들은 상기 구동 전압에 기초하여 동작할 수 있다.
제1 셀프 리프레쉬 모드(SR)에서, 상기 구동 전압의 레벨을 유지하여 상기 복수의 메모리 셀들에 제공할 수 있다(단계 S200). 다시 말하면, 상기 메모리 장치는 제1 셀프 리프레쉬 모드(SR)에서 레벨 변경되지 않은 상기 구동 전압에 기초하여 상기 셀프 리프레쉬 동작을 수행할 수 있다.
제2 셀프 리프레쉬 모드(DSM)로 진입하는 경우에, 상기 구동 전압의 레벨을 변경하여 상기 복수의 메모리 셀들에 제공한다(단계 S300). 다시 말하면, 상기 메모리 장치는 제2 셀프 리프레쉬 모드(DSM)에서 레벨 변경된 상기 구동 전압에 기초하여 상기 셀프 리프레쉬 동작을 수행할 수 있다. 이 때, 상기 구동 전압의 레벨은 상기 메모리 장치의 전력 소모를 감소시키도록 변경될 수 있다.
일 실시예에서, 상기 구동 전압은 전원 전압보다 높은 레벨을 가지는 승압(boost) 전압 및 접지 전압보다 낮은 레벨을 가지는 음(negative) 전압 중 적어도 하나를 포함할 수 있다. 예를 들어, 단계 S300에서, 상기 승압 전압에 대해서는 레벨을 감소시키는 방향으로 상술한 레벨 변경 동작이 수행될 수 있고, 상기 음 전압에 대해서는 레벨을 증가시키는 방향으로 상술한 레벨 변경 동작이 수행될 수 있다.
제2 셀프 리프레쉬 모드(DSM)가 종료되는 경우에, 상기 구동 전압의 레벨을 복원할 수 있다(단계 S400). 상술한 것처럼, 제2 셀프 리프레쉬 모드(DSM)가 종료되어 정상 모드(NM)로 돌아가는데 상기 기준 시간보다 긴 시간이 소요되므로, 정상 모드(NM)로 진입하기 전에 상기 구동 전압의 레벨을 원래의 레벨(즉, 정상 모드(NM)에서의 레벨)로 복원할 수 있다. 예를 들어, 단계 S400에서, 상기 승압 전압에 대해서는 레벨을 증가시키는 방향으로 상술한 레벨 복원 동작이 수행될 수 있고, 상기 음 전압에 대해서는 레벨을 감소시키는 방향으로 상술한 레벨 복원 동작이 수행될 수 있다.
이에 따라, 제2 셀프 리프레쉬 모드(DSM)가 종료된 이후의 정상 모드(NM)에서, 레벨 복원된 상기 구동 전압을 상기 복수의 메모리 셀들에 제공할 수 있다.
도 3은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 제1 전압 컨트롤러(310), 제1 전압 발생기(320), 제2 전압 컨트롤러(330) 및 제2 전압 발생기(340)를 포함한다.
일 실시예에서, 메모리 장치(200)는 상술한 리프레쉬 동작, 특히 상기 셀프 리프레쉬 동작이 요구되는 휘발성 메모리 장치일 수 있다. 예를 들어, 메모리 장치(200)는 DRAM(dynamic random access memory), 모바일 DRAM, DDR(dual data rate) DRAM, LPDDR(low power DDR) DRAM, GDDR (graphic DDR) DRAM 등과 같은 임의의 휘발성 메모리 장치들 중 하나일 수 있다.
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 3에는 네 개의 뱅크들을 포함하는 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라서, 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 14의 100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 발생할 수 있다. 예를 들어, 리프레쉬 제어 회로(215)는 리프레쉬 어드레스(REF_ADDR)를 상기 메모리 셀 어레이의 첫 번째 어드레스부터 마지막 어드레스까지 순차적으로 변경시키는 리프레쉬 카운터를 포함할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출된 데이터(DAT)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DAT)는 데이터 입출력 버퍼(295)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DAT)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DAT)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호(/CKE)를 더 수신할 수 있다.
제1 전압 컨트롤러(310)는 제1 제어 신호(NS) 및 제2 제어 신호(DS)에 기초하여 제1 구동 전압(VPP)의 레벨을 조절하기 위한 제1 전압 제어 신호(VC1)를 발생할 수 있다. 제2 전압 컨트롤러(330)는 제1 제어 신호(NS) 및 제2 제어 신호(DS)에 기초하여 제2 구동 전압(VBB)의 레벨을 조절하기 위한 제2 전압 제어 신호(VC2)를 발생할 수 있다.
제1 전압 발생기(320)는 전원 전압(VDD) 및 제1 전압 제어 신호(VC1)에 기초하여 제1 구동 전압(VPP)을 발생할 수 있다. 예를 들어, 도 1을 참조하여 상술한 것처럼, 제1 전압 발생기(320)는 제1 전압 제어 신호(VC1)를 기초로 동작 모드에 따라 제1 구동 전압(VPP)의 레벨을 조절할 수 있다. 제1 구동 전압(VPP)은 전원 전압(VDD)보다 높은 레벨을 가지는 승압 전압일 수 있다.
제2 전압 발생기(340)는 전원 전압(VDD) 및 제2 전압 제어 신호(VC2)에 기초하여 제2 구동 전압(VBB)을 발생할 수 있다. 예를 들어, 도 1을 참조하여 상술한 것처럼, 제2 전압 발생기(340)는 제2 전압 제어 신호(VC2)를 기초로 동작 모드에 따라 제2 구동 전압(VBB)의 레벨을 조절할 수 있다. 제2 구동 전압(VBB)은 접지 전압보다 낮은 레벨을 가지는 음 전압일 수 있다.
일 실시예에서, 제1 전압 발생기(320) 및 제2 전압 발생기(340)는 각각 차지 펌프(charge pump)를 포함하여 구현될 수 있다.
상기 메모리 셀 어레이에 포함되는 상기 복수의 메모리 셀들은 제1 구동 전압(VPP) 및 제2 구동 전압(VBB)에 기초하여 동작할 수 있다. 도시하지는 않았지만, 제1 구동 전압(VPP)은 상기 로우 디코더에도 제공될 수 있다.
한편, 도 3에서는 제1 구동 전압(VPP) 및 제2 구동 전압(VBB) 모두에 대해 도 1을 참조하여 상술한 레벨 변경 및 복원 동작이 수행되는 것으로 도시하였으나, 제1 구동 전압(VPP) 및 제2 구동 전압(VBB) 중 하나에 대해서만 본 발명이 적용될 수도 있다. 예를 들어, 제1 구동 전압(VPP)에 대해서만 상술한 레벨 변경 및 복원 동작이 수행될 수 있으며, 이 경우 도 3의 제2 전압 컨트롤러(330)는 생략될 수 있다. 다른 예에서, 제2 구동 전압(VBB)에 대해서만 상술한 레벨 변경 및 복원 동작이 수행될 수 있으며, 이 경우 도 3의 제1 전압 컨트롤러(310)는 생략될 수 있다.
한편, 도 3에서는 하나의 승압 전압(즉, VPP) 및 하나의 음 전압(즉, VBB)만을 도시하였으나, 두 개 이상의 승압 전압들 및/또는 두 개 이상의 음 전압들이 상기 메모리 셀 어레이에 제공될 수 있다. 예를 들어, 제1 음 전압(예를 들어, VBB1) 및 상기 제1 음 전압보다 높은 레벨의 제2 음 전압(예를 들어, VBB2)이 상기 메모리 셀 어레이에 제공될 수 있으며, 메모리 장치(200)는 상기 제1 및 제2 음 전압들 각각에 대한 전압 컨트롤러 및 전압 발생기를 포함하여 구현될 수 있다.
도 4는 도 3의 메모리 장치에 포함되는 전압 컨트롤러의 일 예를 나타내는 회로도이다.
도 3 및 4를 참조하면, 메모리 장치(200)에 포함되는 제1 전압 컨트롤러(310)는 제1 회로부(312) 및 제2 회로부(314)를 포함할 수 있다.
제1 회로부(312)는 기준 전압(VREF)을 수신하는 제1 노드(N1), 및 제2 노드(N2)와 연결될 수 있다. 제1 회로부(312)는 트랜지스터들(MP1, MP2, MN1, MN2, MN3)을 포함할 수 있다.
트랜지스터(MP1)는 전원 전압(VDD)과 제3 노드(N3) 사이에 연결되고, 제3 노드(N3)와 연결되는 게이트 전극을 포함할 수 있다. 트랜지스터(MP2)는 전원 전압(VDD)과 제4 노드(N4) 사이에 연결되고, 게이트 전극을 포함할 수 있다. 트랜지스터들(MP1, MP2)의 게이트 전극은 서로 연결될 수 있다. 트랜지스터(MN1)는 제3 노드(N3)와 제5 노드(N5) 사이에 연결되고, 제1 노드(N1)와 연결되는 게이트 전극을 포함할 수 있다. 트랜지스터(MN2)는 제4 노드(N4)와 제5 노드(N5) 사이에 연결되고, 제2 노드(N2)와 연결되는 게이트 전극을 포함할 수 있다. 트랜지스터(MN3)는 제5 노드(N5)와 접지 전압(VSS) 사이에 연결되고, 전압(VA)을 수신하는 게이트 전극을 포함할 수 있다.
제2 회로부(314)는 제2 노드(N2), 및 제1 전압 제어 신호(VC1)를 출력하는 출력 노드(NO)와 연결되고, 제1 제어 신호(NS) 및 제2 제어 신호(DS)를 수신할 수 있다. 제2 회로부(314)는 저항들(R1, R2, R3, R4) 및 트랜지스터들(MN4, MN5)을 포함할 수 있다.
저항(R1)은 출력 노드(NO)와 제2 노드(N2) 사이에 연결될 수 있다. 저항(R3)은 출력 노드(NO)와 제2 노드(N2) 사이에 저항(R1)과 병렬로 연결될 수 있다. 저항(R2) 및 트랜지스터(MN4)는 제2 노드(N2)와 접지 전압(VSS) 사이에 직렬 연결될 수 있다. 즉, 저항(R2)은 제2 노드(N2)와 연결될 수 있다. 트랜지스터(MN4)는 저항(R2)과 접지 전압(VSS) 사이에 연결되고, 제1 제어 신호(NS)를 수신하는 게이트 전극을 포함할 수 있다. 저항(R4) 및 트랜지스터(MN5)는 제2 노드(N2)와 접지 전압(VSS) 사이에 직렬 연결되고, 저항(R2) 및 트랜지스터(MN4)와 병렬 연결될 수 있다. 즉, 저항(R4)은 제2 노드(N2)와 연결될 수 있다. 트랜지스터(MN5)는 저항(R4)과 접지 전압(VSS) 사이에 연결되고, 제2 제어 신호(DS)를 수신하는 게이트 전극을 포함할 수 있다.
일 실시예에서, 제1 구동 전압(VPP)의 변경하고자 하는 목표 레벨에 따라 저항들(R1, R2, R3, R4)의 저항 값이 설정될 수 있으며, 이에 대해서는 후술하도록 한다.
일 실시예에서, 도 4에 도시된 것처럼 트랜지스터들(MP1, MP2)은 PMOS(p-type metal oxide semiconductor) 트랜지스터이고 트랜지스터들(MN1, MN2, MN3, MN4, MN5)은 NMOS(n-type metal oxide semiconductor) 트랜지스터일 수 있다. 다른 실시예에서, 도시하지는 않았으나, 트랜지스터들(MP1, MP2, MN1, MN2, MN3, MN4, MN5)의 타입은 다양하게 변경될 수 있다.
한편, 도시하지는 않았으나, 제2 전압 컨트롤러(330)는 제1 전압 컨트롤러(310)와 실질적으로 동일한 구조를 가질 수 있으며, 다만 제2 구동 전압(VBB)의 변경하고자 하는 목표 레벨에 따라 제2 전압 컨트롤러(330)에 포함되는 저항들의 저항 값은 제1 전압 컨트롤러(310)에 포함되는 저항들(R1, R2, R3, R4)의 저항 값과 달라질 수 있다.
도 5는 도 4의 전압 컨트롤러의 동작을 설명하기 위한 타이밍도이다.
도 2, 3, 4 및 5를 참조하면, 메모리 장치(200)의 동작 상태(ST), 즉 동작 모드가 정상 모드(NM)인 경우에, 제1 제어 신호(NS)는 논리 하이 레벨을 가지고 제2 제어 신호(DS)는 논리 로우 레벨을 가진다. 트랜지스터(MN4)는 턴온되고, 트랜지스터(MN5)는 턴오프되며, 저항들(R1, R2)에 기초하여 제1 전압 제어 신호(VC1)가 발생된다.
시간 tDSME에서, 메모리 장치(200)는 제2 셀프 리프레쉬 모드(DSM)로 진입하며, 제1 제어 신호(NS)는 상기 논리 하이 레벨에서 상기 논리 로우 레벨로 천이되고, 제2 제어 신호(DS)는 상기 논리 로우 레벨에서 상기 논리 하이 레벨로 천이된다. 제2 셀프 리프레쉬 모드(DSM)에서, 트랜지스터(MN4)는 턴오프되고, 트랜지스터(MN5)는 턴온되며, 저항들(R3, R4)에 기초하여 제1 전압 제어 신호(VC1)가 발생된다. 따라서, 정상 모드(NM)에서와 비교하였을 때, 구동 전압들(VPP, VBB)의 레벨이 변경된다.
시간 tDSMX에서, 제2 셀프 리프레쉬 모드(DSM)가 종료되며, 제1 제어 신호(NS)는 상기 논리 로우 레벨에서 상기 논리 하이 레벨로 천이되고, 제2 제어 신호(DS)는 상기 논리 하이 레벨에서 상기 논리 로우 레벨로 천이된다. 다시 말하면, 제2 제어 신호(DS)는 제2 셀프 리프레쉬 모드(DSM)에서만 활성화되고, 이와 상보적으로 동작하는 제1 제어 신호(NS)는 제2 셀프 리프레쉬 모드(DSM)에서만 비활성화된다.
다만, 도 2를 참조하여 상술한 것처럼, 제2 셀프 리프레쉬 모드(DSM)가 종료되는 경우에, 메모리 장치(200)는 정상 모드(NM)로 즉시 진입할 수 없으며, 셀프 리프레쉬 파워 다운 모드(SRPD) 및 제1 셀프 리프레쉬 모드(SR)를 거쳐서 정상 모드(NM)로 진입한다. 예를 들어, 시간 tDSMX에서 제2 셀프 리프레쉬 모드(DSM)가 종료되고 메모리 장치(200)는 셀프 리프레쉬 파워 다운 모드(SRPD)로 진입하며, 시간 tPDX에서 셀프 리프레쉬 파워 다운 모드(SRPD)가 종료되고 메모리 장치(200)는 제1 셀프 리프레쉬 모드(SR)로 진입하여, 시간 tSRX에서 제1 셀프 리프레쉬 모드(SR)가 종료되고 메모리 장치(200)는 정상 모드(NM)로 진입한다. 시간 tDSMX부터 시간 tSRX까지의 구간이 제2 셀프 리프레쉬 모드(DSM)에서 정상 모드(NM)로 돌아가는데 소요되는 시간일 수 있으며, 예를 들어 약 200us보다 길 수 있다. 시간 tDSMX부터 시간 tSRX까지의 구간에서 구동 전압들(VPP, VBB)의 레벨이 복원된다.
도 6a 및 6b는 본 발명의 실시예들에 따른 구동 전압의 레벨 변경의 일 예를 설명하기 위한 그래프들이다.
도 1, 2, 3, 4 및 6a를 참조하면, 메모리 장치(200)는 정상 모드(NM)에서 제1 레벨(VPNL1)을 가지는 제1 구동 전압(VPP)을 발생하여 상기 메모리 셀들에 제공하고(단계 S100), 제1 셀프 리프레쉬 모드(SR)에서 제1 구동 전압(VPP)의 레벨을 제1 레벨(VPNL1)로 유지하여 상기 메모리 셀들에 제공하고(단계 S200), 제2 셀프 리프레쉬 모드(DSM)로 진입하는 경우에 제1 전압 제어 신호(VC1)를 기초로 제1 구동 전압(VPP)의 레벨을 제1 레벨(VPNL1)보다 낮은 제2 레벨(VPDL1)로 변경하여 상기 메모리 셀들에 제공하며(단계 S300), 제2 셀프 리프레쉬 모드(DSM)가 종료되는 경우에 정상 모드(NM)로 진입하기 전에 제1 구동 전압(VPP)의 레벨을 제1 레벨(VPNL1)로 복원할 수 있다(단계 S400). 예를 들어, 제1 레벨(VPNL1)은 약 3.4V일 수 있고, 제2 레벨(VPDL1)은 약 3.0V일 수 있다. 제1 레벨(VPNL1) 및 제2 레벨(VPDL1)은 메모리 장치(200)의 동작 온도(TEMP)와 무관하게 일정한 고정 레벨일 수 있다.
일 실시예에서, 도 6a에 도시된 것처럼 제2 셀프 리프레쉬 모드(DSM)에서 제1 구동 전압(VPP)의 레벨을 감소시키기 위한 제1 전압 제어 신호(VC1)를 발생하기 위해, 제1 저항(R1)의 저항 값은 제3 저항(R3)의 저항 값보다 크고(즉, R1>R3), 제2 저항(R2)의 저항 값은 제4 저항(R4)의 저항 값보다 작으며(즉, R2<R4), 제2 저항(R2)의 저항 값을 제1 저항(R1)의 저항 값으로 나눈 값은 제4 저항(R4)의 저항 값을 제3 저항(R3)의 저항 값으로 나눈 값보다 작을 수 있다(즉, R2/R1 < R4/R3).
도 2, 6a 및 6b를 참조하면, 셀프 리프레쉬 전류(IDD6)는 제1 구동 전압(VPP)이 제1 레벨(VPNL1)을 가지는 정상 모드(NM) 및 제1 셀프 리프레쉬 모드(SR)에서 제1 값(INL1)을 가지고, 제1 구동 전압(VPP)이 제2 레벨(VPDL1)을 가지는 제2 셀프 리프레쉬 모드(DSM)에서 제1 값(INL1)보다 낮은 제2 값(IDL1)을 가질 수 있다. 제2 셀프 리프레쉬 모드(DSM)에서 셀프 리프레쉬 전류(IDD6)가 감소되므로, 메모리 장치(200)의 전력 소모가 감소될 수 있다.
도 7은 본 발명의 실시예들에 따른 셀프 리프레쉬 동작의 특성 보상을 위한 일 예를 설명하기 위한 그래프이다.
도 7에서, WL 및 BL은 상기 셀프 리프레쉬 동작 시에 메모리 셀과 연결되는 워드라인 및 비트라인의 전압 변화를 각각 나타내고, 실선 및 점선은 제1 셀프 리프레쉬 모드(SR) 및 제2 셀프 리프레쉬 모드(DSM)에서 상기 셀프 리프레쉬 동작에 따른 워드라인 및 비트라인의 전압 변화를 각각 나타낸다.
도 1, 2, 3, 6a 및 7을 참조하면, 제1 셀프 리프레쉬 모드(SR)에서 상기 셀프 리프레쉬 동작이 시작되는 경우에, 워드라인(WL)에 제1 구동 전압(VPP)이 인가되며, 점선으로 도시된 것처럼 워드라인(WL)의 전압이 제1 레벨(VPNL1)까지 증가한다. 이 때, 비트라인(BL)은 프리차지(precharge)되어 있으며, 시간 tCSS에서 차지 쉐어링(charge sharing) 동작이 시작된다. 시간 tCSE1에서 상기 센스 앰프부가 활성화되며, 점선으로 도시된 것처럼 상기 차지 쉐어링 동작이 종료되고, 메모리 셀의 데이터를 보존하기 위한 증폭 동작이 수행된다. 시간 tCSE1로부터 충분한 시간이 경과한 시간 tRAS1에서 상기 센스 앰프부가 비활성화되며, 점선으로 도시된 것처럼 비트라인(BL)은 다시 프리차지된다.
본 발명의 실시예들에 따른 메모리 장치(200)의 구동 방법에서는, 제2 셀프 리프레쉬 모드(DSM)에서 상기 셀프 리프레쉬 동작의 특성을 보장 또는 보상하기 위해, 제1 구동 전압(VPP)의 레벨 변경에 따라 상기 셀프 리프레쉬 동작의 수행 시간을 적응적으로 조절할 수 있다.
일 실시예에서, 제2 셀프 리프레쉬 모드(DSM)에서 상기 셀프 리프레쉬 동작을 수행하는 동안에, 비트라인(BL)에 대해 수행되는 상기 차지 쉐어링 동작의 종료 시점을 변경함으로써, 상기 셀프 리프레쉬 동작의 수행 시간을 적응적으로 조절할 수 있다. 예를 들어, 도 7에 점선으로 도시된 것처럼, 제1 셀프 리프레쉬 모드(SR)에서 상기 차지 쉐어링 동작의 종료 시점은 시간 tCSE1이지만, 실선으로 도시된 것처럼 제2 셀프 리프레쉬 모드(DSM)에서 상기 차지 쉐어링 동작의 종료 시점은 시간 tCSE1보다 늦은 시간 tCSE2일 수 있다. 다시 말하면, 제2 셀프 리프레쉬 모드(DSM)에서, 상기 셀프 리프레쉬 동작을 수행하기 위한 상기 차지 쉐어링 동작의 수행 시간이 증가할 수 있으며, 상기 셀프 리프레쉬 동작을 수행하기 위해 상기 센스 앰프부가 활성화되는 시점이 지연될 수 있다.
다른 실시예에서, 제2 셀프 리프레쉬 모드(DSM)에서 상기 셀프 리프레쉬 동작이 수행된 이후에, 비트라인(BL)에 대해 수행되는 상기 프리차지 동작의 시작 시점을 변경함으로써, 상기 셀프 리프레쉬 동작의 수행 시간을 적응적으로 조절할 수 있다. 예를 들어, 도 7에 점선으로 도시된 것처럼, 제1 셀프 리프레쉬 모드(SR)에서 상기 프리차지 동작의 시작 시점은 시간 tRAS1이지만, 실선으로 도시된 것처럼 제2 셀프 리프레쉬 모드(DSM)에서 상기 프리차지 동작의 시작 시점은 시간 tRAS1보다 늦은 시간 tRAS2일 수 있다. 다시 말하면, 제2 셀프 리프레쉬 모드(DSM)에서, 상기 셀프 리프레쉬 동작을 수행하기 위해 상기 센스 앰프부가 활성화되는 시간, 즉 상기 센스 앰프부의 구동 시간이 증가할 수 있으며, 상기 셀프 리프레쉬 동작을 종료하기 위해 상기 센스 앰프부가 비활성화되는 시점이 지연될 수 있다.
정리하면, 제2 셀프 리프레쉬 모드(DSM)에서 상기 셀프 리프레쉬 동작이 시작되는 경우에, 워드라인(WL)에 레벨 감소된 제1 구동 전압(VPP)이 인가되며, 실선으로 도시된 것처럼 워드라인(WL)의 전압이 제2 레벨(VPDL1)까지 증가한다. 이 때, 비트라인(BL)은 프리차지되어 있으며, 시간 tCSS에서 상기 차지 쉐어링 동작이 시작된다. 시간 tCSE1보다 늦은 시간 tCSE2에서 상기 센스 앰프부가 활성화되며, 실선으로 도시된 것처럼 상기 차지 쉐어링 동작이 종료되고, 메모리 셀의 데이터를 보존하기 위한 증폭 동작이 수행된다. 시간 tRAS1보다 늦은 시간 tRAS2에서 상기 센스 앰프부가 비활성화되며, 실선으로 도시된 것처럼 비트라인(BL)은 다시 프리차지된다.
한편, 도 7에서는 상기 셀프 리프레쉬 동작의 특성을 보장 또는 보상하기 위해, 제2 셀프 리프레쉬 모드(DSM)에서 상기 차지 쉐어링 동작의 종료 시점 및 상기 프리차지 동작의 시작 시점을 모두 변경하는 것으로 도시하였으나, 실시예에 따라서 제2 셀프 리프레쉬 모드(DSM)에서 상기 차지 쉐어링 동작의 종료 시점만을 변경하거나, 상기 프리차지 동작의 시작 시점만을 변경할 수 있다.
도 8a, 8b 및 8c는 본 발명의 실시예들에 따른 셀프 리프레쉬 동작의 특성 보상을 위한 다른 예를 설명하기 위한 그래프이다.
도 8a, 8b 및 8c에서, 논리 하이 레벨은 상기 셀프 리프레쉬 동작이 수행되는 구간을 나타내며, 논리 로우 레벨은 상기 셀프 리프레쉬 동작이 수행되지 않는 구간을 나타낸다.
도 1, 2, 3 및 8a를 참조하면, 일반적으로 메모리 장치(200)는 제2 셀프 리프레쉬 모드(DSM)에서 제1 주기(PSR1)마다 상기 셀프 리프레쉬 동작을 반복적으로 수행할 수 있다. 제1 주기(PSR1)는 제1 셀프 리프레쉬 모드(SR)에서 상기 셀프 리프레쉬 동작의 주기와 실질적으로 동일할 수 있다.
도 1, 2, 3, 8b 및 8c를 참조하면, 메모리 장치(200)는 제2 셀프 리프레쉬 모드(DSM)에서 상기 셀프 리프레쉬 동작의 특성을 보장 또는 보상하기 위해, 제1 구동 전압(VPP)의 레벨 변경에 따라 상기 셀프 리프레쉬 동작의 주기를 적응적으로 조절할 수 있다.
일 실시예에서, 도 8b에 도시된 것처럼, 메모리 장치(200)는 제2 셀프 리프레쉬 모드(DSM)에서 제1 주기(PSR1)보다 짧은 제2 주기(PSR2)마다 상기 셀프 리프레쉬 동작을 반복적으로 수행할 수 있다. 다시 말하면, 제2 셀프 리프레쉬 모드(DSM)에서 상기 셀프 리프레쉬 동작의 주기는 감소될 수 있다.
다른 실시예에서, 도 8c에 도시된 것처럼, 메모리 장치(200)는 제2 셀프 리프레쉬 모드(DSM)에서 제1 주기(PSR1)보다 긴 제3 주기(PSR3)마다 상기 셀프 리프레쉬 동작을 반복적으로 수행할 수 있다. 다시 말하면, 제2 셀프 리프레쉬 모드(DSM)에서 상기 셀프 리프레쉬 동작의 주기는 증가될 수 있다.
또 다른 실시예에서, 도시하지는 않았으나, 동일한 제2 셀프 리프레쉬 모드(DSM) 내에서 상기 셀프 리프레쉬 동작의 주기가 적응적으로 조절될 수도 있다.
도 9는 본 발명의 실시예들에 따른 구동 전압의 레벨 변경의 다른 예를 설명하기 위한 그래프이다.
도 1, 2, 3 및 9를 참조하면, 메모리 장치(200)는 정상 모드(NM)에서 제3 레벨(VBNL1)을 가지는 제2 구동 전압(VBB)을 발생하여 상기 메모리 셀들에 제공하고(단계 S100), 제1 셀프 리프레쉬 모드(SR)에서 제2 구동 전압(VBB)의 레벨을 제3 레벨(VBNL1)로 유지하여 상기 메모리 셀들에 제공하고(단계 S200), 제2 셀프 리프레쉬 모드(DSM)로 진입하는 경우에 제2 구동 전압(VBB)의 레벨을 제3 레벨(VBNL1)보다 높은 제4 레벨(VBDL1)로 변경하여 상기 메모리 셀들에 제공하며(단계 S300), 제2 셀프 리프레쉬 모드(DSM)가 종료되는 경우에 정상 모드(NM)로 진입하기 전에 제2 구동 전압(VBB)의 레벨을 제3 레벨(VBNL1)로 복원할 수 있다(단계 S400). 제3 레벨(VBNL1) 및 제4 레벨(VBDL1)은 메모리 장치(200)의 동작 온도(TEMP)와 무관하게 일정한 고정 레벨일 수 있다. 상술한 제2 구동 전압(VBB)의 레벨 변경에 따라서, 도 6b를 참조하여 상술한 것처럼 제2 셀프 리프레쉬 모드(DSM)에서 셀프 리프레쉬 전류(IDD6)가 감소될 수 있다.
일 실시예에서, 도 9에 도시된 것처럼 제2 셀프 리프레쉬 모드(DSM)에서 제2 구동 전압(VBB)의 레벨을 증가시키기 위한 제2 전압 제어 신호(VC2)를 발생하기 위해, 제2 전압 컨트롤러(330)에 포함되는 저항들의 저항 값은 제1 전압 컨트롤러(310)에 포함되는 저항들(R1, R2, R3, R4)의 저항 값과 다르게 설정될 수 있다.
도 10은 본 발명의 실시예들에 따른 메모리 장치의 구동 방법을 나타내는 순서도이다.
도 2 및 10을 참조하면, 본 발명의 실시예들에 따른 메모리 장치의 구동 방법에서, 정상 모드(NM)에서, 구동 전압을 발생하여 상기 메모리 장치에 포함되는 복수의 메모리 셀들에 제공한다(단계 S1100). 이 때, 상기 구동 전압은 상기 메모리 장치의 동작 온도에 따라 달라지는 가변 레벨을 가진다.
제1 셀프 리프레쉬 모드(SR)로 진입하는 경우에, 상기 구동 전압의 레벨을 변경하여 상기 복수의 메모리 셀들에 제공한다(단계 S1200). 이 때, 정상 모드(NM)에서와 다르게, 상기 구동 전압은 상기 동작 온도와 무관하게 일정한 제1 고정 레벨을 가진다. 또한, 상기 구동 전압의 레벨은 상기 메모리 장치의 전력 소모를 감소시키는 방향으로 변경될 수 있다.
제2 셀프 리프레쉬 모드(DSM)로 진입하는 경우에, 상기 구동 전압의 레벨을 변경하여 상기 복수의 메모리 셀들에 제공한다(단계 S300). 이 때, 상기 구동 전압은 상기 동작 온도와 무관하게 일정한 제2 고정 레벨을 가지며, 상기 제2 고정 레벨은 상기 제1 고정 레벨과 다르다. 또한, 상기 구동 전압의 레벨은 상기 메모리 장치의 전력 소모를 더욱 감소시키는 방향으로 변경될 수 있다.
제1 셀프 리프레쉬 모드(SR) 또는 제2 셀프 리프레쉬 모드(DSM)가 종료되는 경우에, 상기 구동 전압의 레벨을 복원할 수 있다(단계 S1400). 예를 들어, 제1 셀프 리프레쉬 모드(SR)가 종료되는 경우에, 상기 구동 전압의 레벨을 상기 가변 레벨로 즉시 복원할 수 있다. 제2 셀프 리프레쉬 모드(DSM)가 종료되어 정상 모드(NM)로 돌아가는데 상기 기준 시간보다 긴 시간이 소요되므로, 정상 모드(NM)로 진입하기 전에 상기 구동 전압의 레벨을 원래의 레벨(즉, 정상 모드(NM)에서의 레벨)로 복원할 수 있다.
이에 따라, 제1 셀프 리프레쉬 모드(SR) 또는 제2 셀프 리프레쉬 모드(DSM)가 종료된 이후의 정상 모드(NM)에서, 레벨 복원된 상기 구동 전압을 상기 복수의 메모리 셀들에 제공할 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 11을 참조하면, 메모리 장치(200a)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295), 제1 전압 컨트롤러(310), 제1 전압 발생기(320a), 제2 전압 컨트롤러(330) 및 제2 전압 발생기(340a)를 포함한다.
제1 및 제2 전압 발생기들(320a, 340a)이 NTC(negative temperature coefficient) 소자(NTCT)들(322, 342)을 각각 포함하는 것을 제외하면, 도 11의 메모리 장치(200a)는 도 3의 메모리 장치(200)와 실질적으로 동일할 수 있으며, 중복되는 설명은 생략하도록 한다.
제1 전압 발생기(320a)는 정상 모드(NM)에서 NTC 소자(322)를 활성화하여 상기 동작 온도에 따라 레벨이 달라지는 제1 구동 전압(VPP)을 발생하고, 제1 및 제2 셀프 리프레쉬 모드들(SR, DSM)에서 NTC 소자(322)를 비활성화하여 상기 동작 온도와 무관하게 레벨이 일정한 제1 구동 전압(VPP)을 발생할 수 있다. 또한, 제1 전압 발생기(320a)는 제1 전압 제어 신호(VC1)를 기초로 제1 및 제2 셀프 리프레쉬 모드들(SR, DSM)에서 서로 다른 레벨을 가지도록 제1 구동 전압(VPP)의 레벨을 조절할 수 있다.
제2 전압 발생기(340a)는 정상 모드(NM)에서 NTC 소자(342)를 활성화하여 상기 동작 온도에 따라 레벨이 달라지는 제2 구동 전압(VBB)을 발생하고, 제1 및 제2 셀프 리프레쉬 모드들(SR, DSM)에서 NTC 소자(342)를 비활성화하여 상기 동작 온도와 무관하게 레벨이 일정한 제2 구동 전압(VBB)을 발생할 수 있다. 또한, 제2 전압 발생기(340a)는 제2 전압 제어 신호(VC2)를 기초로 제1 및 제2 셀프 리프레쉬 모드들(SR, DSM)에서 서로 다른 레벨을 가지도록 제2 구동 전압(VBB)의 레벨을 조절할 수 있다.
도 12a, 12b 및 13은 본 발명의 실시예들에 따른 구동 전압의 레벨 변경의 또 다른 예들을 설명하기 위한 그래프들이다.
도 10, 11 및 12a를 참조하면, 메모리 장치(200a)는 정상 모드(NM)에서 NTC 소자(322)를 활성화하여 제1 가변 레벨(VPNL2)을 가지는 제1 구동 전압(VPP)을 발생하여 상기 메모리 셀들에 제공하고(단계 S1100), 제1 셀프 리프레쉬 모드(SR)로 진입하는 경우에 NTC 소자(322)를 비활성화하여 제1 구동 전압(VPP)의 레벨을 제1 가변 레벨(VPNL2)보다 낮거나 같은 제1 고정 레벨(VPSL2)로 변경하여 상기 메모리 셀들에 제공하고(단계 S1200), 제2 셀프 리프레쉬 모드(DSM)로 진입하는 경우에 NTC 소자(322)를 비활성화하고 제1 전압 제어 신호(VC1)를 기초로 제1 구동 전압(VPP)의 레벨을 제1 가변 레벨(VPNL2) 및 제1 고정 레벨(VPSL2)보다 낮은 제2 고정 레벨(VPDL2)로 변경하여 상기 메모리 셀들에 제공하며(단계 S1300), 제1 셀프 리프레쉬 모드(SR) 또는 제2 셀프 리프레쉬 모드(DSM)가 종료되는 경우에 제1 구동 전압(VPP)의 레벨을 복원할 수 있다(단계 S1400).
일 실시예에서, 제1 셀프 리프레쉬 모드(SR)가 종료되는 경우에, NTC 소자(322)를 활성화하여 제1 구동 전압(VPP)의 레벨을 제1 가변 레벨(VPNL2)로 즉시 복원할 수 있다. 제2 셀프 리프레쉬 모드(DSM)가 종료되는 경우에, NTC 소자(322)를 활성화하고 제1 전압 제어 신호(VC1)에 기초하여 정상 모드(NM)로 진입하기 전에 제1 구동 전압(VPP)의 레벨을 제1 가변 레벨(VPNL2)로 복원할 수 있다.
도 12a에 도시된 것처럼, 제1 가변 레벨(VPNL2)은 상기 동작 온도가 증가할수록 감소할 수 있다. 예를 들어, 상기 동작 온도가 섭씨 약 25도인 경우에, 제1 가변 레벨(VPNL2)은 약 3.4V일 수 있고, 제1 고정 레벨(VPSL2)은 약 3.2V일 수 있으며, 제2 고정 레벨(VPDL2)은 약 3.0V일 수 있다.
한편, 도 12a에 도시된 것처럼 제1 구동 전압(VPP)의 레벨이 변경되는 경우에, 제2 셀프 리프레쉬 모드(DSM)에서 상기 셀프 리프레쉬 동작의 특성을 보장하기 위해, 도 7을 참조하여 상술한 상기 셀프 리프레쉬 동작의 수행 시간을 적응적으로 조절하는 동작 및/또는 도 8a, 8b 및 8c를 참조하여 상술한 상기 셀프 리프레쉬 동작의 주기를 적응적으로 조절하는 동작이 추가적으로 수행될 수 있다.
도 2, 12a 및 12b를 참조하면, 셀프 리프레쉬 전류(IDD6)는 제1 구동 전압(VPP)이 제1 가변 레벨(VPNL2)을 가지는 정상 모드(NM)에서 제1 값(INL2)을 가지고, 제1 구동 전압(VPP)이 제1 고정 레벨(VPSL2)을 가지는 제1 셀프 리프레쉬 모드(SR)에서 제1 값(INL2)보다 낮거나 같은 제2 값(ISL2)을 가지며, 제1 구동 전압(VPP)이 제2 고정 레벨(VPDL2)을 가지는 제2 셀프 리프레쉬 모드(DSM)에서 제2 값(ISL2)보다 낮은 제3 값(IDL2)을 가질 수 있다. 제1 셀프 리프레쉬 모드(SR) 및 제2 셀프 리프레쉬 모드(DSM)에서 셀프 리프레쉬 전류(IDD6)가 감소되므로, 메모리 장치(200a)의 전력 소모가 감소될 수 있다.
도 10, 11 및 13을 참조하면, 메모리 장치(200a)는 정상 모드(NM)에서 NTC 소자(342)를 활성화하여 제2 가변 레벨(VBNL2)을 가지는 제2 구동 전압(VBB)을 발생하여 상기 메모리 셀들에 제공하고(단계 S1100), 제2 셀프 리프레쉬 모드(DSM)로 진입하는 경우에 NTC 소자(342)를 비활성화하고 제2 전압 제어 신호(VC2)를 기초로 제2 구동 전압(VBB)의 레벨을 제2 가변 레벨(VBNL2)보다 높은 제3 고정 레벨(VBDL2)로 변경하여 상기 메모리 셀들에 제공하며(단계 S1300), 제2 셀프 리프레쉬 모드(DSM)가 종료되는 경우에 제2 구동 전압(VBB)의 레벨을 복원할 수 있다(단계 S1400). 예를 들어, 제2 셀프 리프레쉬 모드(DSM)가 종료되는 경우에, NTC 소자(342)를 활성화하고 제2 전압 제어 신호(VC2)에 기초하여 정상 모드(NM)로 진입하기 전에 제2 구동 전압(VBB)의 레벨을 제2 가변 레벨(VBNL2)로 복원할 수 있다. 상술한 제2 구동 전압(VBB)의 레벨 변경에 따라서, 도 12b를 참조하여 상술한 것처럼 제2 셀프 리프레쉬 모드(DSM)에서 셀프 리프레쉬 전류(IDD6)가 감소될 수 있다.
한편, 도시하지는 않았으나, 도 12a와 유사하게 제1 셀프 리프레쉬 모드(SR)로 진입하는 경우에 NTC 소자(342)를 비활성화하여 제2 구동 전압(VBB)의 레벨을 제2 가변 레벨(VBNL2)보다 높거나 같은 제4 고정 레벨로 변경하여 상기 메모리 셀들에 제공할 수 있다(단계 S1200). 이 때, 상기 제4 고정 레벨은 제3 고정 레벨(VBDL2)보다 낮을 수 있다.
한편, 도 1의 단계 S100, S200, S300 및 S400과, 도 10의 단계 S1100, S1200, S1300 및 S1400은, 제1 구동 전압(VPP)에 대해서만 수행될 수도 있고, 제2 구동 전압(VBB)에 대해서만 수행될 수도 있고, 제1 및 제2 구동 전압들(VPP, VBB) 모두에 대해서 수행될 수도 있으며, 두 개 이상의 승압 전압들 및/또는 두 개 이상의 음 전압들에 대해서 수행될 수도 있다.
본 발명의 실시예들에 따른 메모리 장치(200, 200a) 및 그 구동 방법에서는, 정상 모드(NM)로 돌아가는데 소요되는 시간이 상대적으로 길고 셀프 리프레쉬 동작을 수행하는 제2 셀프 리프레쉬 모드(DSM)에서, 메모리 셀들에 제공되는 구동 전압의 레벨을 정상 모드(NM)에서와 다르게 변경할 수 있다. 예를 들어, 제2 셀프 리프레쉬 모드(DSM)에서, 전원 전압(VDD)보다 높은 제1 구동 전압(VPP)의 레벨은 감소될 수 있고, 접지 전압(VSS)보다 낮은 제2 구동 전압(VBB)의 레벨은 증가될 수 있다. 또한, 셀프 리프레쉬 동작의 수행 시간 및/또는 셀프 리프레쉬 동작의 주기를 적응적으로 추가 조절할 수 있다. 따라서, 제2 셀프 리프레쉬 모드(DSM)에서 셀프 리프레쉬 동작의 특성이 보장되면서 셀프 리프레쉬 전류(IDD6)가 감소될 수 있으며, 메모리 장치(200, 200a)의 전력 소모가 감소될 수 있다.
한편, 본 발명의 실시예들에 따른 구동 방법은, 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다.
도 14는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함한다.
메모리 장치(200)는 메모리 컨트롤러(100)에 의해 제어되고 액세스된다. 예를 들어, 메모리 컨트롤러(100)는 호스트(미도시)의 요청에 따라 메모리 장치(200)에 데이터를 기입하거나 메모리 장치(200)로부터 데이터를 독출할 수 있다.
메모리 컨트롤러(100)는 제어 라인을 통해 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(200)에 전송하고, 데이터 입출력 라인을 통해 메모리 장치(200)와 데이터(DAT)를 주고받는다. 상기 제어 라인 및 상기 데이터 입출력 라인의 일부 또는 전부를 채널이라 부를 수 있다.
한편, 도시하지는 않았지만, 메모리 컨트롤러(100)는 상기 제어 라인을 통해 데이터 스트로브 신호(DQS), 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE), 독출 인에이블 신호(/RE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 등을 포함하는 제어 신호를 메모리 장치(200)에 더 전송할 수도 있고, 전원 라인을 통해 전원 전압을 메모리 장치(200)에 더 전송할 수도 있다.
메모리 장치(200)는 본 발명의 실시예들에 따른 메모리 장치일 수 있다. 메모리 장치(200)는 커맨드(CMD)에 기초하여 저장된 데이터를 보존하기 위한 리프레쉬 동작을 수행하고, 외부 커맨드 없이 저장된 데이터를 보존하기 위한 셀프 리프레쉬 동작을 수행할 수 있다. 또한, 제2 셀프 리프레쉬 모드(DSM)에서 메모리 셀들에 제공되는 구동 전압의 레벨을 정상 모드(NM)에서와 다르게 변경함으로써, 전력 소모가 감소될 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 시스템(1330)을 포함한다. 컴퓨팅 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.
메모리 시스템(1330)은 복수의 메모리 장치들(1334) 및 메모리 장치들(1334)을 제어하기 위한 메모리 컨트롤러(1332)를 포함한다. 메모리 컨트롤러(1332)는 시스템 컨트롤러(1320)에 포함될 수 있다. 메모리 장치들(1334), 메모리 컨트롤러(1332) 및 메모리 시스템(1330)은 본 발명의 실시예들에 따라 동작할 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.
본 발명은 반도체 메모리 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 예를 들어, 본 발명은 본 발명은 휴대폰, 스마트 폰, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 카메라, 캠코더, PC(personal computer), 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV(television), 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터, 웨어러블 시스템, IoT(internet of things) 시스템, VR(virtual reality) 시스템, AR(augmented reality) 시스템 등에 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 정상 모드, 외부 커맨드 없이 메모리 셀들에 저장된 데이터를 보존하는 셀프 리프레쉬(self refresh) 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 기준 시간보다 짧은 제1 셀프 리프레쉬 모드, 및 상기 셀프 리프레쉬 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 상기 기준 시간보다 긴 제2 셀프 리프레쉬 모드 중 하나로 동작하는 메모리 장치의 구동 방법으로서,
    상기 정상 모드에서, 제1 레벨을 가지는 제1 구동 전압을 발생하여 상기 메모리 셀들에 제공하는 단계; 및
    상기 제2 셀프 리프레쉬 모드로 진입하는 경우에, 상기 제1 구동 전압의 레벨을 상기 제1 레벨보다 낮은 제2 레벨로 변경하여 상기 메모리 셀들에 제공하는 단계를 포함하는 메모리 장치의 구동 방법.
  2. 제 1 항에 있어서,
    상기 제2 셀프 리프레쉬 모드가 종료되는 경우에, 상기 정상 모드로 진입하기 전에 상기 제1 구동 전압의 레벨을 상기 제1 레벨로 복원하는 단계; 및
    상기 제2 셀프 리프레쉬 모드 이후의 상기 정상 모드에서, 상기 제1 레벨을 가지는 상기 제1 구동 전압을 상기 메모리 셀들에 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  3. 제 1 항에 있어서,
    상기 제1 구동 전압은 전원 전압에 기초하여 발생되고 상기 전원 전압보다 높은 레벨을 가지는 승압 전압인 것을 특징으로 하는 메모리 장치의 구동 방법.
  4. 제 1 항에 있어서,
    상기 제2 셀프 리프레쉬 모드에서, 상기 제1 구동 전압의 레벨 변경에 따라 상기 셀프 리프레쉬 동작의 수행 시간을 적응적으로 조절하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  5. 제 4 항에 있어서, 상기 셀프 리프레쉬 동작의 수행 시간을 적응적으로 조절하는 단계는,
    상기 제2 셀프 리프레쉬 모드에서 상기 셀프 리프레쉬 동작을 수행하는 동안에, 상기 메모리 셀들과 연결된 비트라인들에 대해 수행되는 차지 쉐어링(charge sharing) 동작의 종료 시점을 변경하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  6. 제 4 항에 있어서, 상기 셀프 리프레쉬 동작의 수행 시간을 적응적으로 조절하는 단계는,
    상기 제2 셀프 리프레쉬 모드에서 상기 셀프 리프레쉬 동작이 수행된 이후에, 상기 메모리 셀들과 연결된 비트라인들에 대해 수행되는 프리차지(precharge) 동작의 시작 시점을 변경하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  7. 제 1 항에 있어서,
    상기 제2 셀프 리프레쉬 모드에서, 상기 제1 구동 전압의 레벨 변경에 따라 상기 셀프 리프레쉬 동작의 주기를 적응적으로 조절하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  8. 제 1 항에 있어서,
    상기 정상 모드에서, 제3 레벨을 가지는 제2 구동 전압을 발생하여 상기 메모리 셀들에 제공하는 단계; 및
    상기 제2 셀프 리프레쉬 모드로 진입하는 경우에, 상기 제2 구동 전압의 레벨을 상기 제3 레벨보다 높은 제4 레벨로 변경하여 상기 메모리 셀들에 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 구동 방법.
  9. 정상 모드, 외부 커맨드 없이 메모리 셀들에 저장된 데이터를 보존하는 셀프 리프레쉬(self refresh) 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 기준 시간보다 짧은 제1 셀프 리프레쉬 모드, 및 상기 셀프 리프레쉬 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 상기 기준 시간보다 긴 제2 셀프 리프레쉬 모드 중 하나로 동작하는 메모리 장치의 구동 방법으로서,
    상기 정상 모드에서, 상기 메모리 장치의 동작 온도에 따라 달라지는 제1 가변 레벨을 가지는 제1 구동 전압을 발생하여 상기 메모리 셀들에 제공하는 단계;
    상기 제1 셀프 리프레쉬 모드로 진입하는 경우에, 상기 제1 구동 전압의 레벨을 상기 동작 온도와 무관하게 일정한 제1 고정 레벨로 변경하여 상기 메모리 셀들에 제공하는 단계; 및
    상기 제2 셀프 리프레쉬 모드로 진입하는 경우에, 상기 제1 구동 전압의 레벨을 상기 제1 가변 레벨 및 상기 제1 고정 레벨보다 낮고 상기 동작 온도와 무관하게 일정한 제2 고정 레벨로 변경하여 상기 메모리 셀들에 제공하는 단계를 포함하는 메모리 장치의 구동 방법.
  10. 제1 구동 전압에 기초하여 동작하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    제1 제어 신호 및 제2 제어 신호에 기초하여 상기 제1 구동 전압의 레벨을 조절하기 위한 제1 전압 제어 신호를 발생하는 제1 전압 컨트롤러; 및
    전원 전압 및 상기 제1 전압 제어 신호에 기초하여 상기 제1 구동 전압을 발생하고, 정상 모드에서 상기 제1 구동 전압의 레벨을 제1 레벨로 설정하고, 외부 커맨드 없이 상기 메모리 셀들에 저장된 데이터를 보존하는 셀프 리프레쉬(self refresh) 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 기준 시간보다 짧은 제1 셀프 리프레쉬 모드에서 상기 제1 구동 전압의 레벨을 제2 레벨로 설정하며, 상기 셀프 리프레쉬 동작을 수행하고 상기 정상 모드로 돌아가는데 소요되는 시간이 상기 기준 시간보다 긴 제2 셀프 리프레쉬 모드에서 상기 제1 구동 전압의 레벨을 상기 제1 레벨 및 상기 제2 레벨보다 낮은 제3 레벨로 설정하는 제1 전압 발생기를 포함하는 메모리 장치.

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