JP7174596B2 - メモリ装置、これを含むシステムオンチップ、及びメモリ装置の動作方法 - Google Patents

メモリ装置、これを含むシステムオンチップ、及びメモリ装置の動作方法 Download PDF

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Description

本発明は半導体装置に係り、より詳しくは、メモリ装置、これを含むシステムオンチップ、及びメモリ装置の動作方法に関する。
ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）は格納されたデータを維持するために電源の供給を受けなければならない。一方、電力消費を減少させるために、ＳＲＡＭに供給される電源電圧の電圧レベルが徐々に減少している。しかしながら、工程微細化によってメモリセルの特性ばらつきが増加するにつれて、低い電源電圧でのメモリセルの動作安定性が保証されず、特に読出動作での安定性が問題となることがある。
特開２０１７－１３０１９４号公報
本発明の一目的は、動作性能を維持または向上させながら動作安定性を確保できるメモリ装置を提供することにある。
本発明の一目的は、動作性能を維持または向上させながら動作安定性を確保できるメモリ装置を含むシステムオンチップを提供することにある。
本発明の一目的は、動作性能を維持または向上させながら動作安定性を確保できるメモリ装置の動作方法を提供することにある。
前述した本発明の一目的を達成するために、本発明の実施形態に係るメモリ装置は、メモリセルアレイ及び周辺回路を含む。前記メモリセルアレイは第１電源電圧の供給を受けて、前記第１電源電圧に基づいてデータを格納する複数のビットセルを含む。前記周辺回路は第２電源電圧の供給を受けて、前記第２電源電圧に基づいて前記メモリセルアレイを制御する。前記周辺回路は、電圧生成回路を含む。前記電圧生成回路は、前記周辺回路は前記第１電源電圧と前記第２電源電圧の供給を受けて、前記ビットセルに対するメモリ動作時に、前記第１電源電圧と前記第２電源電圧との差によって前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧を直接または間接的に適応的に調節する。
前述した本発明の一目的を達成するために、本発明の実施形態に係るシステムオンチップは、メモリ装置、プロセシング回路、及び電力管理集積回路を含む。前記メモリ装置は、データを格納する複数のビットセルを備えるメモリセルアレイ、及び前記メモリセルアレイを制御する周辺回路を含む。前記プロセシング回路は、前記メモリセルアレイにデータが格納されるように前記メモリ装置にデータを提供し、前記メモリ装置から前記メモリセルアレイに格納されたデータを受信する。前記電力管理集積回路は、前記メモリ装置の前記メモリセルアレイに第１電源電圧を提供し、前記周辺回路に第２電源電圧を提供する。前記周辺回路は、電圧生成回路を含む。前記電圧生成回路は、前記周辺回路は前記第１電源電圧と前記第２電源電圧の供給を受けて、前記ビットセルに対するメモリ動作時に、前記第１電源電圧と前記第２電源電圧との差によって前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧を直接または間接的に適応的に調節する。
前述した本発明の一目的を達成するために、本発明の実施形態に係るデータを格納する複数のビットセルを備えるメモリセルアレイ、及び前記メモリセルアレイを制御する周辺回路を含むメモリ装置の動作方法では、前記メモリセルアレイに提供される第１電源電圧と前記周辺回路に提供される第２電源電圧とを比較し、前記比較に基づいて、前記ビットセルに対するメモリ動作時に、前記第１電源電圧が前記第２電源電圧より小さいか等しければ、前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧のレベルを維持させ、前記比較に基づいて、前記ビットセルに対するメモリ動作時に、前記第１電源電圧が前記第２電源電圧より大きければ、前記第１電源電圧と前記第２電源電圧との差に比例して前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧のレベルを減少させる。
本発明の実施形態によれば、メモリセルアレイと周辺回路を含むメモリ装置において、電圧生成回路は前記メモリセルアレイに提供される第１電源電圧と前記周辺回路に提供される第２電源電圧との差によってワードラインの電圧レベルを適応的に調節してメモリ動作時の性能を維持または向上させながら動作安定性を確保できる。
本発明の実施形態に係るメモリ装置を示すブロック図である。 本発明の実施形態に係るメモリ装置の動作を説明するための図である。 本発明の実施形態に係る図１のメモリ装置をより詳細に示すブロック図である。 本発明の実施形態に従って図３のメモリ装置に含まれるビットセルのうちの１つの構成を示す回路図である。 図４のビットセルにおけるデータ格納回路の第１インバータと第２インバータを示す回路図である。 本発明の実施形態に係る図３のメモリ装置における電圧生成回路の構成を示すブロック図である。 本発明の実施形態に係る図６の電圧生成回路におけるトラッキング電圧生成器の構成を示す回路図である。 本発明の実施形態に係る図６の電圧生成回路におけるワードライン電源電圧生成器の構成を示す回路図である。 図８に図示した図３のメモリ装置の一部の動作を示すタイミング図である。 本発明の実施形態に係る図６のワードライン電源電圧生成器の他の実施形態を示す回路図である。 本発明の実施形態に係る図３のメモリ装置における電圧生成回路の他の実施形態を示すブロック図である。 本発明の実施形態に係る図１１電圧生成回路におけるワードライン電源電圧生成器の構成を示す回路図である。 図１２に図示した図３のメモリ装置の一部の動作を示すタイミング図である。 図１２に図示した図３のメモリ装置の一部の動作を示すタイミング図である。 本発明の実施形態に係る図１１のワードライン電源電圧生成器の他の例を示す回路図である。 本発明の実施形態に係る図３のメモリ装置におけるローデコーダの構成を示すブロック図である。 本発明の実施形態に係るデュアルパワーレールメモリ装置を示す。 本発明の実施形態に係るメモリ装置の動作方法を示すフローチャートである。 本発明の実施形態に係るメモリ装置を含むシステム－オン－チップを示すブロック図である。 本発明の実施形態に係るメモリ装置をモバイル装置に適用した例を示すブロック図である。
以下、添付した図面を参照して、本発明の実施形態をより詳しく説明する。図面上の同一の構成要素に対しては同一の参照符号を使用し、同一の構成要素に対して重複説明は省略する。
図１は本発明の実施形態に係るメモリ装置を示すブロック図であり、図２は本発明の実施形態に係るメモリ装置の動作を説明するための図である。
図１を参照すると、メモリ装置（または、ＳＲＡＭ）１００は、データを格納するメモリセルアレイ１１０、及びメモリセルアレイ１１０を制御する周辺回路２００を含む。
メモリセルアレイ１１０及び周辺回路２００は、互いに異なる電源電圧（ＶＤＤＣＥ、ＶＤＤＰＥ）の供給を受ける。即ち、メモリセルアレイ１１０は外部の電力管理集積回路（ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＰＭＩＣ）５０から第１電源電圧ライン６５を通じて第１電源電圧（ＶＤＤＣＥ）の供給を受けて、周辺回路２００は電力管理集積回路５０から第２電源電圧配ライン７５を通じて第２電源電圧（ＶＤＤＰＥ）の供給を受ける。
メモリセルアレイ１１０は供給された第１電源電圧（ＶＤＤＣＥ）に基づいてデータを格納、維持、及び変更し、周辺回路２００は供給された第２電源電圧（ＶＤＤＰＥ）に基づいてメモリ装置１００の動作、例えばメモリセルアレイ１１０に対する書込動作及び読出動作を遂行する。
一方、メモリ装置１００及びこれを含む電子機器の電力消費減少の要求によって、メモリ装置１００に提供される電源電圧の電圧レベルが徐々に減少している。しかしながら、工程微細化によってメモリセルの特性ばらつきが増加するにつれて、低い電源電圧でのメモリセルの動作安定性が保証されないことがある。
これを克服するために、本発明の実施形態に係るメモリセルアレイ１１０では、周辺回路２００に相対的に低い電源電圧（ＶＤＤＰＥ）を供給して電力消費を減少し、メモリセルアレイ１１０に相対的に高い電源電圧（ＶＤＤＣＥ）を供給してメモリセルアレイ１１０の動作安定性を確保する。このように、メモリセルアレイ１１０と周辺回路２００に互いに異なる電源電圧（ＶＤＤＣＥ、ＶＤＤＰＥ）を提供する技術は、デュアルパワーレール（Ｄｕａｌ Ｐｏｗｅｒ Ｒａｉｌ）技術と呼ばれる。
但し、このようにデュアルパワーレール構造を有するメモリ装置１００でも、電源電圧（ＶＤＤＣＥ、ＶＤＤＰＥ）の変動によってメモリ装置１００の動作安定性が保証されないことがある。例えば、メモリ装置１００を含むシステム－オン－チップ（Ｓｙｓｔｅｍ－Ｏｎ－Ｃｈｉｐ；ＳＯＣ）に駆動中の電源電圧が可変されるＤＶＦＳ（Ｄｙｎａｍｉｃ Ｖｏｌｔａｇｅ ａｎｄ Ｆｒｅｑｕｅｎｃｙ Ｓｃａｌｉｎｇ）技術が適用された場合、電力管理集積回路５０がメモリセルアレイ１１０と周辺回路２００に同一の電圧レベルを有する電源電圧（ＶＤＤＣＥ、ＶＤＤＰＥ）を供給するように決定できる。
しかしながら、この際、第１及び第２電源電圧ライン６５、７５が互いに異なる抵抗値及びメモリセルアレイ１１０と周辺回路２００の互いに異なる漏洩電流により第１及び第２電源電圧（ＶＤＤＣＥ、ＶＤＤＰＥ）に互いに異なる電圧降下（ＩＲ Ｄｒｏｐ）が発生するので、メモリセルアレイ１１０と周辺回路２００に実際に供給される第１及び第２電源電圧（ＶＤＤＣＥ、ＶＤＤＰＥ）は互いに異なる電圧レベルを有する。
特に、メモリセルアレイ１１０に供給される第１電源電圧（ＶＤＤＣＥ）が周辺回路２００に供給される第２電源電圧（ＶＤＤＰＥ）より低い場合、周辺回路２００の動作速度が相対的に高速であるので、メモリセルアレイ１１０に対する書込マージン（ｗｒｉｔｅ ｍａｒｇｉｎ）、読出マージン（ｒｅａｄ ｍａｒｇｉｎ）が十分に確保されず、メモリ装置１００の動作安定性（例えば、書込安定性（ｗｒｉｔｅ ｓｔａｂｉｌｉｔｙ）、読出安定性（ｒｅａｄ ｓｔａｂｉｌｉｔｙ）など）が保証されないことがある。
特に、ビットセル１２０に連結されるワードラインの電圧がビットライン対に提供される第２電源電圧（ＶＤＤＰＥ）のレベルより高くなれば、ビットセル１２０が半－選択されてビットセル１２０に格納されたデータがフリップできるので、読出ディスターブが発生する。
これを解決するために、本発明の実施形態に係るメモリ装置１００では、周辺回路２００が電圧生成回路３００を含み、電圧生成回路３００は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）の供給を受けて、ビットセル１２０を含むメモリセルアレイ１１０に対するメモリ動作時に、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によってビットセル１２０のうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧を直接または間接に適応的に調節してメモリ動作時の安定性を確保する。
即ち、ワードライン駆動電圧のレベルを低める必要のない第１電源電圧（ＶＤＤＣＥ）が第２電源電圧（ＶＤＤＰＥ）と同一または低いノン（ｎｏｎ）－アシスト区間では、ワードライン駆動電圧のレベルを一定に維持する。したがって、ノン－アシスト区間で、メモリ装置１００は低くなったワードライン駆動電圧によって発生する動作スピードの低下を防止でき、書込マージンを改善できる。ワードライン駆動電圧のレベルを低めなければならないアシスト区間では、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例してワードライン駆動電圧のレベルを減少させて読出ディスターブ（ｒｅａｄ ｄｉｓｔｕｒｂ）を防止して読出動作での動作安定性を確保する。
実施形態において、電圧生成回路３００は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例してワードライン駆動電圧を前記第１ワードラインに印加するワードラインドライバに提供されるワードライン電源電圧のレベルを減少させる。実施形態において、電圧生成回路３００は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例してワードライン駆動電圧のレベルを減少させる。即ち、メモリ装置１００は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差が増加すれば、アシスト動作を活性化させてワードライン駆動電圧のレベルを減少させる。また、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差が減少すれば、メモリ装置１００は読出アシスト動作を不活性化させてワードライン駆動電圧のレベルを維持する。
実施形態において、メモリ装置１００は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差が基準値より大きければ、アシスト動作を活性化させてワードライン駆動電圧のレベルを減少させる。また、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差が基準値以下であれば、メモリ装置１００は読出アシスト動作を不活性化させてワードライン駆動電圧のレベルを維持する。
図３は、本発明の実施形態に係る図１のメモリ装置をより詳細に示すブロック図である。
図３を参照すると、メモリ装置１００は、データを格納するメモリセルアレイ１１０、及びメモリセルアレイ１１０を制御する周辺回路２００を含む。メモリセルアレイ１１０と周辺回路２００には互いに異なる第１及び第２電源電圧（ＶＤＤＣＥ、ＶＤＤＰＥ）が供給される。
メモリセルアレイ１１０は、複数のロー及び複数のコラムを有するマトリックス形態に配置された複数のビットセル１２０を含む。一実施形態において、メモリ装置１００はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、ビットセル１２０はＳＲＡＭメモリセルである。
周辺回路２００は、制御回路２１０、ローデコーダ２３０、データ書込／読出回路２７０、及び電圧生成回路３００を含む。
ローデコーダ２３０は、複数のワードラインＷＬ１乃至ＷＬｎを介してメモリセルアレイ１１０に連結される。ローデコーダ２３０は、制御回路２１０により制御されて、ワードラインＷＬを選択するためのワードライン電圧を印加する。
データ書込／読出回路２７０は、複数のビットラインＢＬ１乃至ＢＬｍ及び複数の相補ビットラインＢＬＢ１乃至ＢＬＢｍを介してメモリセルアレイ１１０に連結される。データ書込／読出回路２７０は、制御回路２１０により制御されて、選択されたワードラインＷＬｊ及び選択された少なくとも１つのビットライン対（ＢＬｋ、ＢＬＢｋ）に連結されたビットセル１２０に外部の回路、ブロック、または装置から提供されたデータ（ＤＩＮ）を書き込むか、またはビットセル１２０からデータ（ＤＯＵＴ）を読み出して前記外部回路に提供する。
例えば、データ書込／読出回路２７０は、コラム選択器２７１、書込ドライバ２７３、感知増幅器２７５、データラッチ２７７、及びデータドライバ２７９を含む。
データラッチ２７７は、外部の回路、ブロック、または装置からデータ（ＤＩＮ）を受信する。書込ドライバ２７３は、データラッチ２７７により受信されたデータ（ＤＩＮ）をビットセル１２０に書き込む。コラム選択器２７１は、少なくとも１つのビットライン対（ＢＬｋ、ＢＬＢｋ）を選択する。感知増幅器２７５は、ビットセル１２０に格納されたデータ（ＤＯＵＴ）をセンシングする。データドライバ２７９は、感知増幅器２７５により感知されたデータ（ＤＯＵＴ）を前記外部回路、ブロック、または装置に提供する。
制御回路２１０は、外部の回路、ブロック、または装置からアドレス信号（ＡＤＤＲ）、コマンド（ＣＭＤ）、クロック信号（ＣＬＫ）を受信して、メモリ装置１００の動作を制御する。制御回路２１０は、外部の回路、ブロック、または装置からチップ選択信号（ＣＳＮ）を受信することもできる。
制御回路２１０は、コマンド（ＣＭＤ）。クロック信号（ＣＬＫ）に基づいて、内部クロック信号（ＩＣＬＫ）、チップ選択信号（ＣＳＮ）、アシスト信号（ＡＳＳ）、書込イネーブル信号（ＷＥＮ）、及び読出イネーブル信号（ＲＥＮ）を生成する。制御回路２１０は、内部クロック信号（ＩＣＬＫ）、チップ選択信号（ＣＳＮ）、及びアシスト信号（ＡＳＳ）を電圧生成回路３００に提供し、書込イネーブル信号（ＷＥＮ）及び読出イネーブル信号（ＲＥＮ）をデータ書込／読出回路２７０に提供する。また、制御回路２１０はプリチャージ信号（ＰＣＨ）をデータ書込／読出回路２７０に提供する。
制御回路２１０は、アドレス信号（ＡＤＤＲ）のうちのローアドレス（ＲＡ）はローデコーダ２３０に提供し、アドレス信号（ＡＤＤＲ）のうちのコラムアドレス（ＣＡ）はコラム選択器２７１に提供する。
電圧生成回路３００は、第１電源電圧（ＶＤＤＣＥ）及び第２電源電圧（ＶＤＤＰＥ）の供給を受けて、内部クロック信号（ＩＣＬＫ）、チップ選択信号（ＣＳＮ）、及びアシスト信号（ＡＳＳ）に応答して、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によって前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインにワードライン駆動電圧を印加するワードラインドライバに印加されるワードライン電源電圧（ＶＤＤＷＬ）のレベルを適応的に調節するか、または第１ワードラインに連結される電圧調節トランジスタに印加されるアシストパルス信号（ＡＳＳＥＮ）のレベルを調節して第１ワードラインの電圧レベルを調節する。
電圧生成回路３００は、第１電源電圧（ＶＤＤＣＥ）が第２電源電圧（ＶＤＤＰＥ）より大きく、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差が増加すれば、これに比例してワードライン電源電圧（ＶＤＤＷＬ）のレベルを減少させるか、またはアシストパルス信号（ＡＳＳＥＮ）のレベルを減少させて第１ワードラインの電圧レベルを減少させる。したがって、メモリ装置１００は動作性能を維持しながら動作安定性を向上できる。
図４は、本発明の実施形態に従って、図３のメモリ装置に含まれるビットセルのうちの１つの構成を示す回路図である。
図４を参照すると、ビットセル（またはメモリセル）１２０は、第１アクセストランジスタ１２１、第２アクセストランジスタ１２３、及びデータ格納回路１２５を含む。
データ格納回路１２５は、１つのビットを格納する。データ格納回路１２５は、第１インバータ１２６及び第２インバータ１２８を含む。第１インバータ１２６の出力端子は第２インバータ１２８の入力端子に連結され、第２インバータ１２８の出力端子は第１インバータ１２６の入力端子に連結されてラッチ回路を構成する。
第１アクセストランジスタ１２１は、第ｋビットラインＢＬｋと第１インバータ１２６の入力端子が連結する第１ノードＱとの間に連結される。また、第１アクセストランジスタ１２１はワードラインＷＬｊに連結されるゲートを含む。第２アクセストランジスタ１２３は、第ｋ相補ビットラインＢＬＢｋと第２インバータ１２８の入力端子に連結される第２ノードＱＮとの間に連結される。また、第２アクセストランジスタ１２３はワードラインＷＬｊに連結されるゲートを含む。第１アクセストランジスタ１２１及び第２アクセストランジスタ１２３は、ＰＭＯＳトランジスタで具現できる。
本発明の実施形態において、ビットラインＢＬｋと相補ビットラインＢＬＢｋはビットセル１２０に対して読出動作が遂行される前に第２電源電圧（ＶＤＤＰＥ）でプリチャージされる。したがって、第２電源電圧（ＶＤＤＰＥ）はビットセル１２０に格納されたデータビットがビットラインＢＬと相補ビットラインＢＬＢに印加される前のビットラインＢＬと相補ビットラインＢＬＢの電圧を意味する。即ち、第２電源電圧（ＶＤＤＰＥ）はビットラインＢＬと相補ビットラインＢＬＢの電圧を意味する。
図５は、図４のビットセルにおけるデータ格納回路の第１インバータと第２インバータを示す回路図である。
図５を参照すると、第１インバータ１２６は第１プルアップトランジスタＰＵ１及び第１プルダウントランジスタＰＤ１を含み、第２インバータ１２８は第２プルアップトランジスタＰＵ２及び第２プルダウントランジスタＰＤ２を含む。
第１プルアップトランジスタＰＵ１は、第１電源電圧（ＶＤＤＣＥ）に連結されるソース、第２ノードＱＮに連結されるドレイン、及び第１ノードＱに連結されるゲートを備えるＰＭＯＳトランジスタである。第１プルダウントランジスタＰＤ１は、第２ノードＱＮに連結されるドレイン、接地電圧（ＶＳＳ）に連結されるソース、及び第１ノードＱに連結されるＮＭＯＳトランジスタである。
第２プルアップトランジスタＰＵ２は、第１電源電圧（ＶＤＤＣＥ）に連結されるソース、第１ノードＱに連結されるドレイン、及び第２ノードＱＮに連結されるゲートを備えるＰＭＯＳトランジスタである。第２プルダウントランジスタＰＤ２は、第１ノードＱに連結されるドレイン、接地電圧（ＶＳＳ）に連結されるソース、及び第２ノードＱＮに連結されるゲートを備えるＮＭＯＳトランジスタである。第１ノードＱは図４の第１アクセストランジスタ１２１に連結され、第２ノードＱＮは図４の第２アクセストランジスタ１２３に連結される。
図６は、本発明の実施形態に係る図３のメモリ装置における電圧生成回路の構成を示すブロック図である。
図６では、説明の便宜のために、ワードラインＷＬｊにワードライン駆動電圧（ＶＷＬ）を印加するワードラインドライバ２３ｊを電圧生成回路３００ａと共に図示する。
図６を参照すると、電圧生成回路３００ａはアシストパルス信号生成器３１０、トラッキング電圧生成器３３０、及び少なくとも１つのワードライン電源電圧生成器３５０を含む。
アシストパルス信号生成器３１０は、アシスト信号（ＡＳＳ）及び内部クロック信号（ＩＣＬＫ）に応答してアシストパルス信号（ＡＳＳＥＮ１）を生成する。したがって、アシストパルス信号（ＡＳＳＥＮ１）はアシスト信号（ＡＳＳ）が第１ロジックレベル（ハイレベル）の間に内部クロック信号（ＩＣＬＫ）により決定される活性化区間（第１ロジックレベルに維持された区間）を有する。アシストパルス信号生成器３１０は、アシストパルス信号（ＡＳＳＥＮ１）をワードライン電源電圧生成器３５０に提供する。
トラッキング電圧生成器３３０は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）を受信し、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）とを比較し、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差を反映するトラッキング電圧（ＶＴＲ）を生成し、トラッキング電圧（ＶＴＲ）をワードライン電源電圧生成器３５０に提供する。トラッキング電圧生成器３３０は、第１電源電圧（ＶＤＤＣＥ）のレベルが第２電源電圧（ＶＤＤＰＥ）のレベルより高い場合、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例して減少するレベルを有するトラッキング電圧（ＶＴＲ）を生成する。
ワードライン電源電圧生成器３５０は、第１電源電圧（ＶＤＤＣＥ）と接地電圧（ＶＳＳ）に連結され、チップ選択信号（ＣＳＮ）、トラッキング電圧（ＶＴＲ）、及びアシストパルス信号（ＡＳＳＥＮ１）を受信し、トラッキング電圧（ＶＴＲ）のレベルによって可変するレベルを有するワードライン電源電圧（ＶＤＤＷＬ）を内部電源電圧ラインＰＬを介してワードラインドライバ２３ｊに提供する。ワードラインドライバ２３ｊは図３のローデコーダ２３０に含まれ、ワードライン電源電圧（ＶＤＤＷＬ）に基づいてワードラインＷＬｊを駆動するワードライン駆動電圧（ＶＷＬ）を生成する。
ワードライン電源電圧生成器３５０は、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例して減少するレベルを有するワードライン電源電圧（ＶＤＤＷＬ）を生成する。
図７は、本発明の実施形態に係る図６の電圧生成回路におけるトラッキング電圧生成器の構成を示す回路図である。
図７を参照すると、トラッキング電圧生成器３３０は、演算増幅器（または、比較器）３３１、スイッチコントローラ３３３、電圧分配器３３５、及びスイッチ回路３３７を含む。
演算増幅器３３１は、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）を受信し、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）とを比較し、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に該当する比較信号（ＣＳ）を出力する。スイッチコントローラ３３３は比較信号（ＣＳ）を受信し、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差を反映するスイッチング制御信号（ＳＣＳ）をスイッチ回路３３７に出力する。
電圧分配器３３５は、第２電源電圧（ＶＤＤＰＥ）と接地電圧（ＶＳＳ）との間に直列に連結される複数の抵抗（Ｒ１乃至Ｒｐ、ｐは２より大きい自然数）を含む。スイッチ回路３３７は、複数のスイッチＳＷ０、ＳＷ１乃至ＳＷｐを含む。スイッチＳＷ０、ＳＷ１乃至ＳＷｐは抵抗（Ｒ１乃至Ｒｐ）の各々の両端と出力ノードＯＮＤの間に互いに並列に連結される。スイッチＳＷ０、ＳＷ１乃至ＳＷｐは、スイッチング制御信号（ＳＣＳ）の各ビットに応答して選択的にターン－オンされて出力ノードＯＮＤからトラッキング電圧（ＶＴＲ）を出力する。したがって、トラッキング電圧（ＶＴＲ）のレベルは第２電源電圧（ＶＤＤＰＥ）のレベルと接地電圧（ＶＳＳ）との間をスイングする。
例えば、第１電源電圧（ＶＤＤＣＥ）のレベルが第２電源電圧（ＶＤＤＰＥ）のレベルより相当に高い場合、スイッチ回路３３７はスイッチング制御信号（ＳＣＳ）により接地電圧（ＶＳＳ）に近接したレベルを有するトラッキング電圧（ＶＴＲ）を出力する。例えば、第１電源電圧（ＶＤＤＣＥ）のレベルが第２電源電圧（ＶＤＤＰＥ）のレベルとほとんど同一の場合、スイッチ回路３３７はスイッチング制御信号（ＳＣＳ）により第２電源電圧（ＶＤＤＰＥ）に近接したレベルを有するトラッキング電圧（ＶＴＲ）を出力する。
図８は、本発明の実施形態に係る図６の電圧生成回路におけるワードライン電源電圧生成器の構成を示す回路図である。
図８では、説明の便宜のために、ワードラインＷＬｊに連結されるワードラインドライバ２３ｊ、ビットセル１２０、及びプリチャージ回路２８０を共に図示する。
図８を参照すると、ワードライン電源電圧生成器３５０ａは、内部電源電圧ラインＰＬの一端にワードライン電源電圧（ＶＤＤＷＬ１）を提供する第１ワードライン電源電圧生成器３５１を含む。第１ワードライン電源電圧生成器３５１は、第１電源電圧（ＶＤＤＣＥ）と接地電圧（ＶＳＳ）との間に直列に連結される第１ＰＭＯＳトランジスタ３５２、第２ＰＭＯＳトランジスタ３５４、及びＮＭＯＳトランジスタ３５６を含む。
第１ＰＭＯＳトランジスタ３５２は、第１電源電圧（ＶＤＤＣＥ）に連結されるソース、チップ選択信号（ＣＳＮ）を受信するゲート、及び第１ノードＮ１１で第２ＰＭＯＳトランジスタ３５４に連結されるドレインを含む。第２ＰＭＯＳトランジスタ３５４は、第１ノードＮ１１に連結されるソース、トラッキング電圧（ＶＴＲ）を受信するゲート、及び第２ノードＮ１２に連結されるドレインを含む。ＮＭＯＳトランジスタ３５６は、第２ノードＮ１２に連結されるドレイン、アシストパルス信号（ＡＳＳＥＮ１）を受信するゲート、及び接地電圧（ＶＳＳ）に連結されるソースを備える。
第１ＰＭＯＳトランジスタ３５２と第２ＰＭＯＳトランジスタ３５４が互いに連結される第１ノードＮ１１でワードライン電源電圧（ＶＤＤＷＬ１）が提供され、チップ選択信号（ＣＳＮ）はメモリ装置１００の書込動作及び読出動作の間には第２ロジックレベルを有する。したがって、アシストパルス信号（ＡＳＳＥＮ１）が第１ロジックレベルに活性化されるアシスト区間の間に、ワードライン電源電圧（ＶＤＤＷＬ）のレベルは第２ＰＭＯＳトランジスタ３５４のゲートに印加されるトラッキング電圧（ＶＴＲ）に応答して可変できる。
ワードラインドライバ２３ｊは、ワードライン電源電圧（ＶＤＤＷＬ１）に基づいてデコーディングされたローアドレス（ＤＲＡｊ）の論理レベルを反転させてワードライン駆動電圧（ＶＷＬ）を出力する。
ビットラインＢＬｋと相補ビットラインＢＬＢｋの間に連結されるプリチャージ回路２８０は、ＰＭＯＳトランジスタ２８１、２８３、２８５を含む。
ＰＭＯＳトランジスタ２８１は、第２電源電圧（ＶＤＤＰＥ）に連結されるソース、プリチャージ信号（ＰＣＨ）を受信するゲート、及びビットラインＢＬｋに連結されるドレインを備える。ＰＭＯＳトランジスタ２８３は、第２電源電圧（ＶＤＤＰＥ）に連結されるソース、プリチャージ信号（ＰＣＨ）を受信するゲート、及び相補ビットラインＢＬＢｋに連結されるドレインを備える。ＰＭＯＳトランジスタ２８５は、ビットラインＢＬｋに連結されるソース、相補ビットラインＢＬＢに連結されるドレイン、及びプリチャージ信号（ＰＣＨ）を受信するゲートを備える。プリチャージ回路２８０は、プリチャージ信号（ＰＣＨ）に応答してビットラインＢＬｋと相補ビットラインＢＬＢｋを第２電源電圧（ＶＤＤＰＥ）レベルにプリチャージさせる。プリチャージ信号（ＰＣＨ）は、制御回路２１０から提供できる。
図９は、図８にも図示した図３のメモリ装置の一部の動作を示すタイミング図である。
図９で、チップ選択信号（ＣＳＮ）はメモリ装置１００の書込動作及び読出動作の間には第２ロジックレベルを有すると仮定する。したがって、第１ＰＭＯＳトランジスタ３５１はターン－オン状態を維持する。
図３乃至図９を参照すると、アシストパルス信号（ＡＳＳＥＮ１）が時点（ｔ０）から遷移を始めて、時点（ｔ１１）で遷移を始め、時点（ｔ１４）まで第１ロジックレベル（ＶＤＤＣＥ）を維持し、時点（ｔ１５）に第２ロジックレベル（ＶＳＳ）に遷移される。したがって、アシストパルス信号（ＡＳＳＥＮ１）が第１ロジックレベル（ＶＤＤＣＥ）に維持された間、ＮＭＯＳトランジスタ３５５はターン－オンされ、ＰＭＯＳトランジスタ３５３のゲートに印加されるトラッキング電圧（ＶＴＲ）が参照番号４１１が示すように変動することに応答して、時点（ｔ１１）から時点（ｔ１６）までワードライン電源電圧（ＶＤＤＷＬ）のレベルが参照番号４１２が示すように変動する。
ワードラインドライバ２３ｋは、デコーディングされたローアドレス（ＤＲＡｊ）の電圧レベルを反転させてワードライン駆動電圧（ＶＷＬ）で出力するが、ワードライン電源電圧（ＶＤＤＷＬ１）のレベルの変動に応答してワードラインＷＬｊに印加されるワードライン駆動電圧（ＶＷＬ）が時点（ｔ１２）から時点（ｔ１６）の間で第１電源電圧（ＶＤＤＣＥ）と接地電圧（ＶＳＳ）より高いレベルの間で、参照番号４１３が示すように変動する。
プリチャージ信号（ＰＣＨ）は、第１時点（ｔ１２）で第１ロジックレベルに遷移され、第４時点（ｔ１７）で第２ロジックレベルに遷移される。プリチャージ信号（ＰＣＨ）が第１ロジックレベルに遷移されることに応答して、第２時点（ｔ１３）にビットラインＢＬｋは第２ロジックレベルに遷移され、プリチャージ信号（ＰＣＨ）が第２ロジックレベルに遷移されることに応答して、第２時点（ｔ１７）にビットラインＢＬｋは第１ロジックレベルにプリチャージされる。
図１０は、本発明の実施形態に係る図６のワードライン電源電圧生成器の他の実施形態を示す回路図である。
図１０を参照すると、ワードライン電源電圧生成器３５０ｂは内部電源電圧ラインＰＬの第１端に連結される第１ワードライン電源電圧生成器３５１及び内部電源電圧ラインＰＬの第２端に連結される第２ワードライン電源電圧生成器３６１を含む。第１ワードライン電源電圧生成器３５１は、第１ノードＮ１１で内部電源電圧ラインＰＬに第１ワードライン電源電圧（ＶＤＤＷＬ１１）を出力し、第２ワードライン電源電圧生成器３６１は内部電源電圧ラインＰＬの第２端に第２ワードライン電源電圧（ＶＤＤＷＬ１２）を提供する。第１ワードライン電源電圧（ＶＤＤＷＬ１１）と第２ワードライン電源電圧（ＶＤＤＷＬ１２）は実質的に同一でありうる。
第２ワードライン電源電圧生成器３６１は、第１電源電圧（ＶＤＤＣＥ）と接地電圧（ＶＳＳ）との間に直列に連結される第１ＰＭＯＳトランジスタ３６２、第２ＰＭＯＳトランジスタ３６４、及びＮＭＯＳトランジスタ３６６を含む。
第１ＰＭＯＳトランジスタ３６２は、第１電源電圧（ＶＤＤＣＥ）に連結されるソース、チップ選択信号（ＣＳＮ）を受信するゲート、及び第１ノードＮ２２で第２ＰＭＯＳトランジスタ３６４に連結されるドレインを含む。第２ＰＭＯＳトランジスタ３６４は、第１ノードＮ２１に連結されるソース、トラッキング電圧（ＶＴＲ）を受信するゲート、及び第２ノードＮ２２に連結されるドレインを含む。ＮＭＯＳトランジスタ３６６は、第２ノードＮ１２に連結されるドレイン、アシストパルス信号（ＡＳＳＥＮ１）を受信するゲート、及び接地電圧（ＶＳＳ）に連結されるソースを備える。
図６のワードライン電源電圧生成器３５０が図１０のワードライン電源電圧生成器３５０ｂで構成される場合のメモリ装置１００の動作は、図８のタイミング図と実質的に類似している。また、図６のワードライン電源電圧生成器３５０が図１０のワードライン電源電圧生成器３５０ｂで構成される場合に、メモリセルアレイ１１０のビットセルの位置に従うワードライン電源電圧（ＶＤＤＷＬ）のレベルの偏差を最小化する。
図１１は、本発明の実施形態に係る図３のメモリ装置における電圧生成回路の他の実施形態を示すブロック図である。
図１１では、説明の便宜のために、ワードラインＷＬｊにワードライン駆動電圧（ＶＷＬ）を印加するワードラインドライバ２３ｊを共に図示する。
図１１を参照すると、電圧生成回路３００ｂはトラッキング電圧生成器３３０、少なくとも１つのワードライン電源電圧生成器３７０、及び選択回路３９０を含む。
トラッキング電圧生成器３３０は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）を受信し、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）とを比較し、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差を反映するトラッキング電圧（ＶＴＲ）を生成し、トラッキング電圧（ＶＴＲ）を選択回路３９０に提供する。
ワードライン電源電圧生成器３７０は第１電源電圧（ＶＤＤＣＥ）と接地電圧（ＶＳＳ）に連結され、チップ選択信号（ＣＳＮ）に応答してワードライン電源電圧（ＶＤＤＷＬ２）をワードラインＷＬｊにワードライン駆動電圧（ＶＷＬ）を印加するワードラインドライバ２３ｊに提供する。
選択回路３９０はトラッキング電圧（ＶＴＲ）及び第１電源電圧（ＶＤＤＣＥ）を受信し、アシスト信号（ＡＳＳ）に応答してトラッキング電圧（ＶＴＲ）及び第１電源電圧（ＶＤＤＣＥ）を選択し、選択された１つをアシストパルス信号（ＡＳＳＥＮ２）に出力する。選択回路３９０は、アシストパルス信号（ＡＳＳＥＮ２）をワードラインＷＬｊに連結される電圧調節トランジスタ２５ｊのゲートに印加する。
選択回路３９０は、アシスト信号（ＡＳＳ）が第１ロジックレベルの場合、トラッキング電圧（ＶＴＲ）をアシストパルス信号（ＡＳＳＥＮ２）に出力し、アシスト信号（ＡＳＳ）が第２ロジックレベルの場合、第１電源電圧（ＶＤＤＣＥ）をアシストパルス信号（ＡＳＳＥＮ２）に出力する。
図７を参照して説明したように、トラッキング電圧生成器３３０は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例して減少するレベルを有するトラッキング電圧（ＶＴＲ）を生成する。したがって、アシスト信号（ＡＳＳ）が第１ロジックレベルであるアシスト区間の間にはトラッキング電圧（ＶＴＲ）が電圧調節トランジスタ２５ｊのゲートに印加される。したがって、アシスト区間の間にはワードラインＷＬｊ上のワードライン駆動電圧（ＶＷＬ）は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例して減少するようになる。
図１２は、本発明の実施形態に係る図１１の電圧生成回路におけるワードライン電源電圧生成器の構成を示す回路図である。
図１２では、説明の便宜のために、ワードラインＷＬｊに連結されるワードラインドライバ２３ｊ、ビットセル１２０、及び電圧調節トランジスタ２５ｊを共に図示する。
図１２を参照すると、１つのワードライン電源電圧生成器３７０ａは、内部電源電圧ラインＰＬの一端にワードライン電源電圧（ＶＤＤＷＬ２）を提供する第１ワードライン電源電圧生成器３７１を含む。第１ワードライン電源電圧生成器３７１は、第１電源電圧（ＶＤＤＣＥ）に連結されるソース、チップ選択信号（ＣＳＮ）を受信するゲート、及び内部電源電圧ラインＰＬの一端に連結されるＰＭＯＳトランジスタ３７２を含む。チップ選択信号（ＣＳＮ）は、メモリ装置１００の書込動作及び読出動作の間には第２ロジックレベルを有するので、ワードライン電源電圧（ＶＤＤＷＬ２）はメモリ装置１００の書込動作及び読出動作の間に一定のレベルを有する。
ワードラインドライバ２３ｊは、ワードライン電源電圧（ＶＤＤＷＬ２）に基づいてデコーディングされたローアドレス（ＤＲＡｊ）の論理レベルを反転させてワードライン駆動電圧（ＶＷＬ）を出力する。電圧調節トランジスタ２５ｊは、ワードラインＷＬｊに連結されるソース、アシストパルス信号（ＡＳＳＥＮ２）を受信するゲート、及び接地電圧（ＶＳＳ）に連結されるドレインを備えるＰＭＯＳトランジスタで具現できる。したがって、アシスト信号（ＡＳＳ）が第１ロジックレベルであるアシスト区間の間にはトラッキング電圧（ＶＴＲ）がアシストパルス信号（ＡＳＳＥＮ２）として電圧調節トランジスタ２５ｊのゲートに印加される。したがって、アシスト区間の間にはワードラインＷＬｊ上のワードライン駆動電圧（ＶＷＬ）は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例して減少するようになる。
図１３は、図１２にも図示した図３のメモリ装置の一部の動作を示すタイミング図である。
図１３で、チップ選択信号（ＣＳＮ）はメモリ装置１００の書込動作及び読出動作の間には第２ロジックレベルを有すると仮定する。したがって、ＰＭＯＳトランジスタ３７２はターン－オン状態を維持する。
図３乃至図５、図７、及び図１１乃至図１３を参照すると、アシスト信号（ＡＳＳ）が第１ロジックレベルであるアシスト区間の間に選択回路３９０はトラッキング電圧（ＶＴＲ）をアシストパルス信号（ＡＳＳＥＮ２）として電流調節トランジスタ２５ｊのゲートに印加する。したがって、アシスト区間の間にはワードラインＷＬｊ上のワードライン駆動電圧（ＶＷＬ）は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例して減少するようになる。アシストパルス信号（ＡＳＳＥＮ２）が参照番号４２１のように時間区間（ｔ０乃至ｔ２５）の間で変動するようになる。
デコーディングされたローアドレス（ＤＲＡｊ）は、時点（ｔ０）に第１ロジックレベルＶＤＤＣＥから遷移を始めて、時点（ｔ２２）に第２ロジックレベル（ＶＳＳ）に遷移し、時点（ｔ２３）まで第２ロジックレベルに維持されてから、時点（ｔ２４）に第１ロジックレベルに遷移する。デコーディングされたローアドレス（ＤＲＡｊ）の遷移に応答してワードラインＷＬｊの電圧レベルは時点（ｔ２１）に第２ロジックレベルから遷移を始めて時点（ｔ２２）に第１ロジックレベルに遷移し、時点（ｔ２４）まで第１ロジックレベルに維持されてから時点（ｔ２５）に第２ロジックレベルに遷移する。ワードラインＷＬｊの電圧レベルは、アシストパルス信号（ＡＳＳＥＮ２）の変動に応答して参照番号４２３が示すように変動する。
図１４は、図１２にも図示した図３のメモリ装置の一部の動作を示すタイミング図である。
図１４で、チップ選択信号（ＣＳＮ）はメモリ装置１００の書込動作及び読出動作の間には第２ロジックレベルを有すると仮定する。したがって、ＰＭＯＳトランジスタ３７２はターン－オン状態を維持する。
図３乃至図５、図７、図１１、図１２、及び図１４を参照すると、アシスト信号（ＡＳＳ）が第２ロジックレベルであるノン（ｎｏｎ）－アシスト区間の間に選択回路３９０は第１電源電圧（ＶＤＤＣＥ）をアシストパルス信号（ＡＳＳＥＮ２）として電流調節トランジスタ２５ｊのゲートに印加する。したがって、前記ノン－アシスト区間の間には電圧調節トランジスタ２５ｊはターン－オフされ、ワードラインＷＬｊ上のワードライン駆動電圧（ＶＷＬ）は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に関わらず、第１電源電圧（ＶＤＤＣＥ）レベルに維持される。
デコーディングされたローアドレス（ＤＲＡｊ）は、時点（ｔ０）に第１ロジックレベル（ＶＤＤＣＥ）から遷移を始めて、時点（ｔ３２）に第２ロジックレベル（ＶＳＳ）に遷移し、時点（ｔ３３）まで第２ロジックレベルに維持されてから、時点（ｔ３４）に第１ロジックレベルに遷移する。デコーディングされたローアドレス（ＤＲＡｊ）の遷移に応答してワードラインＷＬｊの電圧レベルは時点（ｔ３１）に第２ロジックレベルから遷移を始めて、時点（ｔ３２）に第１ロジックレベル（ＶＳＳ）に遷移し、時点（ｔ３４）まで第１ロジックレベルに維持されてから時点（ｔ３５）に第２ロジックレベルに遷移する。
図１５は、本発明の実施形態に係る図１１のワードライン電源電圧生成器の他の例を示す回路図である。
図１５を参照すると、ワードライン電源電圧生成器３７０ｂは内部電源電圧ラインＰＬの第１端に連結される第１ワードライン電源電圧生成器３７１、及び内部電源電圧ラインＰＬの第２端に連結される第２ワードライン電源電圧生成器３８１を含む。第１ワードライン電源電圧生成器３７１は内部電源電圧ラインＰＬの第１端に第１ワードライン電源電圧（ＶＤＤＷＬ２１）を提供し、第２ワードライン電源電圧生成器３８１は内部電源電圧ラインＰＬの第２端に第２ワードライン電源電圧（ＶＤＤＷＬ２２）を提供する。第１ワードライン電源電圧（ＶＤＤＷＬ２１）と第２ワードライン電源電圧（ＶＤＤＷＬ２２）は実質的に同一でありうる。
第２ワードライン電源電圧生成器３８１は、第１電源電圧（ＶＤＤＣＥ）に連結されるソース、チップ選択信号（ＣＳＮ）を受信するゲート、及び内部電源電圧ラインＰＬの第２端に連結されるドレインを備えるＰＭＯＳトランジスタ３８２で具現できる。
図１１のワードライン電源電圧生成器３７０が図１５のワードライン電源電圧生成器３７０ｂで構成される場合のメモリ装置１００の動作は、図１３及び図１４のタイミング図と実質的に類似している。また、図１１のワードライン電源電圧生成器３７０が図１５のワードライン電源電圧生成器３７０ｂで構成される場合に、メモリセルアレイ１１０のビットセルの位置に従うワードライン電源電圧（ＶＤＤＷＬ）のレベルの偏差を最小化する。
図１６は、本発明の実施形態に係る図３のメモリ装置におけるローデコーダの構成を示すブロック図である。
図１６を参照すると、ローデコーダ２３０はプリデコーダ２６０及び複数のワードラインドライバ２３１乃至２３ｎ（ｎはｊより大きい自然数）を含む。
ワードラインドライバ２３１乃至２３ｎは、ワードラインＷＬ１乃至ＷＬｎの各々に連結され、ワードラインＷＬ１乃至ＷＬｎのうちから選択された少なくとも１つのワードラインにワードライン駆動電圧（ＶＷＬ）を印加する。ワードラインドライバ２３１乃至２３ｎは、図８のワードライン電源電圧生成器３５０ａ、図１０のワードライン電源電圧生成器３５０ｂ、図１２のワードライン電源電圧生成器３７０ａ、及び図１５のワードライン電源電圧生成器３７０ｂのうちの１つから内部電源電圧ラインＰＬを介してワードライン電源電圧（ＶＤＤＷＬ）の提供を受ける。
実施形態において、ローデコーダ２３０はワードラインＷＬ１乃至ＷＬｎの各々と接地電圧（ＶＳＳ）との間に連結される複数の電圧調節トランジスタ２５１乃至２５ｎをさらに含む。
プリデコーダ２６０は、ローアドレスＲＡをデコーディングしてデコーディングされたローアドレス（ＤＲＡ）をワードラインドライバ２３１乃至２３ｎに印加する。ワードラインドライバ２３１乃至２３ｎのうちのデコーディングされたローアドレス（ＤＲＡ）のビットのうち、第２ロジックレベルのビットを受信するワードラインドライバは、ワードライン電源電圧（ＶＤＤＷＬ）に基づいて相応するワードラインをワードライン駆動電圧で駆動させる。
前述したように、ワードライン電源電圧（ＶＤＤＷＬ）のレベルが第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によって変動するか、またはアシストパルス信号（ＡＳＳＥＮ１）のレベルが第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によって変動するので、メモリ装置１００はアシスト信号（ＡＳＳ）が第１ロジックレベルを有するアシスト区間の間に、ワードライン駆動電圧（ＶＷＬ）のレベルを第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に比例して減少させて読出動作での安定性を確保する。
図１７は、本発明の実施形態に係るデュアルパワーレールメモリ装置を示す。
図１７を参照すると、メモリ装置１００は、ビットセル１４０、ワードライン１５０、及び周辺回路２００を含み、周辺回路２００は電圧生成回路３００を含む。
ビットセル１４０は第１電源電圧ライン６５を介して第１電源電圧（ＶＤＤＣＥ）の供給を受けてデータを格納し、周辺回路２００は第２電源電圧ライン７５を介して第２電源電圧（ＶＤＤＰＥ）の供給を受けてビットセル１４０を制御する。電圧生成回路３００は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）の供給を受けて、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によってワードライン１５０に印加されるワードライン駆動電圧（ＶＷＬ）を直接または間接的に適応的に調節してメモリ装置１００の動作安定性を確保する。
図１８は、本発明の実施形態に係るメモリ装置の動作方法を示すフローチャートである。
図１乃至図１８を参照すると、データを格納する複数のビットセル１２０を備えるメモリセルアレイ１１０及びメモリセルアレイ１１０を制御する周辺回路２００を含むメモリ装置１００の動作方法では、メモリセルアレイ１１０に提供される第１電源電圧（ＶＤＤＣＥ）と前記周辺回路２００に提供される第２電源電圧（ＶＤＤＰＥ）とを比較する（Ｓ５１０）。
前記比較に基づいて、ビットセル１２０に対する読出動作時に、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によってビットセル１２０のうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧（ＶＷＬ）を直接または間接的に適応的に調節する（Ｓ５２０、Ｓ５３０、Ｓ５４０）。
第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によって選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧（ＶＷＬ）を適応的に調節するために、電圧生成回路３００で第１電源電圧（ＶＤＤＣＥ）が第２電源電圧（ＶＤＤＰＥ）より大きいか否かを判断する（Ｓ５２０）。または、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差が基準値より大きいか否かを判断する。
第１電源電圧（ＶＤＤＣＥ）が第２電源電圧（ＶＤＤＰＥ）より小さいか等しければ（Ｓ５２０で、ＮＯ）、または第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差が基準値以下であれば、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差に関わらず、ワードライン駆動電圧（ＶＷＬ）を維持しながら（即ち、アシスト機能をオフしながら）、選択された第１ビットセルに対するメモリ動作（読出動作、書込動作）を遂行する（Ｓ５４０）。
第１電源電圧（ＶＤＤＣＥ）が第２電源電圧（ＶＤＤＰＥ）より大きければ（Ｓ５２０で、ＹＥＳ）、または第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差が基準値より大きければ、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によってワードライン駆動電圧（ＶＷＬ）を直接または間接的に可変しながら（即ち、アシスト機能をオンしながら）、選択された第１ビットセルに対するメモリ動作を遂行する（Ｓ５３０）。即ち、第１電源電圧（ＶＤＤＣＥ）と前記第２電源電圧（ＶＤＤＰＥ）との差に比例してワードライン駆動電圧（ＶＷＬ）のレベルを減少させて、メモリ動作を遂行して、書込動作での書込マージンと読出動作での安定性を全て確保する。
前記メモリ動作は、読出動作でありうる。以後に、データを出力する（Ｓ５５０）。
図１９は、本発明の実施形態に係るメモリ装置を含むシステム－オン－チップを示すブロック図である。
図１９を参照すると、システム－オン－チップ７００は、メモリ装置７１０、プロセシング回路７４０、及び電力管理集積回路７５０を含む。一実施形態において、システム－オン－チップ７００はアプリケーションプロセッサ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ；ＡＰ）でありうる。
メモリ装置７１０は、データを格納するメモリセルアレイ７２０、及びメモリセルアレイ７２０を制御する周辺回路７３０を含む。一実施形態において、メモリ装置７１０はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）でありうる。プロセシング回路７４０は、メモリセルアレイ７２０にデータが格納されるようにメモリ装置７１０にデータ（ＤＩＮ）を提供し、メモリ装置７１０からメモリセルアレイ７２０に格納されたデータ（ＤＯＵＴ）を受信する。
電力管理集積回路７５０は、第１電源電圧ライン７５５を通じてメモリ装置７１０のメモリセルアレイ７２０に第１電源電圧（ＶＤＤＣＥ）を供給する。また、電力管理集積回路７５０は第２電源電圧ライン７６５を通じてプロセシング回路７４０及びメモリ装置７１０の周辺回路７３０に第２電源電圧（ＶＤＤＰＥ）を供給する。
実施形態において、電力管理集積回路７５０は第１電源電圧（ＶＤＤＣＥ）を生成する第１電圧レギュレータ及び第２電源電圧（ＶＤＤＰＥ）を生成する第２電圧レギュレータを含む。
実施形態において、周辺回路７３０は電圧生成回路７３５を含む。電圧生成回路７３５は、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）の供給を受けて、前記ビットセルを含むメモリセルアレイ１１０に対する読出動作時に、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によって前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧を直接または間接的に適応的に調節する。したがって、メモリ装置７１０は動作性能を維持または向上しながら動作安定性を確保する。
図２０は、本発明の実施形態に係るメモリ装置をモバイル装置に適用した例を示すブロック図である。
図２０を参照すると、モバイル装置９００はアプリケーションプロセッサ９１０及びイメージセンサー９４０を含み、通信回路９２０、格納装置９３０、ユーザインターフェース９５０、及び電力管理集積回路９６０をさらに含む。
アプリケーションプロセッサ９１０は、モバイル装置９００の全般的な動作を制御する。アプリケーションプロセッサ９１０はＳＲＡＭ９１１を含み、ＳＲＡＭ９１１は本発明の実施形態に係る図３のメモリ装置１００である。
イメージセンサー９４０はアプリケーションプロセッサ９１０により制御され、被写体を撮影してイメージ信号を生成し、イメージ信号を格納装置９３０に格納するか、またはイメージ信号をアプリケーションプロセッサ９１０に提供する。
通信回路９２０は、外部装置と通信を遂行する。格納装置９３０は、モバイル装置９００の動作に必要なデータを格納する。
ユーザインターフェース９５０は、キーボード、タッチスクリーンなどの入力装置、及びディスプレイなどの出力装置を含む。
電力管理集積回路９６０は、モバイル装置９００の動作に必要な駆動電圧を提供する。電力管理集積回路９６０は第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）を生成し、第１電源電圧（ＶＤＤＣＥ）はＳＲＡＭ９１１のメモリセルアレイに提供し、第２電源電圧（ＶＤＤＰＥ）はＳＲＡＭ９１１の周辺回路に提供する。
前記周辺回路は、電圧生成回路を含む。前記電圧生成回路は、第１電源電圧（ＶＤＤＣＥ）と第２電源電圧（ＶＤＤＰＥ）との差によってメモリセルアレイのビットセルに連結されるワードラインに印加されるワードライン駆動電圧のレベルを直接または間接的に変動させて動作安定性を確保する。
モバイル装置９００またはモバイル装置９００の構成要素は、多様な形態のパッケージを用いて実装できる。
本発明は、メモリ装置の動作性能を維持または向上しながら動作安定性を確保することに有用に利用され、ＳＲＡＭを含む多様なアプリケーションに含まれる。
前述したように、本発明の好ましい実施形態を図を参照して説明したが、該当技術分野で通常の知識を有する者であれば、以下の特許請求範囲に記載した本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更できる。
５０、７５０、９６０ 電力管理集積回路
６５、７５５ 第１電源電圧ライン
７５、７６５ 第２電源電圧ライン
１００、７１０ メモリ装置
１１０、７２０ メモリセルアレイ
１２０、１４０ ビットセル
１２１ 第１アクセストランジスタ
１２３ 第２アクセストランジスタ
１２５ データ格納回路
１２６ 第１インバータ
１２８ 第２インバータ
１５０ ワードライン
２００、７３０ 周辺回路
２１０ 制御回路
２３０ ローデコーダ
２６０ プリデコーダ
２７０ データ書込／読出回路
２７１ コラム選択器
２７３ 書込ドライバ
２７５ 感知増幅器
２７７ データラッチ
２７９ データドライバ
２８０ プリチャージ回路
２８１、２８３、２８５、３７２、３８２ ＰＭＯＳトランジスタ
３００、３００ａ、３００ｂ 電圧生成回路
３１０ アシストパルス信号生成器
３３０ トラッキング電圧生成器
３３１ 演算増幅器
３３３ スイッチコントローラ
３３５ 電圧分配器
３３７ スイッチ回路
３５０、３５０ａ、３５０ｂ ワードライン電源電圧生成器
３５１、３７１ 第１ワードライン電源電圧生成器
３５２、３６２ 第１ＰＭＯＳトランジスタ
３５４、３６４ 第２ＰＭＯＳトランジスタ
３５６、３６６ ＮＭＯＳトランジスタ
３６１、３８１ 第２ワードライン電源電圧生成器
３７０、３７０ａ、３７０ｂ ワードライン電源電圧生成器
３９０ 選択回路
７００ システム－オン－チップ
７３５ 電圧生成回路
７４０ プロセシング回路
９００ モバイル装置
９１０ アプリケーションプロセッサ
９１１ ＳＲＡＭ
９２０ 通信回路
９３０ 格納装置
９４０ イメージセンサー
９５０ ユーザインターフェース

Claims (20)

  1. 第１電源電圧の供給を受け、前記第１電源電圧に基づいてデータを格納する複数のビットセルを含むメモリセルアレイと、
    第２電源電圧の供給を受けて、前記第２電源電圧に基づいて前記メモリセルアレイを制御する周辺回路と、を含み、
    前記周辺回路は前記第１電源電圧と前記第２電源電圧の供給を受けて、前記ビットセルに対するメモリ動作時に、前記第１電源電圧と前記第２電源電圧との差によって前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧を直接または間接的に適応的に調節する電圧生成回路を含むことを特徴とする、メモリ装置。
  2. 前記電圧生成回路は、
    前記第１電源電圧と前記第２電源電圧の供給を受けて、前記第１電源電圧と前記第２電源電圧との差を反映するトラッキング電圧を生成するトラッキング電圧生成器と、
    アシスト信号及び内部クロック信号に応答してアシストパルス信号を生成するアシストパルス信号生成器と、
    前記第１電源電圧と接地電圧との間に連結され、前記トラッキング電圧、アシストパルス信号、及びチップ選択信号に応答して、前記第１ワードラインに前記ワードライン駆動電圧を印加するワードラインドライバに印加されるワードライン電源電圧を生成する少なくとも１つのワードライン電源電圧生成器と、を含むことを特徴とする、請求項１に記載のメモリ装置。
  3. 前記少なくとも１つのワードライン電源電圧生成器は、
    前記第１電源電圧に連結されるソース、前記チップ選択信号を受信するゲート、及び第１ノードに連結されるドレインを備える第１ＰＭＯＳトランジスタと、
    前記第１ノードに連結されるソース、前記トラッキング電圧を受信するゲート、及び第２ノードに連結されるドレインを備える第２ＰＭＯＳトランジスタと、
    前記第２ノードに連結されるドレイン、前記アシストパルス信号を受信するゲート、及び前記接地電圧に連結されるソースを備えるＮＭＯＳトランジスタと、を含み、
    前記第１ノードで前記ワードライン駆動電圧が提供されることを特徴とする、請求項２に記載のメモリ装置。
  4. 前記少なくとも１つのワードライン電源電圧生成器は、前記第１電源電圧と前記第２電源電圧との差に比例して減少する前記ワードライン電源電圧を生成することを特徴とする、請求項３に記載のメモリ装置。
  5. 前記トラッキング電圧生成器は、
    前記第１電源電圧と前記第２電源電圧との差を比較して、比較信号を出力する演算増幅器と、
    前記比較信号に応答してスイッチング信号を生成するスイッチコントローラと、
    前記第２電源電圧と前記接地電圧との間に直列に連結される複数の抵抗を含む電圧分配器と、
    前記抵抗の各々の両端と出力ノードとの間で互いに並列に連結される複数のスイッチを含むスイッチ回路と、を含み、
    前記複数のスイッチは前記スイッチング信号に応答して選択的にターン－オンされて前記出力ノードで前記トラッキング電圧を提供することを特徴とする、請求項２に記載のメモリ装置。
  6. 前記少なくとも１つのワードライン電源電圧生成器は、
    前記ワードラインドライバに連結される内部電源電圧ラインの第１端に連結されて前記ワードラインドライバに第１ワードライン電源電圧を提供する第１ワードライン電源電圧生成器と、
    前記内部電源電圧ラインの第２端に連結されて前記ワードラインドライバに第２ワードライン電源電圧を提供する第２ワードライン電源電圧生成器と、を含み、
    前記第１ワードライン電源電圧生成器と前記第２ワードライン電源電圧生成器は実質的に同一な構成を有することを特徴とする、請求項２に記載のメモリ装置。
  7. 前記電圧生成回路は、
    前記第１電源電圧と前記第２電源電圧の供給を受けて、前記第１電源電圧と前記第２電源電圧との差を反映するトラッキング電圧を生成するトラッキング電圧生成器と、
    前記第１電源電圧と接地電圧との間に連結され、チップ選択信号に応答して前記第１ワードラインに前記ワードライン駆動電圧を印加するワードラインドライバに印加されるワードライン電源電圧を生成する少なくとも１つのワードライン電源電圧生成器と、
    アシスト信号に応答して前記トラッキング電圧及び前記第１電源電圧のうちの１つを選択し、前記選択された１つをアシストパルス信号として前記第１ワードラインと前記接地電圧との間に連結される第１電圧調節トランジスタのゲートに印加する選択回路と、を含むことを特徴とする、請求項１に記載のメモリ装置。
  8. 前記少なくとも１つのワードライン電源電圧生成器は、前記第１電源電圧に連結されるソース、前記チップ選択信号を受信するゲート、及び前記ワードラインドライバに連結される内部電源電圧ラインに連結されるドレインを備える第１のＰＭＯＳトランジスタを含み、
    前記第１電圧調節トランジスタは、前記第１ワードラインに連結されるソース、アシストパルス信号を受信するゲート、及び前記接地電圧に連結されるドレインを備える第２ＰＭＯＳトランジスタを含むことを特徴とする、請求項７に記載のメモリ装置。
  9. 前記選択回路は、
    前記第１電源電圧が前記第２電源電圧より小さいか等しい場合には、前記第１電源電圧を前記アシストパルス信号として選択し、
    前記第１電源電圧が前記第２電源電圧より大きい場合には、前記トラッキング電圧をアシストパルス信号として選択することを特徴とする、請求項７に記載のメモリ装置。
  10. 前記第１電圧調節トランジスタは、前記第１電源電圧が前記第２電源電圧より大きい場合に、前記アシストパルス信号に応答して前記第１電源電圧と前記第２電源電圧との差に比例して前記ワードライン駆動電圧のレベルを減少させることを特徴とする、請求項９に記載のメモリ装置。
  11. 前記少なくとも１つのワードライン電源電圧生成器は、
    前記ワードラインドライバに連結される内部電源電圧ラインの第１端に連結されて前記ワードラインドライバに第１ワードライン電源電圧を提供する第１ワードライン電源電圧生成器と、
    前記内部電源電圧ラインの第２端に連結されて前記ワードラインドライバに第２ワードライン電源電圧を提供する第２ワードライン電源電圧生成器と、を含み、
    前記第１ワードライン電源電圧生成器と前記第２ワードライン電源電圧生成器は実質的に同一な構成を有することを特徴とする、請求項７に記載のメモリ装置。
  12. 前記周辺回路は、
    複数のワードラインを介して前記メモリセルアレイに連結され、ローアドレスに基づいて前記ワードラインのうちの１つを前記第１ワードラインとして選択するローデコーダと、
    複数のビットラインと複数の相補ビットラインを介して前記メモリセルアレイに連結され、コラムアドレス、書込イネーブル信号、及び読出イネーブル信号に応答して前記メモリセルアレイに対する書込動作及び読出動作を遂行する書込／読出回路と、
    外部からのコマンド、アドレス、及びクロック信号に基づいて前記電圧生成回路、前記ローデコーダ、及び前記書込／読出回路を制御する制御回路と、をさらに含むことを特徴とする、請求項１に記載のメモリ装置。
  13. 前記ローデコーダは、前記電圧生成回路から提供されるワードライン電源電圧を前記第１ワードラインに提供するワードラインドライバを含むことを特徴とする、請求項１２に記載のメモリ装置。
  14. 前記ローデコーダは、
    前記電圧生成回路から提供されるワードライン電源電圧を前記第１ワードラインに提供するワードラインドライバと、
    前記第１ワードラインに連結され、前記電圧生成回路から提供されるアシストパルス信号の印加を受ける第１電圧調節トランジスタと、を含むことを特徴とする、請求項１２に記載のメモリ装置。
  15. 前記第１電圧調節トランジスタは、前記第１ワードラインに連結されるソース、前記アシストパルス信号の印加を受けるゲート及び接地電圧に連結されるドレインを備えるＰＭＯＳトランジスタを含むことを特徴とする、請求項１４に記載のメモリ装置。
  16. 前記複数のビットセルの各々は、
    前記複数のワードラインのうちの相応するワードラインと、前記複数のビットラインのうちの相応するビットラインに連結される第１アクセストランジスタと、
    前記複数のワードラインのうちの相応するワードラインと、前記複数の相補ビットラインのうちの相応する相補ビットラインに連結される第２アクセストランジスタと、
    前記第１アクセストランジスタ及び前記第２アクセストランジスタに連結され、前記第１電源電圧の供給を受けて相応するデータを格納するデータ格納回路と、を含むことを特徴とする、請求項１２に記載のメモリ装置。
  17. データを格納する複数のビットセルを備えるメモリセルアレイ、及び前記メモリセルアレイを制御する周辺回路を含むメモリ装置と、
    前記メモリセルアレイにデータが格納されるように前記メモリ装置にデータを提供し、前記メモリ装置から前記メモリセルアレイに格納されたデータを受信するプロセシング回路と、
    前記メモリ装置の前記メモリセルアレイに第１電源電圧を提供し、前記周辺回路に第２電源電圧を提供する電力管理集積回路と、を含み、
    前記周辺回路は前記第１電源電圧と前記第２電源電圧の供給を受けて、前記ビットセルに対する読出動作時に、前記第１電源電圧と前記第２電源電圧との差によって前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧を直接または間接的に適応的に調節する電圧生成回路とを含むことを特徴とする、システムオンチップ。
  18. 前記電圧生成回路は、
    前記第１電源電圧と前記第２電源電圧の供給を受けて、前記第１電源電圧と前記第２電源電圧との差を反映するトラッキング電圧を生成するトラッキング電圧生成器と、
    アシスト信号及び内部クロック信号に応答してアシストパルス信号を生成するアシストパルス信号生成器と、
    前記第１電源電圧と接地電圧との間に連結され、前記トラッキング電圧、前記アシストパルス信号、及びチップ選択信号に応答して、前記第１ワードラインに前記ワードライン駆動電圧を印加するワードラインドライバに印加されるワードライン電源電圧を生成する少なくとも１つのワードライン電源電圧生成器と、を含むことを特徴とする、請求項１７に記載のシステムオンチップ。
  19. 前記電圧生成回路は、
    前記第１電源電圧と前記第２電源電圧の供給を受けて、前記第１電源電圧と前記第２電源電圧との差を反映するトラッキング電圧を生成するトラッキング電圧生成器と、
    前記第１電源電圧と接地電圧との間に連結され、チップ選択信号に応答して前記第１ワードラインに前記ワードライン駆動電圧を印加するワードラインドライバに印加されるワードライン電源電圧を生成する少なくとも１つのワードライン電源電圧生成器と、
    アシスト信号に応答して前記トラッキング電圧及び前記第１電源電圧のうちの１つを選択し、前記選択された１つをアシストパルス信号として前記第１ワードラインと前記接地電圧との間に連結される第１電圧調節トランジスタのゲートに印加する選択回路と、を含むことを特徴とする、請求項１７に記載のシステムオンチップ。
  20. データを格納する複数のビットセルを備えるメモリセルアレイ、及び前記メモリセルアレイを制御する周辺回路を含むメモリ装置の動作方法であって、
    前記メモリセルアレイに提供される第１電源電圧と前記周辺回路に提供される第２電源電圧とを比較するステップと、
    前記比較に基づいて、前記ビットセルに対するメモリ動作時に、前記第１電源電圧が前記第２電源電圧より小さいか等しければ、前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧のレベルを維持させるステップと、
    前記比較に基づいて、前記ビットセルに対するメモリ動作時に、前記第１電源電圧が前記第２電源電圧より大きければ、前記第１電源電圧と前記第２電源電圧との差に比例して前記ビットセルのうちから選択された第１ビットセルに連結される第１ワードラインに印加されるワードライン駆動電圧のレベルを減少させるステップと、を含むことを特徴とする、メモリ装置の動作方法。


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