KR20190062733A - 메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법 Download PDF

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Abstract

메모리 장치는 메모리 셀 어레이 및 주변 회로를 포함한다. 상기 메모리 셀 어레이는 제1 전원 전압을 공급받고, 상기 제1 전원 전압에 기초하여 데이터를 저장하는 복수의 비트 셀들을 포함한다. 상기 주변 회로는 제2 전원 전압을 공급받고, 상기 제2 전원 전압에 기초하여 상기 메모리 셀 어레이를 제어한다. 상기 주변 회로는 전압 생성 회로를 포함한다. 상기 전압 생성 회로는 상기 주변 회로는 상기 제1 전원 전압과 상기 제2 전원 전압을 공급받고, 상기 비트 셀들에 대한 메모리 동작 시에, 상기 제1 전원 전압과 상기 제2 전원 전압의 차이에 따라 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압을 직접적으로 또는 간접적으로 적응적으로 조절한다.

Description

메모리 장치, 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법{Memory devices, system on chips including the same and methods of operating the same}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 메모리 장치 이를 포함하는 시스템 온 칩 및 메모리 장치의 동작 방법에 관한 것이다.
정적 메모리 장치는 저장된 데이터를 유지하기 위하여 전원을 공급받아야 한다. 한편, 전력 소모를 감소시키기 위하여, 정적 메모리 장치에 공급되는 전원 전압의 전압 레벨이 점차 감소되고 있다. 그러나, 공정 미세화로 인하여 메모리 셀의 특성 산포가 증가됨에 따라, 낮은 전원 전압에서의 메모리 셀의 동작 안정성이 보장되지 않고, 특히 독출 동작에서의 안정성이 문제가 될 수 있다.
본 발명의 일 목적은 동작 성능을 유지 또는 향상시키면서 동작 안정성을 확보할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 동작 성능을 유지 또는 향상시키면서 동작 안정성을 확보할 수 있는 메모리 장치를 포함하는 시스템 온 칩을 제공하는 것이다.
본 발명의 일 목적은 동작 성능을 유지 또는 향상시키면서 동작 안정성을 확보할 수 있는 메모리 장치의 동작 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이 및 주변 회로를 포함한다. 상기 메모리 셀 어레이는 제1 전원 전압을 공급받고, 상기 제1 전원 전압에 기초하여 데이터를 저장하는 복수의 비트 셀들을 포함한다. 상기 주변 회로는 제2 전원 전압을 공급받고, 상기 제2 전원 전압에 기초하여 상기 메모리 셀 어레이를 제어한다. 상기 주변 회로는 전압 생성 회로를 포함한다. 상기 전압 생성 회로는 상기 주변 회로는 상기 제1 전원 전압과 상기 제2 전원 전압을 공급받고, 상기 비트 셀들에 대한 메모리 동작 시에, 상기 제1 전원 전압과 상기 제2 전원 전압의 차이에 따라 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압을 직접적으로 또는 간접적으로 적응적으로 조절한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 시스템 온 칩은 메모리 장치, 프로세싱 회로 및 전력 관리 집적 회로를 포함한다. 상기 메모리 장치는 데이터를 저장하는 복수의 비트셀들을 구비하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로를 포함한다. 상기 프로세싱 회로는 상기 메모리 셀 어레이에 데이터가 저장되도록 상기 메모리 장치에 데이터를 제공하고, 상기 메모리 장치로부터 상기 메모리 셀 어레이에 저장된 데이터를 수신한다. 상기 전력 관리 집적 회로는 상기 메모리 장치의 상기 메모리 셀 어레이에 제1 전원 전압을 제공하고 상기 주변 회로에 제2 전원 전압을 제공한다. 상기 주변 회로는 전압 생성 회로를 포함한다. 상기 전압 생성 회로는 상기 주변 회로는 상기 제1 전원 전압과 상기 제2 전원 전압을 공급받고, 상기 비트 셀들에 대한 메모리 동작 시에, 상기 제1 전원 전압과 상기 제2 전원 전압의 차이에 따라 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압을 직접적으로 또는 간접적으로 적응적으로 조절한다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 데이터를 저장하는 복수의 비트 셀들을 구비하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로를 포함하는 메모리 장치의 동작 방법에서는 상기 메모리 셀 어레이에 제공되는 제1 전원 전압과 상기 주변 회로에 제공되는 제2 전원 전압을 비교하고, 상기 비교에 기초하여, 상기 비교에 기초하여, 상기 비트 셀들에 대한 메모리 동작 시에, 상기 제1 전원 전압이 상기 제2 전원 전압보다 작거나 같으면, 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압의 레벨을 유지시키고, 상기 비교에 기초하여, 상기 비트 셀들에 대한 메모리 동작 시에, 상기 제1 전원 전압이 상기 제2 전원 전압보다 크면, 상기 제1 전원 전압과 상기 제2 전원 전압에 차이에 비례하여 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압의 레벨을 감소시킨다.
본 발명의 실시예들에 따르면, 메모리 셀 어레이와 주변 회로를 포함하는 메모리 장치에서, 전압 생성 회로는 상기 메모리 셀 어레이에 제공되는 제1 전원 전압과 상기 주변 회로에 제공되는 제2 전원 전압의 차이에 따라 워드라인의 전압 레벨을 적응적으로 조절하여 메모리 동작 시의 성능을 유지 또는 향상시키면서 동작 안정성을 확보할 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 장치를 보다 상세히 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따라 도 2의 메모리 장치에 포함되는 비트 셀들 중 하나의 구성을 나타내는 회로도이다.
도 5는 도 4의 비트 셀에서 데이터 저장 회로의 제1 인버터와 제2 인버터를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 전압 생성 회로의 구성을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 6의 전압 생성 회로에서 트래킹 전압 생성기의 구성을 나타내는 회로도이다.
도 8은 본 발명의 실시예들에 따른 도 6의 전압 생성 회로에서 워드라인 전원전압 생성기의 구성을 나타내는 회로도이다.
도 9는 도 8에 도시된 도 2의 메모리 장치의 일부의 동작을 나타내는 타이밍도이다.
도 10은 본 발명의 실시예들에 따른 도 6의 워드라인 전원전압 생성기의 다른 실시예를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 전압 생성 회로의 다른 실시예를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 도 11 전압 생성 회로에서 워드라인 전원전압 생성기의 구성을 나타내는 회로도이다.
도 13은 도 12에 도시된 도 2의 메모리 장치의 일부의 동작을 나타내는 타이밍도이다.
도 14는 도 12에 도시된 도 2의 메모리 장치의 일부의 동작을 나타내는 타이밍도이다.
도 15는 본 발명의 실시예들에 따른 도 11의 워드라인 전원전압 생성기의 다른 예를 나타내는 회로도이다.
도 16은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 로우 디코더의 구성을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 듀얼 파워 레일 메모리 장치를 나타낸다.
도 18은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치를 모바일 장치에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이고, 도 2는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(또는, 정적 메모리 장치, 100)는 데이터를 저장하는 메모리 셀 어레이(110), 및 메모리 셀 어레이(110)를 제어하는 주변 회로(200)를 포함한다.
메모리 셀 어레이(110) 및 주변 회로(200)는 서로 다른 전원 전압들(VDDCE, VDDPE)을 공급받을 수 있다. 즉, 메모리 셀 어레이(110)는 외부의 전력 관리 집적 회로(power management integrated circuit(PMIC); 50)로부터 제1 전원 전압 배선(65)을 통하여 제1 전원 전압(VDDCE)을 공급받고, 주변 회로(200)는 전력 관리 집적 회로(50)로부터 제2 전원 전압 배선(75)을 통하여 제2 전원 전압(VDDPE)을 공급받을 수 있다.
메모리 셀 어레이(110)는 공급된 제1 전원 전압(VDDCE)에 기초하여 데이터를 저장, 유지 및 변경할 수 있고, 주변 회로(200)는 공급된 제2 전원 전압(VDDPE))에 기초하여 메모리 장치(100)의 동작, 예를 들어 메모리 셀 어레이(110)에 대한 기입 동작 및 독출 동작을 수행할 수 있다.
한편, 메모리 장치(100) 및 이를 포함하는 전자 기기의 전력 소모 감소가 요구됨에 따라, 메모리 장치(100)에 제공되는 전원 전압의 전압 레벨이 점차 감소되고 있다. 그러나, 공정 미세화로 인하여 메모리 셀의 특성 산포가 증가됨에 따라, 낮은 전원 전압에서의 메모리 셀의 동작 안정성이 보장되지 않을 수 있다.
이를 극복하기 위하여, 본 발명의 실시예들에 따른 메모리 셀 어레이(110)에서는, 주변 회로(200)에 상대적으로 낮은 전원 전압(VDDPE)을 공급하여 전력 소모가 감소되고, 메모리 셀 어레이(110)에 상대적으로 높은 전원 전압(VDDCE)을 공급하여 메모리 셀 어레이(110)의 동작 안정성이 확보될 수 있다. 이와 같이, 메모리 셀 어레이(110)와 주변 회로(200)에 서로 다른 전원 전압(VDDCE, VDDPE)을 제공하는 기술은 듀얼 파워 레일(Dual Power Rail) 기술이라 불릴 수 있다.
다만, 이와 같이 듀얼 파워 레일 구조를 가지는 메모리 장치(100)에서도, 전원 전압들(VDDCE, VDDPE)의 변동에 따라 메모리 장치(100)의 동작 안정성이 보장되지 않을 수 있다. 예를 들어, 메모리 장치(100)를 포함하는 시스템-온-칩(System-On-Chip; SOC)에 구동 중 전원 전압이 가변되는 DVFS(Dynamic Voltage and Frequency Scaling) 기술이 적용된 경우, 전력 관리 집적 회로(50)가 메모리 셀 어레이(110)와 주변 회로(200)에 동일한 전압 레벨을 가지는 전원 전압들(VDDCE, VDDPE)을 공급하도록 결정될 수 있다.
그러나, 이 때, 제1 및 제2 전원 전압 배선들(65, 75)이 서로 다른 저항 값 및 메모리 셀 어레이(110)와 주변 회로(200)의 서로 다른 누설 전류에 의해 제1 및 제2 전원 전압들(VDDCE, VDDPE)에 서로 다른 전압 강하(IR Drop)가 발생될 수 있으므로, 메모리 셀 어레이(110)와 주변 회로(200)에 실제로 공급되는 제1 및 제2 전원 전압들(VDDCE, VDDPE)은 서로 다른 전압 레벨을 가질 수 있다.
특히, 메모리 셀 어레이(110)에 공급되는 제1 전원 전압(VDDCE)이 주변 회로(200)에 공급되는 제2 전원 전압(VDDPE)보다 낮은 경우, 주변 회로(200)의 동작 속도가 상대적으로 고속이므로 메모리 셀 어레이(110)에 대한 기입 마진(write margin), 독출 마진(read margin)이 충분히 확보되지 않고, 메모리 장치(100)의 동작 안정성(예를 들어, 기입 안정성(write stability), 독출 안정성(read stability) 등)이 보장되지 않을 수 있다.
특히, 비트 셀(120)에 연결되는 워드라인의 전압이 비트라인 쌍에 제공되는 제2 전원 전압(VDDPE)의 레벨보다 높게 되면, 비트 셀(120)이 반-선택되어 비트 셀(120)에 저장된 데이터가 플립될 수 있어, 독출 디스터브가 발생할 수 있다.
이를 해결하기 위하여, 본 발명의 실시예들에 따른 메모리 장치(100)에서는, 주변 회로(200)가 전압 생성 회로(300)를 포함하고, 전압 생성 회로(300)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 공급받고, 상기 비트 셀들을 포함하는 메모리 셀 어레이(110)에 대한 메모리 동작 시에, 상기 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 따라 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압을 직접으로 또는 간접적으로 적응적으로 조절하여 메모리 동작시의 안정성을 확보할 수 있다.
즉, 워드라인 구동 전압의 레벨을 낮출 필요가 없는 제1 전원 전압(VDDCE)이 제2 전원 전압(VDDPE)과 동일하거나 낮은 논(non)-어시스트 구간에서는 워드라인 구동 전압의 레벨을 일정하게 유지한다. 따라서, 논-어시스트 구간에서, 메모리 장치(100)는 낮아진 워드라인 구동 전압으로 인하여 발생할 수 있는 동작 스피드의 저하를 방지할 수 있고, 기입 마진을 개선할 수 있다. 워드라인 구동 전압의 레벨을 낮추어여 하는 어시스트 구간에서는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 비례하여 워드라인 구동 전압의 레벨을 감소시켜 독출 디스터브(read disturb)를 방지하여 독출 동작에서의 동작 안정성을 확보할 수 있다.
실시예에 있어서, 전압 생성 회로(300)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 비례하여 워드라인 구동 전압을 상기 제1 워드라인에 인가하는 워드라인 드라이버에 제공되는 워드라인 전원 전압의 레벨을 감소시킬 수 있다. 실시예에서, 전압 생성 회로(300)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 비례하여 워드라인 구동 전압의 레벨을 감소시킬 수 있다. 즉, 메모리 장치(100)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이가 증가하면, 어시스트 동작을 활성화시켜 워드라인 구동 전압의 레벨을 감소시킬 수 있다. 또한, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이가 감소하면, 메모리 장치(100)는 독출 어시스트 동작을 비활성화시켜 워드라인 구동 전압의 레벨을 유지할 수 있다.
실시예에 있어서, 메모리 장치(100)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이가 기준 값보다 크면, 어시스트 동작을 활성화시켜 워드라인 구동 전압의 레벨을 감소시킬 수 있다. 또한, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이가 기준 값 이하이면, 메모리 장치(100)는 독출 어시시트 동작을 비활성화시켜 워드라인 구동 전압의 레벨을 유지할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 메모리 장치를 보다 상세히 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(100)는 데이터를 저장하는 메모리 셀 어레이(110), 및 메모리 셀 어레이(110)를 제어하는 주변 회로(200)를 포함한다. 메모리 셀 어레이(110)와 주변 회로(200)에는 서로 다른 제1 및 제2 전원 전압들(VDDCE, VDDPE)이 공급될 수 있다.
메모리 셀 어레이(110)는 복수의 로우들 및 복수의 컬럼들을 가지는 매트릭스 형태로 배치된 복수의 비트 셀들(120)을 포함할 수 있다. 일 실시예에서, 메모리 장치(100)는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 장치일 수 있고, 비트 셀들(120)은 SRAM 메모리 셀들일 수 있다.
주변 회로(200)는 제어 회로(210), 로우 디코더(230), 데이터 기입/독출 회로(270) 및 전압 생성 회로(300)를 포함할 수 있다.
로우 디코더(230)는, 제어 회로(210)에 의해 제어되어, 워드 라인(WL)을 선택하기 위한 워드 라인 전압을 인가할 수 있다. 데이터 기입/독출회로(270)는, 제어 회로(210)에 의해 제어되어, 선택된 워드 라인(WLj) 및 선택된 적어도 하나의 비트 라인 쌍(BLk, BLBk)에 연결된 비트 셀(120)에 외부의 회로, 블록 또는 장치로부터 제공된 데이터(DIN)를 기입하거나, 비트 셀(120)로부터 데이터(DOUT)를 독출하여 상기 외부 회로에 제공할 수 있다.
예를 들어, 데이터 기입/독출부(270)는 칼럼 선택기(271), 기입 드라이버(273), 감지 증폭기(275), 데이터 래치(277) 및 데이터 드라이버(279)를 포함할 수 있따.
데이터 래치(277)는 외부의 회로, 블록 또는 장치로부터 데이터(DIN)를 수신한다. 기입 드라이버(273)는 데이터 래치(277)에 의해 수신된 데이터(DIN)를 비트 셀(120)에 기입한다. 컬럼 선택기(271)는 적어도 하나의 비트 라인 쌍(BLk, BLBk)을 선택한다. 감지 증폭기(275)는 비트 셀(120)에 저장된 데이터(DOUT)를 센싱한다. 데이터 드라이버(279)는 감지 증폭기(277)에 의해 감지된 데이터(DOUT)를 상기 외부 회로, 블록 또는 장치에 제공한다.
제어 회로(210)는 외부의 회로, 블록 또는 장치로부터 어드레스 신호(ADDR), 커맨드(CMD) 클럭 신호(CLK)를 수신하여 메모리 장치(100)의 동작을 제어할 수 있다. 제어 회로(210)는 외부의 회로, 블록 또는 장치로부터 칩 선택 신호(CSN)를 수신할 수도 있다.
제어 회로(210)는 커맨드(CMD) 클럭 신호(CLK)에 기초하여 내부 클럭 신호(ICLK), 칩 선택 신호(CSN), 어시스트 신호(ASS), 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)를 생성할 수 있다. 제어 회로(210)는 내부 클럭 신호(ICLK), 칩 선택 신호(CSN) 및 어시스트 신호(ASS)를 전압 생성 회로(300)에 제공하고, 기입 인에이블 신호(WEN) 및 독출 인에이블 신호(REN)를 데이터 기입/독출 회로(270)에 제공할 수 있다. 또한 제어 회로(210)는 프리차지 신호(PCH)를 데이터 기입/독출 회로(270)에 제공할 수 있다.
제어 회로(210)는 어드레스 신호(ADDR) 중 로우 어드레스(RA)는 로우 디코더(230)에 제공하고, 어드레스 신호(ADDR) 중 칼럼 어드레스(CA)는 칼럼 선택기(271)에 제공할 수 있다.
전압 생성 회로(300)는 제1 전원 전압(VDDCE) 및 제2 전원 전압(VDDPE)을 공급받고, 내부 클럭 신호(ICLK), 칩 선택 신호(CSN) 및 어시스트 신호(ASS)에 응답하여, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 따라 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 워드라인 구동 전압을 인가하는 워드라인 드라이버에 인가되는 워드라인 전원 전압(VDDL)의 레벨을 적응적으로 조절하거나 제1 워드라인에 연결되는 전압 조절 트랜지스터에 인가되는 어시스트 펄스 신호(ASSEN)의 레벨을 조절하여 제1 워드라인의 전압 레벨을 조절할 수 있다.
전압 생성 회로(300)는 제1 전원 전압(VDDCE)이 제2 전원 전압(VDDPE)보다 크고, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이가 증가하면, 이에 비례하여 워드라인 전원 전압(VDDWL)의 레벨을 감소시키거나 어시스트 펄스 신호(ASSEN)의 레벨을 감소시켜 제1 워드라인의 전압 레벨을 감소시킬 수 있다. 따라서 메모리 장치(100)는 동작 성능을 유지하면서 동작 안정성을 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따라 도 2의 메모리 장치에 포함되는 비트 셀들 중 하나의 구성을 나타내는 회로도이다.
도 4를 참조하면, 비트 셀(또는 메모리 셀; 120)은 제1 액세스 트랜지스터(121), 제2 액세스 트랜지스터(122) 및 데이터 저장 회로(125)를 포함할 수 있다.
데이터 저장 회로(125)는 하나의 비트를 저장할 수 있다. 데이터 저장 회로(125)는 제1 인버터(126) 및 제2 인버터(127)를 포함할 수 있다. 제1 인버터(121)의 출력 단자는 제2 인버터(127)의 입력 단자에 연결되고, 제2 인버터(127)의 출력 단자는 제1 인버터(126)의 입력 단자에 연결되어 래치 회로를 구성할 수 있다.
제1 액세스 트랜지스터(121)는 제k 비트라인(BLk)과 제1 인버터(126)의 입력 단자가 연결되는 제1 노드(Q) 사이에 연결될 수 있다. 또한, 제1 액세스 트랜지스터(121)는 워드라인(WLj)에 연결되는 게이트를 포함할 수 있다. 제2 액세스 트랜지스터(123)는 제k 상보 비트라인(BLBk)과 제2 인버터(128)의 입력 단자에 연결되는 제2 노드(QN) 사이에 연결될 수 있다. 또한, 제2 액세스 트랜지스터(123)는 워드라인(WLj)에 연결되는 게이트를 포함할 수 있다.
본 발명의 실시예들에서, 비트라인(BL)과 상보 비트라인(BLB)은 독출 동작이 수행되기 전에 제2 전원 전압(VDDPE)으로 프리차지된다. 따라서, 제2 전원 전압(VDDPE)은 비트 셀(120)에 저장된 데이터 비트가 비트라인(BL)과 상보 비트라인(BLB)에 인가되기 전의 비트라인(BL)과 상보 비트라인(BLB)의 전압을 의미할 수 있다. 즉, 제2 전원 전압(VDDPE)은 비트라인(BL)과 상보 비트라인(BLB)의 전압을 지칭할 수 있다.
도 5는 도 4의 비트 셀에서 데이터 저장 회로의 제1 인버터와 제2 인버터를 나타내는 회로도이다.
도 5를 참조하면, 제1 인버터(126)는 제1 풀업 트랜지스터(PU1) 및 제1 풀다운 트랜지스터(PD1)를 포함할 수 있고, 제2 인버터(128)는 제2 풀업 트랜지스터(PU2) 및 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다.
제1 풀업 트랜지스터(PU1)는 제1 전원 전압(VDDCE)에 연결되는 소스, 제2 노드(QN)에 연결되는 드레인 및 제1 노드(Q)에 연결되는 게이트를 구비하는 피모스 트랜지스터일 수 있다. 제1 풀다운 트랜지스터(PD1)는 제2 노드(QN)에 연결되는 드레인, 접지 전압(VSS)에 연결되는 소스 및 제1 노드(Q)에 연결되는 엔모스 트랜지스터일 수 있다.
제2 풀업 트랜지스터(PU2)는 제1 전원 전압(VDDCE)에 연결되는 소스, 제1 노드(Q)에 연결되는 드레인 및 제2 노드(QN)에 연결되는 게이트를 구비하는 피모스 트랜지스터일 수 있다. 제2 풀다운 트랜지스터(PD2)는 제1 노드(Q)에 연결되는 드레인, 접지 전압(VSS)에 연결되는 소스 및 제2 노드(QN)에 연결되는 게이트를 구비하는 엔모스 트랜지스터일 수 있다. 제1 노드(Q)는 도 4의 제1 액세스 트랜지스터(121)에 연결될 수 있고, 제2 노드(QN)는 도 4의 제2 액세스 트랜지스터(123)에 연결될 수 있다.
도 6은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 전압 생성 회로의 구성을 나타내는 블록도이다.
도 6에서는 설명의 편의를 위하여, 워드라인(WLj)에 워드라인 구동 전압(VWL)을 인가하는 워드라인 드라이버(23j)를 전압 생성 회로(300a)와 함께 도시한다.
도 6을 참조하면, 전압 생성 회로(300a)는 어시스트 펄스 생성기(310), 트래킹 전압 생성기(330) 및 적어도 하나의 워드라인 전원전압 생성기(350)를 포함할 수 있다.
어시스트 펄스 신호 생성기(310)는 어시스트 신호(ASS) 및 내부 클럭 신호(ICLK)에 응답하여 어시스트 펄스 신호(ASSEN1)를 생성할 수 있다. 따라서 어시스트 펄스 신호(ASSEN1)는 어시스트 신호(ASS)가 제1 로직 레벨(하이 레벨)인 동안에 내부 클럭 신호(ICLK)에 의하여 결정되는 활성화 구간(제1 로직 레벨로 유지되는 구간)을 가질 수 있다. 어시스트 펄스 신호 생성기(310)는 어시스트 펄스 신호(ASSEN1)를 워드라인 전원 전압 생성기(350)에 제공할 수 있다
트래킹 전압 생성기(330)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 수신하고, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 비교하고, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이를 반영하는 트래킹 전압(VTR)을 생성하고, 트래킹 전압(VTR)을 워드라인 전원전압 생성기(350)에 제공할 수 있다. 트래킹 전압 생성기(330)는 제1 전원 전압(VDDCE)의 레벨이 제2 전원 전압(VDDPE)의 레벨보다 높은 경우, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 비례하여 감소하는 레벨을 가지는 트래킹 전압(VTR)을 생성할 수 있다.
워드라인 전원전압 생성기(350)는 제1 전원 전압(VDDCE)과 접지 전압(VSS)에 연결되고, 칩 선택 신호(CSN), 트래킹 전압(VTR) 및 어시스트 펄스 신호(ASSEN)를 수신하고, 트래킹 전압(VTR)의 레벨에 따라 가변하는 레벨을 가지는 워드라인 전원전압(VDDWL)을 내부 전원 전압 라인(PL)을 통하여 워드라인 드라이버(23j)에 제공할 수 있다. 워드라인 드라이버(23j)는 도 2의 로우 디코더(230)에 포함될 수 있고, 워드라인 전원전압(VDDWL)에 기초하여 워드라인(WLj)을 구동하는 워드라인 구동 전압(VWL)을 생성할 수 있다.
워드라인 전원전압 생성기(350)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 비례하여 감소하는 레벨을 가지는 워드라인 전원전압(VDDWL)을 생성할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 6의 전압 생성 회로에서 트래킹 전압 생성기의 구성을 나타내는 회로도이다.
도 7을 참조하면, 트래킹 전압 생성기(330)는 연산 증폭기(또는 비교기, 331), 스위치 컨트롤러(333), 전압 분배기(335) 및 스위치 회로(337)를 포함할 수 있다.
연산 증폭기(331)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 수신하고, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이를 비교하고, 상기 차이를 나타내는 비교 신호(CS)를 출력할 수 있다. 스위치 컨트롤러(333)는 비교 신호(CS)를 수신하고, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이를 반영하는 스위칭 제어 신호(SCS)를 스위치 회로(337)에 출력할 수 있다.
전압 분배기(335)는 제2 전원 전압(VDDPE)과 접지 전압(VSS) 사이에 직렬로 연결되는 복수의 저항들(R1~Rp, p는 2보다 큰 자연수)을 포함할 수 있다. 스위치 회로(337)는 복수의 스위치들(SW0, SW1~SWp)을 포함할 수 있다. 스위치들(SW0, SW1~SWp)은 저항들(R1~Rp) 각각의 양 단과 출력 노드(NO) 사이에 연결되고, 스위칭 제어 신호(SCS)의 각 비트에 응답하여 선택적으로 턴-온되어 출력 노드(NO)에서 트래킹 전압(VTR)을 출력할 수 있다. 따라서, 트래킹 전압(VTR)은 제2 전원 전압(VDDPE)과 접지 전압(VSS) 사이를 스윙할 수 있다.
예를 들어, 제1 전원 전압(VDDCE)의 레벨이 제2 전원 전압(VDDPE)의 레벨보다 상당히 높은 경우, 스위칭 회로(337)는 스위칭 제어 신호(SCS)에 의하여 접지 전압(VSS)에 근접한 레벨을 가지는 트래킹 전압(VTR)을 출력할 수 있다. 예를 들어, 제1 전원 전압(VDDCE)의 레벨이 제2 전원 전압(VDDPE)의 레벨보과 거의 동일한 경우, 스위칭 회로(337)는 스위칭 제어 신호(SCS)에 의하여 제2 전원 전압(VDDPE)에 근접한 레벨을 가지는 트래킹 전압(VTR)을 출력할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 6의 전압 생성 회로에서 워드라인 전원전압 생성기의 구성을 나타내는 회로도이다.
도 8에서는 설명의 편의를 위하여 워드라인(WLj)에 연결되는 워드라인 드라이버(23j), 비트 셀(120) 및 프리차지 회로(280)를 함께 도시한다.
도 8을 참조하면, 워드라인 전원전압 생성기(350a)는 내부 전원 전압 라인(PL)의 일단에 워드라인 전원전압(VDDWL1)을 제공하는 제1 워드라인 전원전압 생성기(351)를 포함할 수 있다. 제1 워드라인 전원전압 생성기(351)는 제1 전원 전압(VDDCE)과 접지 전압(VSS) 사이에 직렬로 연결되는 제1 피모스 트랜지스터(352), 제2 피모스 트랜지스터(354) 및 엔모스 트랜지스터(356)를 포함할 수 있다.
제1 피모스 트랜지스터(352)는 제1 전원 전압(VDDCE)에 연결되는 소스, 칩 선택 신호(CSN)를 수신하는 게이트 및 제1 노드(N11)에서 제2 피모스 트랜지스터(354)에 연결되는 드레인을 포함한다. 제2 피모스 트랜지스터(354)는 제1 노드(N11)에 연결되는 소스, 트래킹 전압(VTR)을 수신하는 게이트 및 제2 노드(N12)에 연결되는 드레인을 포함한다. 엔모스 트랜지스터(356)는 제2 노드(N12)에 연결되는 드레인, 어시스트 펄스 신호(ASSEN)를 수신하는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다.
제1 피모스 트랜지스터(352)와 제2 피모스 트랜지스터(354)가 서로 연결되는 제1 노드(N11)에서 워드라인 전원전압(VDDWL1)이 제공되고, 칩 선택 신호(CSN)는 메모리 장치(100)의 기입 동작 및 독출 동작 동안에는 제2 로직 레벨을 가진다. 따라서, 어시스트 펄스 신호(ASSEN1)가 제1 로직 레벨로 활성화되는 어시스트 구간 동안에, 워드라인 전원전압(VDDWL)의 레벨은 제2 피모스 트랜지스터(353)의 게이트에 인가되는 트래킹 전압(VTR)에 응답하여 가변될 수 있다.
워드라인 드라이버(23j)는 워드라인 전원전압(VDDWL1)에 기초하여 디코딩된 로우 어드레스(DRAj)의 논리 레벨을 반전시켜 워드라인 구동 전압(VWL)을 출력한다.
비트라인(BLk)와 상보 비트라인(BLBk) 사이에 연결되는 프리차지 회로(280)는 피모스 트랜지스터들(281, 283, 285)을 포함할 수 있다.
피모스 트랜지스터(281)는 제2 전원 전압(VDDPE)에 연결되는 소스, 프리차지 신호(PCH)를 수신하는 게이트 및 비트라인(BLk)에 연결되는 드레인을 구비한다. 피모스 트랜지스터(283)는 제2 전원 전압(VDDPE)에 연결되는 소스, 프리차지 신호(PCH)를 수신하는 게이트 및 상보 비트라인(BLBk)에 연결되는 드레인을 구비한다. 피모스 트랜지스터(275)는 비트라인(BLk)에 연결되는 소스, 상보 비트라인(BLB)에 연결되는 드레인 및 프리차지 신호(PCH)를 수신하는 게이트를 구비한다. 프리차지 회로(280)는 프리차지 신호(PCH)에 응답하여 비트라인(BLk)과 상보 비트라인(BLBk)을 제2 전원 전압(VDDPE) 레벨로 프리차지 시킨다. 프라차지 신호(PCH)는 제어 회로(210)로부터 제공될 수 있다.
도 9는 도 8에 도시된 도 2의 메모리 장치의 일부의 동작을 나타내는 타이밍도이다.
도 9에서, 칩 선택 신호(CSN)는 메모리 장치(100)의 기입 동작 및 독출 동작 동안에는 제2 로직 레벨을 가진다고 가정한다. 따라서 제1 피모스 트랜지스터(351)는 턴-온 상태를 유지한다.
도 3 내지 도 9를 참조하면, 어시스트 펄스 신호(ASSEN1)가 시점(t0)에서 천이를 시작하여 시점(t11)에서 제1 로직 레벨로 천이하여 시점(t13)까지 제1 로직 레벨(VDDCE)을 유지하고, 시점(t14)에 제2 로직 레벨(VSS)로 천이된다. 따라서, 어시스트 펄스 신호(ASSEN1)가 제1 로직 레벨로 유지되는 동안, 엔모스 트랜지스터(355)는 턴-온되고, 피모스 트랜지스터(353)의 게이트에 인가되는 트래킹 전압(VTR)이 참조 번호(411)가 나타내는 바와 같이 변동하는 것에 응답하여 시점(t11)부터 시점(t14)까지 워드라인 전원전압(VDDWL)의 레벨이 참조 번호(412)가 나타내는 바와 같이 변동된다.
워드라인 드라이버(23k)는 디코딩된 로우 어드레스(DRAj)의 전압 레벨을 반전시켜 워드라인 구동 전압(VWL)으로 출력하는데 워드라인 전원전압(VDDWL1)의 레벨의 변동에 응답하여 워드라인(WLj)에 인가되는 워드라인 구동 전압(VWL)이 시점(t11)에서 시점(t14) 사이에서 제1 전원 전압(VDDCE)과 접지 전압(VSS) 보다 높은 레벨 사이에서, 참조 번호(413)가 나타내는 바와 같이 변동된다.
프리차지 신호(PCH)는 제1 시점(t11)에서 제1 로직 레벨로 천이되고, 제4 시점(t14)에서 제2 로직 레벨로 천이된다. 프리차지 신호(PCH)가 제1 로직 레벨로 천이되는 것에 응답하여 제2 시점(t12)에 비트라인(BLk)은 제2 로직 레벨로 천이되고, 프리차지 신호(PCH)가 제2 로직 레벨로 천이되는 것에 응답하여 제2 시점(t15)에 비트라인(BLk)은 제1 로직 레벨로 프리차지된다.
도 10은 본 발명의 실시예들에 따른 도 6의 워드라인 전원전압 생성기의 다른 실시예를 나타내는 회로도이다.
도 10을 참조하면, 워드라인 전원전압 생성기(350b)는 내부 전원 전압 라인(PL)의 제1 단에 연결되는 제1 워드라인 전원전압 생성기(351) 및 내부 전원 전압 라인(PL)의 제2 단에 연결되는 제2 워드라인 전원전압 생성기(361)를 포함할 수 있다. 1 워드라인 전원전압 생성기(351)는 제1 노드(N11)에서 내부 전원 전압 라인(PL)에 제1 워드라인 전원전압(VDDWL11)을 출력할 수 있고, 제2 워드라인 전원전압 생성기(361)는 내부 전원 전압 라인(PL)의 제2 단에 제2 워드라인 전원전압(VDDWL12)을 제공할 수 있다. 제1 워드라인 전원전압(VDDWL11)과 제2 워드라인 전원전압(VDDWL12)은 실질적으로 동일할 수 있다.
제2 워드라인 전원전압 생성기(361)는 제1 전원 전압(VDDCE)과 접지 전압(VSS) 사이에 직렬로 연결되는 제1 피모스 트랜지스터(362), 제2 피모스 트랜지스터(364) 및 엔모스 트랜지스터(366)를 포함할 수 있다.
제1 피모스 트랜지스터(362)는 제1 전원 전압(VDDCE)에 연결되는 소스, 칩 선택 신호(CSN)를 수신하는 게이트 및 제1 노드(N22)에서 제2 피모스 트랜지스터(364)에 연결되는 드레인을 포함한다. 제2 피모스 트랜지스터(364)는 제1 노드(N21)에 연결되는 소스, 트래킹 전압(VTR)을 수신하는 게이트 및 제2 노드(N22)에 연결되는 드레인을 포함한다. 엔모스 트랜지스터(366)는 제2 노드(N12)에 연결되는 드레인, 어시스트 펄스 신호(ASSEN1)를 수신하는 게이트 및 접지 전압(VSS)에 연결되는 소스를 구비한다.
도 6의 워드라인 전원전압 생성기(350)가 도 10의 워드라인 전원전압 생성기(350b)로 구성되는 경우의 메모리 장치(100)의 동작은 도 8의 타이밍도와 실질적으로 유사하다. 또한, 도 6의 워드라인 전원전압 생성기(350)가 도 10의 워드라인 전원전압 생성기(350b)로 구성되는 경우에 메모리 셀 어레이(110)의 비트 셀들의 위치에 따른 워드라인 전원 전압(VDDWL)의 레벨이 편차를 최소화할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 3의 메모리 장치에서 전압 생성 회로의 다른 실시예를나타내는 블록도이다.
도 11에서는 설명의 편의를 위하여, 워드라인(WLj)에 워드라인 구동 전압(VWL)을 인가하는 워드라인 드라이버(23j)를 함께 도시한다.
도 11을 참조하면, 전압 생성 회로(300b)는 트래킹 전압 생성기(330), 적어도 하나의 워드라인 전원전압 생성기(370) 및 선택 회로(390)를 포함할 수 있다.
트래킹 전압 생성기(330)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 수신하고, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 비교하고, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이를 반영하는 트래킹 전압(VTR)을 생성하고, 트래킹 전압(VTR)을 선택 회로(390)에 제공할 수 있다.
워드라인 전원전압 생성기(370)는 제1 전원 전압(VDDCE)과 접지 전압(VSS)에 연결되고, 칩 선택 신호(CSN)에 응답하여 워드라인 전원전압(VDDWL2)을 워드라인(WLj)에 워드라인 구동 전압(VWL)을 인가하는 워드라인 드라이버(23j)에 제공할 수 있다.
선택 회로(390)는 트래킹 전압(VTR) 및 제1 전원전압(VDDCE)을 수신하고, 어시시트 신호(ASS)에 응답하여 트래킹 전압(VTR) 및 제1 전원전압(VDDCE)을 선택하고, 선택된 하나를 어시스트 펄스 신호(ASSEN2)로 출력할 수 있다. 선택 회로(390)는 어시스트 펄스 신호(ASSEN2)를 워드라인(WLj)에 연결되는 전압 조절 트랜지스터(25j)의 게이트에 인가할 수 있다.
선택 회로(390)는 어시시트 신호(ASS)가 제1 로직 레벨인 경우, 트래킹 전압(VTR)을 어시시트 펄스 신호(ASSEN2)로 출력하고, 어시시트 신호(ASS)가 제2 로직 레벨인 경우, 제1 전원전압(VDDCE)을 어시스트 펄스 신호(ASSEN2)로 출력할 수 있다.
도 7을 참조하여 설명한 바와 같이, 트래킹 전압 생성기(330)는 제1 전원 전압(VDDCE)과 제2 전원전압(VDDPE)의 차이에 비례하여 감소하는 레벨을 가지는 트래킹 전압(VTR)을 생성한다. 따라서, 어시스트 신호(ASS)가 제1 로직 레벨인 어시스트 구간 동안에는 트래킹 전압(VTR)이 전압 조절 트랜지스터(25j)의 게이트에 인가된다. 따라서 어시스트 구간 동안에는 워드라인(WLj) 상의 워드라인 구동 전압(VWL)은 제1 전원 전압(VDDCE)과 제2 전원전압(VDDPE)의 차이에 비례하여 감소하게 된다.
도 12는 본 발명의 실시예들에 따른 도 11 전압 생성 회로에서 워드라인 전원전압 생성기의 구성을 나타내는 회로도이다.
도 12에서는 설명의 편의를 위하여 워드라인(WLj)에 연결되는 워드라인 드라이버(23j), 비트 셀(120) 및 전압 조절 트랜지스터(25j)를 함께 도시한다.
도 12를 참조하면, 하나의 워드라인 전원전압 생성기(370a)는 내부 전원 전압 라인(PL)의 일단에 워드라인 전원전압(VDDWL2)을 제공하는 제1 워드라인 전원전압 생성기(371)를 포함할 수 있다. 1 워드라인 전원전압 생성기(371)는 제1 전원전압(VDDCE)에 연결되는 소스, 칩 선택 신호(CSN)를 수신하는 게이트 및 내부 전원 전압 라인(PL)의 일단에 연결되는 피모스 트랜지스터(372)를 포함할 수 있다. 칩 선택 신호(CSN)는 메모리 장치(100)의 기입 동작 및 독출 동작 동안에는 제2 로직 레벨을 가지므로, 워드라인 전원전압(VDDWL2)은 메모리 장치(100)의 기입 동작 및 독출 동작 동안에 일정한 레벨을 가질 수 있다.
워드라인 드라이버(23j)는 워드라인 전원전압(VDDWL2)에 기초하여 디코딩된 로우 어드레스(DRAj)의 논리 레벨을 반전시켜 워드라인 구동 전압(VWL)을 출력한다. 전압 조절 트랜지스터(25j)는 워드라인(WLj)에 연결되는 소스, 어시스트 펄스 신호(ASSEN2)를 수신하는 게이트 및 접지 전압(VSS)에 연결되는 드레인을 구비하는 피모스 트랜지스터로 구현될 수 있다. 따라서, 어시스트 신호(ASS)가 제1 로직 레벨인 어시스트 구간 동안에는 트래킹 전압(VTR)이 어시스트 펄스 신호(ASSEN2)로서 전압 조절 트랜지스터(25j)의 게이트에 인가된다. 따라서 어시스트 구간 동안에는 워드라인(WLj) 상의 워드라인 구동 전압(VWL)은 제1 전원 전압(VDDCE)과 제2 전원전압(VDDPE)의 차이에 비례하여 감소하게 된다.
도 13은 도 12에 도시된 도 2의 메모리 장치의 일부의 동작을 나타내는 타이밍도이다.
도 13에서, 칩 선택 신호(CSN)는 메모리 장치(100)의 기입 동작 및 독출 동작 동안에는 제2 로직 레벨을 가진다고 가정한다. 따라서 피모스 트랜지스터(372)는 턴-온 상태를 유지한다.
도 3 내지 도 5, 도 7 및 도 11 내지 도 13을 참조하면, 어시스트 신호(ASS)가 제1 로직 레벨인 어시스트 구간 동안에 선택 회로(390)는 트래킹 전압(VTR)을 어시스트 펄스 신호(ASSEN2)로서 전류 조절 트랜지스터(25j)의 게이트에 인가된다. 따라서, 어시스트 구간 동안에는 워드라인(WLj) 상의 워드라인 구동 전압(VWL)은 제1 전원 전압(VDDCE)과 제2 전원전압(VDDPE)의 차이에 비례하여 감소하게 된다. 어시스트 펄스 신호(ASSEN2)가 참조 번호(421)와 같이 시간 구간들(t0~t25) 사이에서 변동하게 된다.
디코딩된 로우 어드레스(DRAj)는 시점(t0)에 제1 로직 레벨(VDDCE)로부터 천이를 시작하여 시점(t21)에 제2 로직 레벨(VSS)로 천이하고, 시점(t23)까지 제2 로직 레벨로 유지되다가 시점(t24)에 제1 로직 레벨로 천이한다. 디코딩된 로우 어드레스(DRAj)의 천이에 응답하여 워드라인(WLj)의 전압 레벨은 시점(t21)에 제2 로직 레벨로부터 천이를 시작하여 시점(t22)에 제1 로직 레벨로 천이하고, 시점(t24)까지 제1 로직 레벨로 유지되다가 시점(t25)에 제2 로직 레벨로 천이한다. 워드라인(WLj)의 전압 레벨은 어시스트 펄스 신호(ASSEN2)의 변동에 응답하여 참조 번호(423)가 나타내는 바와 같이 변동된다.
도 14는 도 12에 도시된 도 2의 메모리 장치의 일부의 동작을 나타내는 타이밍도이다.
도 14에서, 칩 선택 신호(CSN)는 메모리 장치(100)의 기입 동작 및 독출 동작 동안에는 제2 로직 레벨을 가진다고 가정한다. 따라서 피모스 트랜지스터(372)는 턴-온 상태를 유지한다.
도 3 내지 도 5, 도 7, 도 1, 도 12 및 도 14를 참조하면, 어시스트 신호(ASS)가 제2 로직 레벨인 논(non)-어시시트 구간 동안에 선택 회로(390)는 제1 전원 전압(VDDCE)을 어시스트 펄스 신호(ASSEN2)로서 전류 조절 트랜지스터(25j)의 게이트에 인가한다. 따라서, 상기 논-어시스트 구간 동안에는 전압 조절 트랜지스터(25j)는 턴-오프되고, 워드라인(WLj) 상의 워드라인 구동 전압(VWL)은 제1 전원 전압(VDDCE)과 제2 전원전압(VDDPE)의 차이에 무관하게 제1 전원 전압(VDDCE) 레벨로 유지된다.
디코딩된 로우 어드레스(DRAj)는 시점(t0)에 제1 로직 레벨(VDDCE)로부터 천이를 시작하여 시점(t31)에 제2 로직 레벨(VSS)로 천이하고, 시점(t33)까지 제2 로직 레벨로 유지되다가 시점(t34)에 제1 로직 레벨로 천이한다. 디코딩된 로우 어드레스(DRAj)의 천이에 응답하여 워드라인(WLj)의 전압 레벨은 시점(t31)에 제2 로직 레벨로부터 천이를 시작하여 시점(t32)에 제1 로직 레벨(VSS)로 천이하고, 시점(t34)까지 제1 로직 레벨로 유지되다가 시점(t35)에 제2 로직 레벨로 천이한다.
도 15는 본 발명의 실시예들에 따른 도 11의 워드라인 전원전압 생성기의 다른 예를 나타내는 회로도이다.
도 15를 참조하면, 워드라인 전원전압 생성기(370b)는 내부 전원 전압 라인(PL)의 제1 단에 연결되는 제1 워드라인 전원전압 생성기(371) 및 내부 전원 전압 라인(PL)의 제2 단에 연결되는 제2 워드라인 전원전압 생성기(381)를 포함할 수 있다. 1 워드라인 전원전압 생성기(371)는 내부 전원 전압 라인(PL)의 제1 단에 제1 워드라인 전원전압(VDDWL21)을 제공할 수 있고, 제2 워드라인 전원전압 생성기(381)는 내부 전원 전압 라인(PL)의 제2 단에 제2 워드라인 전원전압(VDDWL22)을 제공할 수 있다. 제1 워드라인 전원전압(VDDWL21)과 제2 워드라인 전원전압(VDDWL22)은 실질적으로 동일할 수 있다.
제2 워드라인 전원전압 생성기(381)는 제1 전원 전압(VDDCE)에 연결되는 소스, 칩 선택 신호(CSN)를 수신하는 게이트 및 내부 전원 전압 라인(PL)의 제2 단에 연결되는 드레인을 구비하는 피모스 트랜지스터(382)로 구현될 수 있다.
도 11의 워드라인 전원전압 생성기(370)가 도 15의 워드라인 전원전압 생성기(370b)로 구성되는 경우의 메모리 장치(100)의 동작은 도 13 및 도 14의 타이밍도들과 실질적으로 유사하다. 또한, 도 11의 워드라인 전원전압 생성기(370)가 도 15의 워드라인 전원전압 생성기(370b)로 구성되는 경우에 메모리 셀 어레이(110)의 비트 셀들의 위치에 따른 워드라인 전원 전압(VDDWL)의 레벨이 편차를 최소화할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 2의 메모리 장치에서 로우 디코더의 구성을 나타내는 블록도이다.
도 16을 참조하면, 로우 디코더(230)는 프리 디코더(260) 및 복수의 워드라인 드라이버들(231~23n, n은 j보다 큰 자연수)을 포함할 수 있다.
워드라인 드라이버들(213~23n)은 워드라인들(WL1~WLn) 각각에 연결되고, 워드라인들(WL1~WLn) 중 선택된 적어도 하나의 워드라인에 워드라인 구동 전압(VWL)을 인가할 수 있다. 워드라인 드라이버들(213~213n)은 도 8의 워드라인 전원전압 생성기(350a), 도 10의 워드라인 전원전압 생성기(350b), 도 12의 워드라인 전원전압 생성기(370a) 및 도 15의 워드라인 전원전압 생성기(370b) 중 하나로부터 내부 전원 전압 라인(PL)을 통하여 워드라인 전원전압(VDDWL)을 제공받을 수 있다.
실시예에 있어서, 로우 디코더(230)는 워드라인들(WL1~WLn) 각각과 접지 전압(VSS) 사이에 연결되는 복수의 전압 조절 트랜지스터들(251~25n)을 더 포함할 수도 있다.
프리 디코더(260)는 로우 어드레스(260)를 디코딩하여 디코딩된 로우 어드레스(DRA)를 워드라인 드라이버들(213~23n)에 인가할 수 있다. 워드라인 드라이버들(213~23n) 중 디코딩된 로우 어드레스(DRA)의 비트들 중 제2 로직 레벨의 비트를 수신하는 워드라인 드라이버는 워드라인 전원전압(VDDWL)에 기초하여 상응하는 워드라인을 워드라인 구동 전압으로 구동시킬 수 있다.
상술한 바와 같이, 워드라인 전원전압(VDDWL)의 레벨이 제1 전원 전압(VDDCE)과 제2 전원전압(VDDPE)의 차이에 따라 변동하거나 어시스트 펄스 신호(ASSEN1)의 레벨이 제1 전원 전압(VDDCE)과 제2 전원전압(VDDPE)의 차이에 따라 변동하므로, 메모리 장치(100)는 어시스트 신호(ASS)가 제1 로직 레벨을 가지는 어시스트 구간 동안에, 워드라인 구동 전압(VWL)의 레벨을 제1 전원 전압(VDDCE)과 제2 전원전압(VDDPE)의 차이에 비례하여 감소시켜 독출 동작에서의 안전성을 확보할 수 있다.
도 17은 본 발명의 실시예들에 따른 듀얼 파워 레일 메모리 장치를 나타낸다.
도 17을 참조하면, 메모리 장치(100)는 비트 셀들(140), 워드라인들(150) 및 주변 회로(200)를 포함하고, 상기 주변 회로(200)는 전압 생성 회로(300)를 포함한다.
비트 셀들(140)은 제1 전원 전압 라인(65)을 통하여 제1 전원 전압(VDDCE)을 공급받아 데이터를 저장하고, 주변 회로(200)는 제2 전원 전압 라인(75)를 통하여 제2 전원 전압(VDDPE)을 공급받아 비트 셀들(140)을 제어할 수 있다. 전압 생성 회로(300)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 공급받고, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 따라 워드라인들(150)에 인가되는 워드라인 구동 전압(VWL)을 직접 또는 간접적으로 적응적으로 조절하여 메모리 장치(100)의 동작 안정성을 확보할 수 있다.
도 18은 본 발명의 실시예들에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 1 내지 도 18을 참조하면, 데이터를 저장하는 복수의 비트 셀(120)들을 구비하는 메모리 셀 어레이(100) 및 상기 메모리 셀 어레이(110)를 제어하는 주변 회로(200)를 포함하는 메모리 장치(100)의 동작 방법에서는, 상기 메모리 셀 어레이(110)에 제공되는 제1 전원 전압(VDDCE)과 상기 주변 회로(200)에 제공되는 제2 전원 전압(VDDPE)을 비교한다(S510).
상기 비교에 기초하여, 상기 비트 셀(120)들에 대한 독출 동작 시에, 상기 제1 전원 전압(VDDCE)과 상기 제2 전원 전압(VDDPE)의 차이에 따라 상기 비트 셀(120)들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압(VWL)을 직접으로 또는 간접적으로 적응적으로 조절한다(S520, S530, S540).
상기 제1 전원 전압(VDDCE)과 상기 제2 전원 전압(VDDPE)의 차이에 따라 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압(VWL)을 적응적으로 조절하기 위하여, 전압 생성 회로(200)에서 제1 전원 전압(VDDCE)이 제2 전원 전압(VDDPE)보다 큰 지 여부를 판단한다(S520). 또는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이가 기준 값보다 큰 지 여부를 판단한다.
제1 전원 전압(VDDCE)이 제2 전원 전압(VDDPE)보다 작거나 같으면(S520에서 NO), 또는, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이가 기준 값 이하이면, 제1 전원 전압(VDDCE)과 상기 제2 전원 전압(VDDPE)의 차이에 관계없이 워드라인 구동 전압(VWL)을 유지하면서(즉, 어시스트 기능을 오프하면서), 선택된 제1 비트 셀들에 대한 메모리 동작(독출 동작, 기입 동작)을 수행한다(S540).
제1 전원 전압(VDDCE)이 제2 전원 전압(VDDPE)보다 크면(S520에서 YES), 또는, 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이가 기준 값보다 크면, 제1 전원 전압(VDDCE)과 상기 제2 전원 전압(VDDPE)의 차이에 따라 워드라인 구동 전압(VWL)을 직접 또는 간접적으로 가변하면서(즉, 어시스트 기능을 온하면서), 선택된 제1 비트 셀들에 대한 메모리 동작을 수행한다(S540). 즉, 1 전원 전압(VDDCE)과 상기 제2 전원 전압(VDDPE)의 차이에 비례하여 워드라인 구동 전압(VWL)의 레벨을 감소시켜서, 메모리 동작을 수행하여, 기입 동작에서의 기입 마진과 독출 동작에서의 안정성을 모두 확보할 수 있다.
상기 메모리 동작은 독출 동작일 수 있다. 이후에 데이터를 출력한다(S550).
도 19는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템-온-칩을 나타내는 블록도이다.
도 19를 참조하면, 시스템-온-칩(700)은 메모리 장치(710), 프로세싱 회로(740) 및 전력 관리 집적 회로(750)를 포함할 수 있다. 일 실시예에서, 시스템-온-칩(700)은 어플리케이션 프로세서(Application Processor; AP)일 수 있다.
메모리 장치(710)는 데이터를 저장하는 메모리 셀 어레이(720), 및 메모리 셀 어레이(710)를 제어하는 주변 회로(730)를 포함할 수 있다. 일 실시예에서, 메모리 장치(710)는 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM)일 수 있다. 프로세싱 회로(740)는 메모리 셀 어레이(720)에 데이터가 저장되도록 휘발성 메모리 장치(710)에 데이터(DIN)를 제공하고, 메모리 장치(710)로부터 메모리 셀 어레이(720)에 저장된 데이터(DOUT)를 수신할 수 있다.
전력 관리 집적 회로(750)는 제1 전원 전압 배선(755)을 통하여 메모리 장치(710)의 메모리 셀 어레이(720)에 제1 전원 전압(VDDCE)을 공급할 수 있다. 또한, 전력 관리 집적 회로(760)는 제2 전원 전압 배선(765)을 통하여 프로세싱 회로(740) 및 메모리 장치(710)의 주변 회로(730)에 제2 전원 전압(VDDPE)을 공급할 수 있다.
실시예에 있어서, 전력 관리 집적 회로(750)는 제1 전원 전압(VDDCE)을 생성하는 제1 전압 레귤레이터 및 제2 전원 전압(VDDPE)를 생성하는 제2 전압 레귤레이터를 포함할 수 있다.
실시예에 있어서, 주변 회로(730)는 전압 생성 회로(735)를 포함할 수 있다. 전압 생성 회로(735)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 공급받고, 상기 비트 셀들을 포함하는 메모리 셀 어레이(110)에 대한 독출 동작 시에, 상기 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 따라 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압을 직접으로 또는 간접적으로 적응적으로 조절할 수 있다. 따라서, 메모리 장치(710)는 동작 성능을 유지 또는 향상하면서 동작 안정성을 확보할 수 있다.
도 20은 본 발명의 실시예들에 따른 메모리 장치를 모바일 장치에 적용한 예를 나타내는 블록도이다.
도 20을 참조하면, 모바일 장치(900)는 프로세서(910) 및 이미지 센서(940)를 포함하며, 통신 회로(920), 저장 장치(930), 사용자 인터페이스(950) 및 전력 관리 집적 회로(960)를 더 포함할 수 있다.
프로세서(910)는 모바일 장치(900)의 전반적인 동작을 제어할 수 있다. 프로세서(910)는 정적 메모리 장치(911)를 포함할 수 있고, 정적 메모리 장치(911)는 본 발명의 실시예들에 따른 도 2의 메모리 장치(100)일 수 있다.
이미지 센서(940)는 프로세서(910)에 의해 제어되며, 피사체를 촬상하여 이미지 신호를 생성하고, 이미지 신호를 저장 장치(930)에 저장하거나 이미지 신호를 프로세서(910)에 제공할 수 있다.
통신 회로(920)는 외부 장치와 통신을 수행할 수 있다. 저장 장치(930)는 모바일 장치(900)의 동작에 필요한 데이터들을 저장할 수 있다.
사용자 인터페이스(950)는 키보드, 터치 스크린 등과 같은 입력 장치 및 디스플레이 등과 같은 출력 장치를 포함할 수 있다.
전력 관리 집적 회로(960)는 모바일 장치(900)의 동작에 필요한 구동 전압을 제공할 수 있다. 전력 관리 집적 회로(960)는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)을 생성하고, 제1 전원 전압(VDDCE)는 정적 메모리 장치(911)의 메모리 셀 어레이에 제공하고, 제2 전원 전압(VDDPE)은 정적 메모리 장치(911)의 주변 회로에 제공할 수 있다.
상기 주변 회로는 전압 생성 회로를 포함할 수 있다. 상기 전압 생성 회로는 제1 전원 전압(VDDCE)과 제2 전원 전압(VDDPE)의 차이에 따라 메모리 셀 어레이의 비트 셀에 연결되는 워드라인에 인가되는 워드라인 구동 전압의 레벨을 직접적으로 또는 간접적으로 변동시켜 동작 안정성을 확보할 수 있다.
모바일 장치(900) 또는 모바일 장치(900)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있다.
본 발명은 메모리 장치의 성능을 동작 성능을 유지 또는 향상하면서 동작 안정성을 확보하는데 유용하게 이용될 수 있고, 정적 메모리 장치를 포함하는 다양한 어플리케이션들에 포함될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 전원 전압을 공급받고, 상기 제1 전원 전압에 기초하여 데이터를 저장하는 복수의 비트 셀들을 포함하는 메모리 셀 어레이; 및
    제2 전원 전압을 공급받고, 상기 제2 전원 전압에 기초하여 상기 메모리 셀 어레이를 제어하는 주변 회로를 포함하고,
    상기 주변 회로는 상기 제1 전원 전압과 상기 제2 전원 전압을 공급받고, 상기 비트 셀들에 대한 메모리 동작 시에, 상기 제1 전원 전압과 상기 제2 전원 전압의 차이에 따라 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압을 직접적으로 또는 간접적으로 적응적으로 조절하는 전압 생성 회로를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 전압 생성 회로는
    상기 제1 전원 전압과 상기 제2 전원 전압을 공급받고, 상기 제1 전원 전압과 상기 제2 전원 전압의 차이를 반영하는 트래킹 전압을 생성하는 트래킹 전압 생성기;
    어시스트 신호 및 내부 클럭 신호에 응답하여 어시시트 인에이블 신호를 생성하는 어시스트 펄스 생성기; 및
    상기 제1 전원 전압와 접지 전압 사이에 연결되고, 상기 트래킹 전압, 상기 어시스트 펄스 신호 및 칩 선택 신호에 응답하여 상기 제1 워드라인에 상기 워드라인 구동 전압을 인가하는 워드라인 드라이버에 인가되는 워드라인 전원 전압을 생성하는 적어도 하나의 워드라인 전원 전압 생성기를 포함하는 메모리 장치.
  3. 제2항에 있어서, 상기 적어도 하나의 워드라인 전원전압 생성기는
    상기 제1 전원 전압에 연결되는 소스, 상기 칩 선택 신호를 수신하는 게이트 및 제1 노드에 연결되는 드레인을 구비하는 제1 피모스 트랜지스터;
    상기 제1 노드에 연결되는 소스, 상기 트래킹 전압을 수신하는 게이트 및 제2 노드에 연결되는 드레인을 구비하는 제2 피모스 트랜지스터; 및
    상기 제2 노드에 연결되는 드레인, 상기 어시스트 펄스 신호를 수신하는 게이트 및 상기 접지 전압에 연결되는 소스를 구비하는 엔모스 트랜지스터를 포함하고,
    상기 제1 노드에서 상기 워드라인 구동전압이 제공되는 메모리 장치.
  4. 제3항에 있어서,
    상기 적어도 하나의 워드라인 전원전압 생성기는 상기 제1 전원 전압과 상기 제2 전원 전압의 차이에 비례하여 감소하는 상기 워드라인 전원 전압을 생성하는 메모리 장치.
  5. 제2항에 있어서, 상기 트래킹 전압 생성기는
    상기 제1 전원 전압과 상기 제2 전원 전압의 차이를 비교하여 비교 신호를 출력하는 연산 증폭기;
    상기 비교 신호에 응답하여 스위칭 신호를 생성하는 스위치 컨트롤러;
    상기 제2 전원 전압과 상기 접지 전압 사이에 직렬로 연결되는 복수의 저항들을 포함하는 전압 분배기; 및
    상기 저항들 각각의 양단과 출력 노드 사이에서 서로 병렬로 연결되는 복수의 스위치들을 포함하는 스위치 회로를 포함하고,
    상기 복수의 스위치들은 상기 스위칭 신호에 응답하여 선택적으로 턴-온되어 상기 출력 노드에서 상기 트래킹 전압을 제공하는 메모리 장치.
  6. 제2항에 있어서, 상기 적어도 하나의 워드라인 전원전압 생성기는
    상기 워드라인 드라이버에 연결되는 내부 전원 전압 라인의 제1 단에 연결되어 상기 워드라인 드라이버에 제1 워드라인 전원 전압을 제공하는 제1 워드라인 전원 전압 생성기; 및
    상기 내부 전원 전압 라인의 제2 단에 연결되어 상기 워드라인 드라이버에 제2 워드라인 전원 전압을 제공하는 제2 워드라인 전원전압 생성기를 포함하고,
    상기 제1 워드라인 전원전압 생성기와 상기 제2 워드라인 전원전압 생성기는 실질적으로 동일한 구성을 가지는 메모리 장치.
  7. 제1항에 있어서, 상기 전압 생성 회로는
    상기 제1 전원 전압과 상기 제2 전원 전압을 공급받고, 상기 제1 전압과 상기 제2 전압의 차이를 반영하는 트래킹 전압을 생성하는 트래킹 전압 생성기;
    상기 제1 전원 전압과 접지 전압 사이에 연결되고, 칩 선택 신호에 응답하여 상기 제1 워드라인에 상기 워드라인 구동 전압을 인가하는 워드라인 드라이버에 인가되는 워드라인 전원 전압을 생성하는 적어도 하나의 워드라인 전원 전압 생성기; 및
    어시스트 신호에 응답하여 상기 트래킹 전압 및 상기 제1 전압 중 하나를 선택하고 상기 선택된 하나 어시스트 인에이블 신호로서 상기 제1 워드라인과 상기 접지 전압 사이에 연결되는 제1 전압 조절 트랜지스터의 게이트에 인가하는 선택 회로를 포함하는 메모리 장치.
  8. 제7항에 있어서,
    상기 적어도 하나의 워드라인 전원전압 생성기는 상기 제1 전압에 연결되는 소스, 상기 칩 선택 신호를 수신하는 게이트 및 상기 워드라인 드라이버에 연결되는 내부 전원 전압 라인에 연결되는 드레인을 구비하는 제1 피모스 트랜지스터를 포함하고,
    상기 제1 워드라인 구동 전압 조절 트랜지스터는 상기 제1 워드라인에 연결되는 소스, 상기 어시스트 펄스 신호를 수신하는 게이트 및 상기 접지 전압에 연결되는 드레인을 구비하는 제2 피모스 트랜지스터를 포함하는 메모리 장치.
  9. 제7항에 있어서, 상기 선택 회로는
    상기 제1 전원 전압이 상기 제2 전원 전압보다 작거나 같은 경우에는 상기 제1 전원 전압을 상기 어시스트 펄스 신호로 선택하고,
    상기 제1 전원 전압이 상기 제2 전원 전압보다 큰 경우에는 상기 트래킹 전압을 상기 어시스트 펄스 신호로 선택하는 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 전압 조절 트랜지스터는 상기 제1 전원 전압이 상기 제2 전원 전압보다 큰 경우에, 상기 어시스트 펄스 신호에 응답하여 상기 제1 전원 전압과 상기 제2 전원 전압의 차이에 비례하여 상기 워드라인 구동 전압의 레벨을 감소시키는 메모리 장치.
  11. 제7항에 있어서, 상기 적어도 하나의 워드라인 전원전압 생성기는
    상기 워드라인 드라이버에 연결되는 내부 전원 전압 라인의 제1 단에 연결되어 상기 워드라인 드라이버에 제1 워드라인 전원 전압을 제공하는 제1 워드라인 전원 전압 생성기; 및
    상기 내부 전원 전압 라인의 제2 단에 연결되어 상기 워드라인 드라이버에 제2 워드라인 전원 전압을 제공하는 제2 워드라인 전원전압 생성기를 포함하고,
    상기 제1 워드라인 전원전압 생성기와 상기 제2 워드라인 전원전압 생성기는 실질적으로 동일한 구성을 가지는 메모리 장치.
  12. 제1항에 있어서, 상기 주변 회로는
    복수의 워드라인들을 통하여 상기 메모리 셀 어레이에 연결되고, 로우 어드레스에 기초하여 상기 워드라인들 중 하나를 상기 제1 워드라인으로 선택하는 로우 디코더;
    복수의 비트라인들과 복수의 상보 비트라인들을 통하여 상기 메모리 셀 어레이에 연결되고, 칼럼 어드레스, 기입 인에이블 신호 및 독출 인에이블 신호에 응답하여 상기 메모리 셀 어레이에 대한 기입 동작 및 독출 동작을 수행하는 기입/독출 회로; 및
    외부로부터의 커맨드, 어드레스 및 클럭 신호에 기초하여 상기 전압 생성 회로, 상기 로우 디코더 및 상기 기입/독출 회로를 제어하는 제어 회로를 더 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 로우 디코더는 상기 전압 생성 회로로부터 제공되는 워드라인 전원전압을 상기 제1 워드라인에 제공하는 워드라인 드라이버를 포함하는 메모리 장치.
  14. 제12항에 있어서, 상기 로우 디코더는
    상기 전압 생성 회로로부터 제공되는 워드라인 전원전압을 상기 제1 워드라인에 제공하는 워드라인 드라이버; 및
    상기 제1 워드라인에 연결되고, 상기 전압 생성 회로로부터 제공되는 어시스트 펄스 신호를 인가받는 제1 전압 조절 트랜지스터를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 전압 조절 트랜지스터는 상기 제1 워드라인에 연결되는 소스, 상기 어시스트 펄스 신호를 인가받는 게이트 및 접지 전압에 연결되는 드레인을 구비하는 피모스 트랜지스터를 포함하는 메모리 장치.
  16. 제12항에 있어서, 상기 복수의 비트 셀들 각각은
    상기 복수의 워드라인들 중 상응하는 워드라인과 상기 복수의 비트라인들 중 상응하는 비트라인에 연결되는 제1 액세스 트랜지스터;
    상기 복수의 워드라인들 중 상응하는 워드라인과 상기 복수의 상보 비트라인들 중 상응하는 상보 비트라인에 연결되는 제2 액세스 트랜지스터; 및
    상기 제1 액세스 트랜지스터 및 상기 제2 액세스 트랜지스터에 연결되고, 상기 제1 전원 전압을 공급받아 상응하는 데이터를 저장하는 데이터 저장 회로를 포함하는 메모리 장치.
  17. 데이터를 저장하는 복수의 비트셀들을 구비하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로를 포함하는 메모리 장치;
    상기 메모리 셀 어레이에 데이터가 저장되도록 상기 메모리 장치에 데이터를 제공하고, 상기 메모리 장치로부터 상기 메모리 셀 어레이에 저장된 데이터를 수신하는 프로세싱 회로; 및
    상기 메모리 장치의 상기 메모리 셀 어레이에 제1 전원 전압을 제공하고 상기 주변 회로에 제2 전원 전압을 제공하는 전력 관리 집적 회로를 포함하고,
    상기 주변 회로는 상기 제1 전원 전압과 상기 제2 전원 전압을 공급받고, 상기 비트 셀들에 대한 독출 동작 시에, 상기 제1 전원 전압과 상기 제2 전원 전압의 차이에 따라 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압을 직접적으로 또는 간접적으로 적응적으로 조절하는 전압 생성 회로를 포함하는 시스템 온 칩.
  18. 제17항에 있어서, 상기 전압 생성 회로는
    상기 제1 전원 전압과 상기 제2 전원 전압을 공급받고, 상기 제1 전원 전압과 상기 제2 전원 전압의 차이를 반영하는 트래킹 전압을 생성하는 트래킹 전압 생성기;
    어시스트 신호 및 내부 클럭 신호에 응답하여 어시시트 인에이블 신호를 생성하는 어시스트 펄스 생성기; 및
    상기 제1 전원 전압와 접지 전압 사이에 연결되고, 상기 트래킹 전압, 상기 어시스트 펄스 신호 및 칩 선택 신호에 응답하여 상기 제1 워드라인에 상기 워드라인 구동 전압을 인가하는 워드라인 드라이버에 인가되는 워드라인 전원 전압을 생성하는 적어도 하나의 워드라인 전원 전압 생성기를 포함하는 시스템 온 칩.
  19. 제17항에 있어서, 상기 전압 생성 회로는
    상기 제1 전원 전압과 상기 제2 전원 전압을 공급받고, 상기 제1 전압과 상기 제2 전압의 차이를 반영하는 트래킹 전압을 생성하는 트래킹 전압 생성기;
    상기 제1 전원 전압과 접지 전압 사이에 연결되고, 칩 선택 신호에 응답하여 상기 제1 워드라인에 상기 워드라인 구동 전압을 인가하는 워드라인 드라이버에 인가되는 워드라인 전원 전압을 생성하는 적어도 하나의 워드라인 전원 전압 생성기; 및
    어시스트 신호에 응답하여 상기 트래킹 전압 및 상기 제1 전압 중 하나를 선택하고 상기 선택된 하나 어시시트 인에이블 신호로서 상기 제1 워드라인과 상기 접지 전압 사이에 연결되는 제1 전압 조절 트랜지스터의 게이트에 인가하는 선택 회로를 포함하는 시스템 온 칩.
  20. 데이터를 저장하는 복수의 비트 셀들을 구비하는 메모리 셀 어레이, 및 상기 메모리 셀 어레이를 제어하는 주변 회로를 포함하는 메모리 장치의 동작 방법으로서,
    상기 메모리 셀 어레이에 제공되는 제1 전원 전압과 상기 주변 회로에 제공되는 제2 전원 전압을 비교하는 단계;
    상기 비교에 기초하여, 상기 비트 셀들에 대한 메모리 동작 시에, 상기 제1 전원 전압이 상기 제2 전원 전압보다 작거나 같으면, 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압의 레벨을 유지시키는 단계; 및
    상기 비교에 기초하여, 상기 비트 셀들에 대한 메모리 동작 시에, 상기 제1 전원 전압이 상기 제2 전원 전압보다 크면, 상기 제1 전원 전압과 상기 제2 전원 전압에 차이에 비례하여 상기 비트 셀들 중 선택된 제1 비트 셀들에 연결되는 제1 워드라인에 인가되는 워드라인 구동 전압의 레벨을 감소시키는 단계를 포함하는 메모리 장치의 동작 방법.
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