KR20080081427A - 반도체 메모리 소자 - Google Patents

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KR20080081427A
KR20080081427A KR1020070021369A KR20070021369A KR20080081427A KR 20080081427 A KR20080081427 A KR 20080081427A KR 1020070021369 A KR1020070021369 A KR 1020070021369A KR 20070021369 A KR20070021369 A KR 20070021369A KR 20080081427 A KR20080081427 A KR 20080081427A
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Abstract

본 발명은 테스트 동작을 수행하기 위한 테스트 모드 신호를 반도체 메모리 소자의 비트라인 프리차지 전압 생성회로로 전달하는 회로에 관한 것으로서, 비트라인 프리차지 전압을 생성하기 위한 전압 생성수단; 상기 전압 생성수단에 대한 다양한 테스트 모드를 제공하기 위한 테스트 모드 신호를 생성하는 테스트 모드 신호 생성수단; 및 상기 테스트 모드 신호를 디코딩하여 상기 전압 생성수단에 인가되는 다수의 테스트 신호를 생성하기 위한 디코딩 수단을 구비하는 반도체 메모리 소자를 제공한다.
비트라인 프리차지 전압, 테스트 모드 신호

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체 메모리 소자의 비트라인 프리차지 전압을 생성하기 위한 회로와 테스트하기 위한 회로 사이의 관계를 도시한 블록도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 비트라인 프리차지 전압을 생성하기 위한 회로와 테스트하기 위한 회로 사이의 관계를 도시한 블록도.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 비트라인 프리차지 전압 생성부를 상세히 도시한 회로도.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 디코딩부를 상세히 도시한 블록도.
*도면의 주요부분에 대한 부호의 설명
100, 200 : 테스트 모드 신호 생성부 210 : 디코딩부
120, 220 : 비트라인 프리차지 전압 생성부 212 : 제1디코딩부
214 : 제2디코딩부 222 : 분배부
224 : 비교구동부
226 : 제1테스트동작부
227 : 제2테스트동작부
228 : 제3테스트동작부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 테스트 동작을 수행하기 위한 테스트 모드 신호를 반도체 메모리 소자의 비트라인 프리차지 전압 생성회로로 전달하는 회로에 관한 것이다.
일반적인 반도체 메모리 소자, 특히, DRAM은 쓰기/읽기 동작을 수행하기 위해 그 준비단계인 액티브 동작을 수행한다.
액티브 동작에서 DRAM은 뱅크에 속한 다수의 워드라인 중 어느 하나의 워드라인을 선택하여 활성화시키고, 활성화된 워드라인에 속하는 다수의 셀 트랜지스터 중 어느 하나의 셀 트랜지스터를 턴 온 시킴으로써 셀 트랜지스터에 저장되어 있던 데이터를 비트라인에 싣는다.
이렇게 액티브 동작이 수행된 후 DRAM외부에서 입력된 새로운 데이터에 대응하여 비트라인에 실린 데이터를 갱신함으로써 턴 온 된 셀 트랜지스터에 새로운 데이터를 저장하는 쓰기 동작 또는 비트라인에 실린 데이터를 DRAM외부로 출력하는 읽기 동작을 수행한다.
쓰기/읽기 동작이 수행된 후 다시 새로운 액티브 및 쓰기/읽기 동작을 빠르 게 수행하기 위해서 DRAM에 속하는 모든 데이터 라인(비트라인, 로컬라인, 글로벌라인)을 예정된 프리차지 전압 - 예컨대, 코어전압/2 또는 전원전압/2 - 으로 초기화하는 프리차지 동작을 수행한다.
그리고, 프리차지 동작에서 비트라인을 프리차지하는데 사용되는 전압을 비트라인 프리차지 전압이라고 한다.
이러한 비트라인 프리차지 전압은 예정된 레벨 - 일반적으로 코어전압/2임 - 을 갖도록 설계되는데, 실제 공정을 통해서 생산되는 DRAM에서는 공정변동에 따른 영향으로 인해 예정된 레벨보다 낮거나 높은 레벨을 가지는 문제점이 발생할 수도 있다.
그런데, 이러한 문제점을 해결하기 위해 설계를 변경하는 것은 비효율적이므로 보통은 다음과 같이 테스트 모드 동작을 통하여 비트라인 프리차지 전압이 원하는 레벨을 갖도록 비트라인 프리차지 전압 생성회로를 조절한다.
도 1은 종래기술에 따른 반도체 메모리 소자의 비트라인 프리차지 전압을 생성하기 위한 회로와 테스트하기 위한 회로 사이의 관계를 도시한 블록도이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 소자의 비트라인 프리차지 전압을 생성하는 회로(이하, 비트라인 프리차지 전압 생성부, 120)는 테스트 모드 동작을 수행하기 위해서 테스트 모드 명령을 생성하는 회로(이하, 테스트 모드 신호 생성부, 100)로부터 다수의 테스트 모드 신호(TM_sig)를 입력받는 것을 알 수 있다.
즉, 비트라인 프리차지 전압 생성부(120)는 테스트 모드 신호 생성부(100)에 서 출력되는 다수의 테스트 모드 신호(TM_sig)에 응답하여 테스트 모드 동작을 수행함으로써 생성되는 비트라인 프리차지 전압의 레벨이 예정된 레벨을 갖도록 조절한다.
여기서, 다수의 테스트 모드 신호(TM_sig)는 설계에 따라 달라질 수 있지만 보통 비트라인 프리차지 전압의 레벨을 상승시키는 승압테스트신호, 비트라인 프리차지 전압의 레벨을 하강시키는 강압테스트신호, 비트라인 프리차지 전압 생성부의 동작을 온/오프 제어하는 전원테스트신호, 비트라인 프리차지 전압의 레벨을 코어전압의 레벨과 같도록 하는 코어레벨테스트신호, 비트라인 프리차지 전압의 레벨을 접지전압의 레벨과 같도록 하는 접지레벨테스트신호 등의 신호가 포함된다.
즉, 테스트 모드 신호 생성부(100)는 다양한 테스트 동작을 구현하기 위해서 각각의 테스트 동작에 대응되는 신호를 각각 생성하여 비트라인 프리차지 전압 생성부(120)로 전달한다.
그런데, 테스트 모드 신호 생성부(100)를 포함하여 DRAM의 전반적인 테스트를 담당하는 회로부분은 DRAM에 속하는 구성요소들 간에 테스트 환경의 차이 - 각 구성요소와 테스트 회로부분과의 거리차이 - 를 주지 않고 테스트를 수행하기 위해 일반적으로 DRAM의 중앙에 위치한다.
반면, 비트라인 프리차지 전압 생성부(120)는 DRAM의 예정된 특정부분에 위치할 필요가 없는 구성요소이므로 DRAM의 알 수 없는 어느 부분에 위치한다.
이때, 비트라인 프리차지 전압 생성부(120)가 DRAM 중앙의 가까운 지역에 위치하게 되면 테스트 모드 신호 생성부(100)에서 출력되는 다수의 테스트 모드 신 호(TM_sig) 개수가 많든 적든 큰 상관이 없을 수 있다.
하지만, 비트라인 프리차지 전압 생성부(120)가 DRAM 중앙에서 멀리 떨어진 외곽에 위치하게 되면 테스트 모드 신호 생성부(100)에서 출력되는 다수의 테스트 모드 신호(TM_sig)가 DRAM절반에 해당하는 먼 거리를 지나서 비트라인 프리차지 전압 생성부(120)로 입력될 것이므로 다수의 테스트 모드 신호(TM_sig)가 거쳐가는 거리만큼 DRAM의 면적이 증가하는 문제점이 발생한다.
또한, 다수의 테스트 모드 신호(TM_sig)는 설계에 따라 개수가 유동적이므로 테스트 모드 신호(TM_sig)의 개수가 많아지면 많아질수록 DRAM에서 다수의 테스트 모드 신호(TM_sig)가 차지하는 면적은 점점 더 증가하는 문제점이 발생할 수 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인 프리차지 전압을 생성하는 회로의 다양한 테스트 모드 동작은 그대로 유지하면서 테스트 모드 신호를 생성하는 회로에서 생성되는 테스트 모드 신호의 개수는 최소화할 수 있는 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인 프리차지 전압을 생성하기 위한 전압 생성수단; 상기 전압 생성수단에 대한 다양한 테스트 모드를 제공하기 위한 테스트 모드 신호를 생성하는 테스트 모드 신호 생성 수단; 및 상기 테스트 모드 신호를 디코딩하여 상기 전압 생성수단에 인가되는 다수의 테스트 신호를 생성하기 위한 디코딩 수단을 구비하는 반도체 메모리 소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 도면부호(도는, 참조부호)로 표시된 부분은 동일한 요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 소자의 비트라인 프리차지 전압을 생성하기 위한 회로와 테스트하기 위한 회로 사이의 관계를 도시한 블록도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 소자의 비트라인 프리차지 전압을 생성하는 회로(이하, 비트라인 프리차지 전압 생성부, 220)는 테스트 모드 동작을 수행하기 위해서 테스트 모드 명령을 생성하는 회로(이하, 테스트 모드 신호 생성부, 100)로부터 다수의 테스트 모드 신호(TM_sig)를 직접 입력받지 않고, 디코딩부(210)를 통해 다수의 테스트 모드 신호(TM_sig)를 디코딩하여 출력된 다수의 테스트 신호(Test_sig)를 입력받는 것을 알 수 있다.
즉, 비트라인 프리차지 전압(VBLP)을 생성하기 위한 비트라인 프리차지 전압 생성부(220)와, 비트라인 프리차지 전압 생성부(220)에 대한 다양한 테스트 모드를 제공하기 위한 테스트 모드 신호(TM_sig)를 생성하는 테스트 모드 신호 생성 부(220) 사이에서 테스트 모드 신호(TM_sig)를 디코딩하여 비트라인 프리차지 전압 생성부(220)에 인가되는 다수의 테스트 신호(Test_sig)를 생성하기 위한 디코딩부를 구비한다.
여기서, 디코딩한다는 것은 적은 입력신호를 통해 많은 출력신호를 얻는 방법이므로 테스트 모드 신호(TM_sig)의 개수에 비해 테스트 신호(Test_sig)의 개수가 더 많다는 것을 알 수 있다.
일반적인 이진수 디코딩의 경우를 예를 들면, 테스트 모드 신호(TM_sig)의 개수가 N개라면 테스트 신호(Test_sig)의 개수는 최대 2N개이므로 테스트 신호(Test_sig)의 개수가 테스트 모드 신호(TM_sig)의 개수에 비해 훨씬 크다는 것을 알 수 있다.
그리고, 비트라인 프리차지 전압 생성부(220)는 테스트 신호(Test_sig) 개수에 대응하여 다양한 테스트 모드 동작을 수행한다.
따라서, 테스트 모드 신호 생성부(220)에서는 테스트 신호(Test_sig) 개수보다 적은 테스트 모드 신호(TM_sig)를 생성하여도 비트라인 프리차지 전압 생성부(220)에서 수행할 수 있는 다양한 테스트 모드 동작을 수행하는 것이 가능하다.
그리고, 전술한 바와 같이 테스트 모드 신호(TM_sig)를 디코딩하여 테스트 신호(Test_sig)로서 출력하는 디코딩부(210)가 가장 효과적으로 동작하기 위해서는 디코딩부(210)의 위치가 테스트 모드 신호 생성부(200)보다 비트라인 프리차지 전압 생성부(220)에 가까워야한다.
즉, 종래기술에서 문제가 되었던 테스트 모드 신호(TM_sig)의 많은 개수로 인해 DRAM의 면적을 증가시키는 문제점을 본 발명의 구성을 통해 해결하기 위해서는 디코딩부(210)가 비트라인 프리자치 전압 생성부(220)에 최대한 가까이 있어야한다.
전술한 설명에 대응하여 구체적인 실시예로서 테스트 모드 신호(TM_sig)는 테스트 모드 신호(TM_sig)의 제1신호(TM_sig_1)와 제2신호(TM_sig_2) 및 제3신호(TM_sig_3)로 이루어져 있다고 가정하고, 테스트 신호(Test_sig)는 종래기술에서와 마찬가지로 승압테스트신호(Raise_TS)와 강압테스트신호(Fall_TS)와 최종전원테스트신호(ENDOFF_TS)와 코어레벨테스트신호(VCORELV_TS) 및 접지레벨테스트신호(VSSLV_TS)로 이루어져 있다고 가정한 후 비트라인 프리차지 전압 생성부(220)와 디코딩부(210)의 구성 및 동작을 설명하면 다음과 같다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 비트라인 프리차지 전압 생성부를 상세히 도시한 회로도.
도 3을 참조하면, 본 발명의 실시예에 따른 비트라인 프리차지 전압 생성부(220)는, 코어전압(VCORE)을 예정된 비율로 분배하여 분배전압(DET)을 출력하는 분배부(222)와, 분배전압(DET)의 레벨과 비트라인 프리차지 전압 단에 걸린 레벨을 비교하고, 비교결과에 응답하여 비트라인 프리차지 전압 단을 분배전압(DET)과 같은 레벨로 구동하는 비교구동부(224)와, 승압테스트신호(Raise_TS) 및 강압테스트신호(Fall_TS)에 응답하여 예정된 비율을 조절하는 제1테스트동작부(226)와, 최종전원테스트신호(ENDOFF_TS)에 응답하여 비교구동부(224)의 동작을 온/오프 제어하 는 제2테스트동작부(227), 및 코어레벨테스트신호(VCORELV_TS) 또는 접지레벨테스트신호(VSSLV_TS)에 응답하여 비트라인 프리차지 전압 단을 코어전압(VCORE)의 레벨 또는 접지전압(VSS)의 레벨로 구동하는 제3테스트동작부(228)를 구비한다.
본 발명의 실시예에 따른 비트라인 프리차지 전압 생성부(220)의 동작을 설명하면 다음과 같다.
먼저, 코어전압(VCORE)을 예정된 비율 - 도 3에서는 코어전압(VCORE)/2임 - 로 분배하여 분배전압(DET)을 출력한다.
그 후, 분배전압(DET)의 레벨과 비트라인 프리차지 전압 단의 레벨을 비교하여 비트라인 프리차지 전압 단이 분배전압(DET)의 레벨이 되도록 드라이빙 한다. 즉, 비트라인 프리차지 전압 단에 걸리는 비트라인 프리차지 전압의 레벨이 항상 분배전압(DET)의 레벨과 같도록 한다. 따라서, 분배전압(DET)의 레벨은 비트라인 프리차지 전압 단에 인가되길 원하는 비트라인 프리차지 전압의 레벨, 즉, 비트라인 프리차지 전압의 예정된 레벨이 된다.
이렇게 비트라인 프리차지 전압의 예정된 레벨이 결정되지만, 종래기술에서 전술한 바와 같이 반도체 메모리 공정상의 문제로 인해 예정된 레벨을 변경해야 하는 경우가 있을 수 있다.
따라서, 다음과 같이 입력되는 다수의 테스트 신호(Test_sig)에 응답하여 비트라인 프리차지 전압의 레벨을 변경하는 테스트 동작을 수행한다.
먼저, 입력되는 다수의 테스트 신호(Test_sig) 중 승압테스트신호(Raise_TS)에 응답하여 분배부(222)의 예정된 비율을 변경함으로써 비트라인 프리차지 전압의 예정된 레벨을 상승시켜 구동하는 테스트 동작을 수행한다.
그리고, 다수의 테스트 신호(Test_sig) 중 강압테스트신호(Fall_TS)에 응답하여 분배부(222)의 예정된 비율을 변경함으로써 비트라인 프리차지 전압의 예정된 레벨을 하강시켜 구동하는 테스트 동작을 수행한다.
또한, 다수의 테스트 신호(Test_sig) 중 최종전원테스트신호(ENDOFF_TS)에 응답하여 비교구동부(224)의 동작을 오프(off)시켜 비트라인 프리차지 전압 단이 플로팅 상태가 되도록 하는 테스트 동작을 수행한다.
그리고, 다수의 테스트 신호(Test_sig) 중 코어레벨테스트신호(VCORELV_TS)에 응답하여 비트라인 프리차지 전압 단을 강제로 코어전압(VCORE)으로 구동하는 테스트 동작을 수행한다.
또한, 다수의 테스트 신호(Test_dig) 중 접지레벨테스트신호(VSSLV_TS)에 응답하여 비트라인 프리차지 전압 단을 강제로 접지전압(VSS)으로 구동하는 테스트 동작을 수행한다.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 디코딩부를 상세히 도시한 블록도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 디코딩부(210)는, 테스트 모드 신호(TM_sig)의 제1신호(TM_sig_1)와 제2신호(TM_sig_2) 및 제3신호(TM_sig_3)에 응답하여 다수의 테스트 신호(Test_sig)에 속하는 승압테스트신호(Raise_TS)와 강압테스트신호(Fall_TS)와 코어레벨테스트신호(VCORELV_TS)와 접지레벨테스트신호(VSSLV_TS) 및 전원테스트신호(OFF_TS)의 레벨을 결정하는 내부디코딩부(214)와, 내부디코딩부(214)의 출력신호 중 코어레벨테스트신호(VCORELV_TS)와 접지레벨테스트신호(VSSLV_TS) 및 전원테스트신호(OFF_TS)에 응답하여 최종전원테스트신호(ENDOFF_TS)를 출력하는 최종전원테스트신호 출력부(214)를 구비한다.
전술한 구성을 갖는 디코딩부(210)의 디코딩 동작을 예를 들어 설명하면 다음과 같다.
먼저, 내부디코딩부(214)는, 테스트 모드 신호(TM_sig)의 제1신호(TM_sig_1)와 제2신호(TM_sig_2) 및 제3신호(TM_sig_3)가 비활성화되어 입력되면 승압테스트신호(Raise_TS)를 활성화시켜 출력한다.
그리고, 테스트 모드 신호(TM_sig)의 제1신호(TM_sig_1)는 활성화 제2신호(TM_sig_2) 및 제3신호(TM_sig_3) 비활성화되어 입력되면 강압테스트신호(Fall_TS)를 활성화시켜 출력한다.
또한, 테스트 모드 신호(TM_sig)의 제1신호(TM_sig_1)와 제2신호(TM_sig_2)는 비활성화 제3신호(TM_sig_3)는 활성화되어 입력되면 코어레벨테스트신호(VCORELV_TS)를 활성화시켜 출력한다.
그리고, 테스트 모드 신호(TM_sig)의 제1신호(TM_sig_1) 및 제3신호(TM_sig_3)는 활성화 제2신호(TM_sig_2)는 비활성화되어 입력되면 접지레벨테스트신호(VSSLV_TS)를 활성화시켜 출력한다.
또한, 테스트 모드 신호(TM_sig)의 제1신호(TM_sig_1)와 제2신호(TM_sig_2)는 활성화 제3신호(TM_sig_3)는 비활성화되어 입력되면 전원테스트신호(OFF_TS)를 활성화시켜 출력한다.
그리고, 비트라인 프리차지 전압 생성부(220) 테스트 동작을 수행할 필요가 없을 때에는 다수의 테스트 신호(Test_sig)에 속하는 승압테스트신호(Raise_TS)와 강압테스트신호(Fall_TS)와 코어레벨테스트신호(VCORELV_TS)와 접지레벨테스트신호(VSSLV_TS) 및 전원테스트신호(OFF_TS)를 모두 비활성화시켜 출력한다.
또한, 최종전원테스트신호 출력부(214)는, 내부디코딩부(214)의 출력신호 중 전원테스트신호(OFF_TS)와 코어레벨테스트신호(VCORELV_TS) 및 접지레벨테스트신호(VSSLV_TS) 중 적어도 어느 하나의 신호가 활성화되면 최종전원테스트신호(ENDOFF_TS)를 활성화시켜 출력한다.
이상에서 살펴 본 바와 같이 본 발명의 실시예를 적용하면, DRAM의 중앙에 위치한 테스트 회로부분으로부터 테스트 모드 신호(TM_sing)를 입력받아 비트라인 프리차지 전압을 생성하는 회로에 다양한 테스트 동작을 적용하는 경우, 비트라인 프리차지 전압을 생성하는 회로가 테스트 모드 신호(TM_sig)를 디코딩하여 생성된 테스트 신호(Test_sig)를 사용하여 테스트 동작을 수행하도록 함으로써 비트라인 프리차지 전압을 생성하는 회로가 테스트 모드 신호(TM_sig)의 개수보다 더 많은 다양한 개수의 테스트 동작을 수행할 수 있도록 한다.
또한, 테스트 모드 신호(TM_sig)를 테스트 회로부분으로부터 디코딩 동작을 수행하는 회로까지 전달하는데 필요했던 라인의 개수를 줄임으로써 줄어든 라인의 개수만큼 DRAM의 면적을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치 환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 비트라인 프리차지 전압을 생성하는 회로를 테스트하는 것을 일례로 들어 설명하였지만, 반도체 메모리 소자 내부에서 사용되는 내부전압을 생성하는 회로를 테스트하는 경우에도 본 발명의 사상은 적용될 수 있다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
전술한 본 발명은 DRAM의 중앙에 위치한 테스트 회로부분으로부터 입력받은 테스트 모드 신호(TM_sing)를 사용하여 비트라인 프리차지 전압을 생성하는 회로의 테스트 동작을 수행하는 경우, 테스트 모드 신호(TM_sing)를 디코딩하여 테스트 신호(Test_sig)를 생성함으로써 테스트 신호(Test_sig)를 이용하여 테스트 동작을 수행하는 비트라인 프리차지 전압을 생성하는 회로가 테스트 모드 신호(TM_sig)의 개수보다 많은 개수의 다양한 테스트 동작을 수행할 수 있도록 하며, 이로 인해, 테스트 모드 신호(TM_sig)가 테스트 회로부분으로부터 디코딩 동작을 수행하는 회로까지 전달하는데 필요했던 라인의 개수가 줄어들어 줄어든 라인의 개수만큼 DRAM의 면적을 감소시키는 효과가 있다.

Claims (6)

  1. 비트라인 프리차지 전압을 생성하기 위한 전압 생성수단;
    상기 전압 생성수단에 대한 다양한 테스트 모드를 제공하기 위한 테스트 모드 신호를 생성하는 테스트 모드 신호 생성수단; 및
    상기 테스트 모드 신호를 디코딩하여 상기 전압 생성수단에 인가되는 다수의 테스트 신호를 생성하기 위한 디코딩 수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 디코딩 수단은 상기 테스트 모드 신호 생성수단보다 상기 전압 생성수단에 가까이 배치된 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 디코딩 수단은,
    상기 테스트 모드 신호의 제1신호, 상기 테스트 모드 신호의 제2신호, 상기 테스트 모드 신호의 제3신호에 응답하여 상기 다수의 테스트 신호에 속하는 승압테스트신호, 강압테스트신호, 코어레벨테스트신호, 접지레벨테스트신호, 전원테스트 신호의 레벨을 결정하는 내부디코딩부; 및
    상기 코어레벨테스트신호, 접지레벨테스트신호, 전원테스트신호에 응답하여 최종전원테스트신호를 출력하는 최종전원테스트신호 출력부를 구비하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 전압생성수단은,
    코어전압을 예정된 비율로 분배하여 분배전압을 출력하는 분배부;
    상기 분배전압의 레벨과 상기 비트라인 프리차지 전압 단에 걸린 레벨을 비교하고, 비교결과에 응답하여 상기 비트라인 프리차지 전압 단을 상기 분배전압과 같은 레벨로 구동하는 비교구동부;
    상기 승압테스트신호 및 상기 강압테스트신호에 응답하여 상기 예정된 비율을 조절하는 제1테스트동작부;
    상기 최종전원테스트신호에 응답하여 상기 비교구동부의 동작을 온/오프 제어하는 제2테스트동작부;
    상기 코어레벨테스트신호 또는 상기 접지레벨테스트신호에 응답하여 상기 비트라인 프리차지 전압 단을 상기 코어전압의 레벨 또는 접지전압의 레벨로 구동하는 제3테스트동작부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제3항에 있어서,
    상기 내부디코딩부는,
    상기 테스트 모드 신호의 제1신호와 제2신호 및 제3신호가 비활성화되어 입력되면 상기 승압테스트신호를 활성화시켜 출력하고,
    상기 테스트 모드 신호의 제1신호는 활성화 제2신호 및 제3신호는 비활성화되어 입력되면 상기 강압테스트신호를 활성화시켜 출력하고,
    상기 테스트 모드 신호의 제1신호 및 제2신호는 비활성화 제3신호는 활성화되어 입력되면 상기 코어레벨테스트신호를 활성화시켜 출력하고,
    상기 테스트 모드 신호의 제1신호 및 제3신호는 활성화 제2신호는 비활성화되어 입력되면 상기 접지레벨테스트신호를 활성화시켜 출력하며,
    상기 테스트 모드 신호의 제1신호 및 제2신호는 활성화 제3신호는 비활성화되어 입력되면 상기 전원테스트신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제3항에 있어서,
    상기 최종전원테스트신호 출력부는,
    상기 전원테스트신호와 상기 코어레벨테스트신호 및 상기 접지레벨테스트신호 중 적어도 어느 하나의 신호가 활성화되면 상기 최종전원테스트신호를 활성화시 켜 출력하는 것을 특징으로 하는 반도체 메모리 소자.
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CN102568562A (zh) * 2010-12-20 2012-07-11 海力士半导体有限公司 叠层封装和用于选择叠层封装中的芯片的方法

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