KR20050101893A - 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자 - Google Patents

균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자 Download PDF

Info

Publication number
KR20050101893A
KR20050101893A KR1020040027130A KR20040027130A KR20050101893A KR 20050101893 A KR20050101893 A KR 20050101893A KR 1020040027130 A KR1020040027130 A KR 1020040027130A KR 20040027130 A KR20040027130 A KR 20040027130A KR 20050101893 A KR20050101893 A KR 20050101893A
Authority
KR
South Korea
Prior art keywords
voltage
boosted voltage
boosted
equalization signal
signal
Prior art date
Application number
KR1020040027130A
Other languages
English (en)
Other versions
KR100562654B1 (ko
Inventor
김경남
이강설
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040027130A priority Critical patent/KR100562654B1/ko
Priority to US11/019,496 priority patent/US7280422B2/en
Publication of KR20050101893A publication Critical patent/KR20050101893A/ko
Application granted granted Critical
Publication of KR100562654B1 publication Critical patent/KR100562654B1/ko
Priority to US11/709,745 priority patent/US7339847B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)

Abstract

본 발명의 비트라인 균등화신호(BLEQ) 구동회로는, 반도체 메모리 소자에서 프리차지 동작을 위한 균등화신호(BLEQ)를 발생시키는 균등화신호(BLEQ) 구동회로에 있어서,
전원전압(VDD)를 펌핑하여 제2 승압전압(VPUP)을 발생시키는 제2 승압전압(VPUP) 발생기; 및 균등화신호(BLEQ) 발생 명령에 따라 상기 제2 승압전압(VPUP)으로 균등화신호(BLEQ)를 발생시키고, 발생시킨 균등화신호(BLEQ)를 상기 프리차지부, 이퀄라이저 및 아이오스위치 모듈에 공급하는 균등화신호(BLEQ) 구동기를 포함하는 것을 특징으로 한다.
본 발명에서는 저전력 장치에서 프리차지전압(VBLP) 레벨로 프리차지 시키기 위한 트랜지스터의 게이트에 가해지는 균등화신호(BLEQ)로서 더블러 펌프를 이용하여 승압전압(VPP)보다는 낮고, 전원전압(VDD)보다는 높은 별도의 제2 승압전압(VPUP)이라는 내부 전원 전위를 생성하여 사용한다. 그 결과 전압펌프가 소비하는 전류를 절약하고, 일정한 tRP를 만족시키는 효과가 있다.

Description

균등화신호(ＢＬＥＱ) 구동회로 및 이를 사용한 반도체 메모리 소자{BLEQ DRIVING CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING IT}
본 발명은 반도체 메모리 소자(Semiconductor Memory Device)에 사용되는 비트라인 균등화신호(BLEQ) 구동회로 및 이를 사용한 메모리 소자에 관한 것으로서, 더욱 상세하게는 저전압(Low VDD) 환경에 적합한 비트라인 균등화신호(BLEQ) 구동회로 및 메모리 소자에 관한 것이다.
반도체 메모리 장치는 대용량화 및 동작속도의 고속화가 그 개발방향으로 되고 있다. 그리고 이러한 요건들 외에도 저전원전압 환경에서 신뢰성있는 동작을 확보하기 위한 저전압(Low Voltage 또는 Low Power) 메모리도 또 하나의 개발방향으로 되고 있음은 주지의 사실이다. 특히, 휴대형 시스템(system), 예컨대 이동통신용 휴대폰(mobile phone)이나 노트북 컴퓨터(note-book computer) 등 사무실용이 아닌 휴대형 시스템에 장착되는 메모리(memory)는 가급적이면 최소한의 전력만을 소비하도록 그 개발 추세가 이루어지고 있다.
이러한 노력 중의 하나가 메모리의 코아 영역(Core area)에서의 전류소비를 최소한으로 하는 기술이다. 메모리셀(memory cell)과 비트라인(Bit Line) 그리고 워드라인(Word Line)들로 구성되는 상기 코아 영역은 극미세화된 디자인-룰(design-rule)에 따라 설계된다. 그래서 메모리 셀들은 크기가 매우 작으면서 아울러 저전력을 사용하게 된다.
현재 널리 사용되는 디램에는 비트라인 프리차지(Bit Line Precharge) 동작을 채용하고 있는 바, 비트라인 프리차지는 데이터의 액세스 이전에 미리 비트라인을 소정의 전압레벨로 프리차지하여, 저장된 데이터의 논리상태를 판단하는 센스 앰프의 입력 범위로 레벨을 맞추는 동작으로서, 데이타의 리드 또는 라이트 전에 수행된다. 메모리 셀에서 "1"값에 해당하는 셀 커패시터의 충전 전압값을 VCORE로 칭하는데, 상기 프리차지 전압은 상기 VCORE의 1/2이 된다.
이와 관련하여, 도 1은 종래 기술에 따른 디램(DRAM) 반도체 메모리 소자내의 코아 영역 부분의 일실시 블럭도를 보여주고 있다.
저전력 메모리에서는 셀어레이의 저장 전압(VCORE)이 메모리 외부에서 인가되는 전원전압(VDD)보다 높은 값을 가진다. 게다가 셀 트랜지스터를 포함하여 반도체 메모리 소자의 여러 개소에 존재하는 스위치는 대부분 모스(MOS)로 구성되어 모스(MOS)의 게이트 전압강하(Vt라 칭한다)로 인한 전압손실이 존재한다. 따라서, 셀 트랜지스터의 게이트에 VCORE+Vt 이상의 전압을 인가하여 메모리 셀 커패시터를 Full VCORE전압으로 충전하기 위해서는, 비트라인에 VCORE+Vt 보다 상당히 높은 전압 VPP를 인가해야 한다. 이 전압은 전원전압(VDD)를 펌핑하여 발생시키는데, 승압전압(VPP)이라고 부르며, 메모리 소자 내에는 상기 승압전압(VPP)을 발생시키기 위한 승압전압(VPP) 발생기가 구비되어 있다.
도 1에 도시한 바와 같이 종래의 반도체 메모리 소자내에서는 상기 승압전압 발생기(12)에서 출력되는 승압전압(VPP)이 워드라인 구동기(26), 센스엠프 컨트롤러(24)등에 구동전원으로서 공급되며, 또한, 균등화신호(BLEQ) 출력전압으로서 균등화신호(BLEQ) 구동기(16)에도 공급된다.
상기와 같이 균등화신호(BLEQ)로서 승압전압(VPP)을 사용하는 것을 VPP구동방식(승압전원 구동방식)이라 한다. 그런데, 이 방식은 동작전압 2.0V 이하의 영역에서는 승압전압(VPP)의 구동능력이 현저하게 떨어지는 문제가 발생되며, 특히, 저전력 환경 하에서는 더욱 그러하다.
여기서 승압전압(VPP) 레벨과 관련하여 살펴보면, 기존 2.5V 내지 3.3V 전원전압(VDD)으로부터 3.6V 정도의 승압전압(VPP)을 발생시키는 것은 50% 내지 10% 정도의 승압(1단 펌핑)만으로 가능하다. 그러나, 1.5V 내지 1.8V의 전원전압(VDD)으로부터 3.6V 정도의 승압전압을 만드는 것은 전원전압(VDD)을 100% 이상 승압시켜야 하므로 2회 승압(2단 펌핑)을 하여 구현하는데, 이는 승압전원의 구동능력을 현저히 떨어뜨린다는 문제점이 있다.
게다가, 이러한 승압된 전원으로 비트라인 프리차지 수행 중 스위칭되는 트랜지스터들을 구동할 경우 승압전압(VPP)의 레벨을 떨어뜨리게 된다. 이렇게 되면 비트라인 프리차지의 속도가 지연될 뿐만 아니라, 승압전압(VPP)에 의해 구동되는 워드라인 인에이블(enable)이 지연(delay)되거나 혹은 그 전위레벨이 떨어짐으로 인해 리프레쉬(Refresh) 문제를 발생할 수 있으며, 또한, 떨어진 승압전압(VPP)의 레벨을 필요한 수준으로 높이기 위해 승압전압(VPP) 발생기를 구동시킴으로 인해 전류의 소비가 증가되는 문제도 있으며, 낭비되는 만큼 승압전압(VPP)을 만드는 발생기 회로를 메모리의 많은 개소에 구현해야 하는 부담이 있다.
도 2는 종래 기술에 따른 디램(DRAM) 반도체 메모리 소자내의 코아 영역 부분의 다른 실시 블럭도이며, 이 실시예에서는 전원전압(VDD)을 균등화신호(BLEQ)로 사용하고 있다. 이는 승압전압(VPP)을 반드시 써야하는 장소는 VCORE를 전송하는 워드라인 구동기(26), 센스 엠프 컨트롤러(24) 등이고, 상기 균등화신호(BLEQ)값으로는 1/2VCORE + Vt 보다 높은 값이면 충분하기 때문이다. 그러나, 전원전압(VDD)을 사용하여 종래의 비트라인 프리차지 방식을 저전력 메모리에 적용할 경우에는 상대적으로 높아진 백바이어스(back bias)와 낮아진 전원전압에 의해 속도지연(speed delay)이 크게 발생하여 프리차지시간에 관련된 타임상수 tRP값을 악화시키는 문제가 있다. 즉, 균등화신호(BLEQ)로서 전원전압(VDD)을 사용하게 되면 프리차지 전압(VBLP)으로 조정하는 시간이 길어져 다음 액티브시간까지(tRP) 프리차지전압(VBLP) 레벨로 맞춰주지 못할 수 있으며, 그 결과 동작실패(fail)을 유발할 가능성이 높아진다.
본 발명의 상기의 문제점들을 해결하기 위하여 안출된 것으로서, 반도체 메모리 소자내의 비트라인 균등화신호 구동회로를 구동함에 있어서 승압전압(VPP) 발생을 위한 전류의 낭비 및 tRP특성의 악화를 방지하는 메모리 소자를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 비트라인 균등화신호(BLEQ) 구동회로는, 비트라인 프리차지부 및 워드라인 구동기를 포함하는 반도체 메모리 소자에서 프리차지 동작을 위한 균등화신호(BLEQ)를 발생시키는 균등화신호(BLEQ) 구동회로에 있어서,
전원전압을 승압하여 균등화신호용 승압전압(VPUP)을 발생시키는 승압전압 발생기; 및 균등화신호 발생 명령(equalization command)에 따라 상기 승압전압(VPUP)으로 균등화신호를 발생시키고, 발생시킨 균등화신호(BLEQ)를 상기 프리차지부에 공급하는 균등화신호(BLEQ) 구동기를 포함하며,
상기 승압전압(VPUP)은 워드라인 구동기의 구동전원용 승압전압(VPP)보다 낮은 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 소자는, 셀 어레이; 프리차지부; 비트라인 센스엠프; 워드라인 구동기; 아이오(I/O)스위치 모듈; 센스엠프 컨트롤러; 센스엠프 드라이버 이퀄라이저(이하, 이퀄라이저라고 약칭한다)를 포함하는 반도체 메모리 소자에 있어서,
전원전압(VDD)을 승압하여 제1 승압전압(VPP)을 발생시키는 제1 승압전압(VPP) 발생기; 전원전압(VDD)을 승압하여 상기 승압전압(VPP)보다 낮은 제2 승압전압(VPUP)을 발생시키는 제2 승압전압(VPUP) 발생기; 및 균등화신호 발생 명령에 따라 상기 제2 승압전압으로 균등화신호를 발생시키고, 발생시킨 균등화신호를 상기 프리차지부에 공급하는 균등화신호 구동기를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
(실시예 1)
도 3은 본 발명의 사상을 구현한 메모리 소자에 대한 블록구성도로서, 메모리 소자내의 코아 영역 및 제1 승압전압(VPP) 발생기, 제2 승압전압(VPUP) 발생기 및 균등화신호(BLEQ) 구동기 구조가 도시되어 있다.
상기 셀 어레이(21)는 데이타가 기록되는 메모리 셀들의 집합으로 구성되고, 상기 프리차지부(23)는 양 비트라인을 프리차지 전압으로 조정한다. 상기 비트라인 센스엠프(22)는 해당하는 메모리 셀의 값에 따라 발생하는 비트라인 전압 변경값을 증폭하고, 상기 워드라인 구동기(26)는 입력받은 로우(row) 어드레스에 대응하는 워드라인에 구동신호를 전송한다. 상기 센스엠프 컨트롤러(24)는 상기 비트라인 센스엠프(22)에 구동전력을 공급하고, 상기 이퀄라이저(25)는 상기 센스엠프의 구동전력 공급라인의 전압을 상기 프리차지 전압으로 조정하며, 상기 아이오스위치 모듈(27)은 활성화된 비트라인 중 디비(DB)라인으로 출력할 비트라인을 결정한다.
상기 제1 승압전압(VPP) 발생기(32)는 제1 승압전압(VPP)을 얻기 위한 것이며, 상기 제1 승압전압(VPP)은 외부 전원전압보다 상당히 높은 고전압으로서 모스(MOS) 트랜지스터의 문턱(Threshold) 전압 손실을 보충하고, 부하단에 충분한 전력을 공급하기 위해 사용된다. 최근의 저전력 소자에서는 전원전압이 2V 이하이기 때문에 이 경우 제1 승압전압(VPP) 발생기(32)는 전원전압에 대한 펌핑을 2회 이상 실시하여 필요한 제1 승압전압(VPP)을 얻는다.
상기 제2 승압전압(VPUP) 발생기(34)는 본 발명에서 추가된 구성요소로서, 전원전압(VDD)를 입력받아 이를 펌핑하여 제2 승압전압(VPUP)을 발생시킨다. 전원전압(VDD)값이 약 1.5 ~ 1.6V 정도인 저전력(low VDD) 소자인 경우, 제2 승압전압(VPUP) 발생기(34)에서 전원전압을 1단 펌핑하면 2.6 ~ 3.0V 까지의 제2 승압전압(VPUP)을 얻을 수 있다.
본 발명에서 별도로 상기 제2 승압전압(VPUP) 발생기(34)를 구비한 의도는 균등화신호(BLEQ)의 공급에 상기 제1 승압전압(VPP)의 사용을 회피하기 위함이다. 균등화 전압으로서 상기 제1 승압전압(VPP)을 사용할 경우 스위칭 모스의 턴온시에 상기 제1 승압전압(VPP) 자체의 품질저하와 상기 제1 승압전압(VPP) 발생기(32)로의 과부하 및 그에 따른 전원 낭비를 초래하기 때문이다.
상기 균등화신호(BLEQ)는 비트라인 균등화신호 발생 명령에 따라 생성되어 상기 이퀄라이져(25), 프리차지부(23) 및 아이오스위치 모듈(27)에 공급된다. 상기 공급된 균등화신호는 프리차지 전압으로의 조정(precharge)을 위한 제어용(스위칭) 모스 트랜지스터의 게이트에 입력되어, 구동신호로서 동작한다.
본 구현에서는 상기 제2 승압전압(VPUP) 발생기(34)의 제2 승압전압(VPUP)을 입력받아 균등화신호(BLEQ)를 발생시키는 균등화신호(BLEQ) 구동기(36)를 구비한다. 상기 균등화신호(BLEQ) 구동기(36)는 가장 간단하게는 균등화신호(BLEQ)에 대한 발생 명령에 따라 상기 제2 승압전압(VPUP)의 출력을 스위칭하여 균등화전압으로서 출력하는 하나의 스위칭 모스 트랜지스터로 구현할 수도 있으나, 한쌍의 엔모스(NMOS)와 피모스(PMOS)로 구성된 도 10와 같은 스위치가 바람직하다. 상기 균등화신호 발생 명령은 센스엠프의 센싱이 완료되는 시점에 맞추어 센싱동작 제어부(미도시)에서 상기 균등화신호 구동기로 출력된다.
상기 제2 승압전압(VPUP) 발생기(34)는 가장 간단하게는 발진신호를 발생시켜 전압펌프로 공급하는 오실레이터 및 상기 발진신호에 응답하여 제2 승압전압(VPUP)을 출력하는 전압펌프로 구성할 수도 있다. 그러나, 바람직하게는 도 7에 도시한 바와 같이, 제2 승압전압(VPUP) 출력단자에 연결되어 제2 승압전압(VPUP)의 레벨을 검출하여 레벨 검출신호를 출력하는 레벨 디텍터(52); 상기 레벨 검출신호에 응답하여 발진신호를 발생시켜 전압펌프로 공급하는 오실레이터(54); 및 상기 발진신호에 응답하여 제2 승압전압(VPUP)을 출력하는 전압펌프(56)로 구성한다.
상기 레벨 디텍터(52)는 상기 전압펌프(56)에서 출력되는 전압(VPUP)과 비교전압(Vref로 표시하며 프리차지에 필요한 최소 전압값인 1/2VCORE + Vt보다 높아야 한다)을 비교한다. 비교결과 상기 전압펌프 출력전압이 비교전압보다 낮은 경우에는 펌핑 인에이블 신호를 출력하여 상기 오실레이터(54)를 가동시켜 펌핑을 수행토록 한다. 상기 오실레이터(54)에서 출력되는 발진신호는 상기 전압펌프(56)에 공급된다. 상기 발진신호의 전하를 상기 전압펌프(56)내의 커패시터에 저장하여 방출하는 과정으로 펌핑된 전압을 얻는다.
상기 오실레이터(54)는 홀수개의 인버터가 순환연결된 링오실레이터로 구현하는 경우가 많다. 상기 전압펌프(56)는 오실레이터(54)의 발진신호를 받아서 펌핑부(59)의 펌핑 커패시터의 충방전을 제어하는 전압 제어부(58)와, 상기 제어신호에 응답하여 펌핑을 수행하는 펌핑부(59)로 구분할 수 있다.
도 9는, 본 발명의 제1 승압전압 발생기(32)내에 사용할 수 있는, 전원전압(VDD)에 2회의 펌핑을 가해 제1 승압전압(VPP)을 발생시키는 엔모스(NMOS) 트랜스퍼 타입의 일명 트리플러(tripler) 전압펌프의 구조를 나타낸 것이며, 도 8은, 본 발명의 제2 승압전압 발생기(34)내에 사용할 수 있는, 전원전압(VDD)에 1회의 펌핑을 가해 제2 승압전압(VPUP)을 발생시키는 엔모스(NMOS) 트랜스퍼 타입의 일명 더블러(dubbler) 전압펌프의 구조를 나타낸 것이다.
오실레이터(54)에서 생성하는 소정 주기로 토글링하는 클럭(OSC)은 전압펌프(56)의 펌핑 커패시터(C_p)에 입력된다. 상기 클럭이 로우(low)일때 상기 펌핑 커패시터(C_p)가 공급전압(VDD)에 의해 충전되므로 노드 ③는 VDD 전위를 가진다. 상기 클럭이 하이(high)로 천이하면 트랜지스터(Tr11)가 오프되고, 클럭의 전위와 상기 펌핑 커패시터(C_p)의 전위가 합해져 노드 ③은 2VDD의 전위를 가진다. 노드 ③의 전위가 충분히 올라가면 트랜지스터(Tr12)가 온되어 부하 커패시턴스로 승압전압이 출력된다.
제1 승압전원(VPP)를 생성하는 도 8의 트리플러 전압펌프는 상기와 동일한 과정의 제1 펌핑 커패시터(C_p1)에 의한 충전 및 스위칭으로 노드 ④에는 2VDD 전위를 가지고, 제2 펌핑 커패시터(C_p2)에 의한 충전 및 스위칭으로 노드 ⑤는 이론적으로 3VDD의 전위를 가지게 된다.
현재의 1.6V의 전원전압(VDD)를 가지는 소자에서는 상기 제1 승압전원 발생기는 2번의 펌핑(2단 펌핑)을 수행하는 트리플러 전압펌프로 구현하고, 상기 제2 승압전원 발생기는 1번의 펌핑(1단 펌핑)만 수행하는 더블러 전압펌프로 구현하는 것이 바람직하다. 이 경우 1.6V의 전원전압(VDD)으로 3.1V의 충분한 균등화 신호 전압이 얻어지고, 4.2V의 충분한 워드라인 구동기 및 센스엠프 구동용 승압전원(VPP)가 얻어진다.
균등화신호(BLEQ)는 상기 균등화신호(BLEQ) 구동기(36)에 가해지는 발생 명령에 따라, 균등화신호(BLEQ) 출력 라인의 전위를 상기 제2 승압전압(VPUP)으로 올림으로서 표시된다. 상기 균등화신호(BLEQ)에 대한 발생 명령은 프리차지시에 액티브되며, 이때 발생되는 균등화신호(BLEQ)의 기능은 다음과 같다.
도 5는 상기 균등화신호(BLEQ)가 공급되는 상기 이퀄라이저(25) 및 프리차지부(23)의 세부 구성 및 회로 연결을 나타낸 도면이며, 도 6는 상기 균등화신호(BLEQ)가 공급되는 상기 아이오스위치 모듈(27)의 세부구성을 나타낸 도면이다.
도 5의 상기 프리차지부(23)는 프리차지시 각각의 비트라인과 반전비트라인의 전압레벨을 프리차지전압(VBLP=1/2VCORE)으로 맞춰주는 기능을 수행한다. 즉, 센싱으로 인해 비트라인과 반전비트라인의 전압이 VSS, VCORE로 벌어진 것을 프리차지전압(VBLP)으로 프리차지시켜, 다음 번 리드 동작시의 센싱작용을 준비한다. 도 5에 표시된 3개의 엔모스 트랜지스터(PTR1, PTR2, EQTR)에 균등화신호(BLEQ)가 가해지면 상기 3개 트랜지스터 모두 턴-온되어 비트라인(BL)과 반전비트라인(/BL) 모두 프리차지전압(VBLP)값을 가지게 된다.
프리차지 동작시 센스엠프의 래치용 피모스(P1, P2)의 소스라인(RTO)과 엔모스(N1, N2)의 소스라인(SZ)의 전위도 프리차지전압(VBLP)값을 가져야 하며, 이는 도 5의 상기 이퀄라이져(25)에 의해 수행된다. 프리차지 동작은 양라인(RT0, SZ)에 프리차지전압을 가하는 2개의 엔모스(EQTR1, EQTR2) 및 양라인의 전위를 평탄화시키는 엔모스(EQTR3)의 게이트에 가해진 균등화신호(BLEQ)에 의해 상기 엔모스들(EQTR1, EQTR2, EQTR3)이 턴-온됨으로서 수행된다. 프리차지 완료후 센싱을 기다리는 액티브 상태에서는 상기 RTO라인은 VCORE의 전위를 가지며 상기 SZ라인은 VSS의 전위를 가진다.
프리차지시에 센스엠프들의 출력 라인들(sio, siob)도 프리차지전압(VBLP)값으로 맞춰야 하는데, 이 동작은 도 6의 상기 아이오스위치 모듈(27)에서 마찬가지로 균등화신호(BLEQ)에 의해 3개의 엔모스(EQTR7, EQTR8, EQTR9)가 턴-온됨으로서 수행된다.
(실시예 2)
본 실시예의 반도체 메모리 소자는, 셀 어레이(21); 프리차지부(23); 비트라인 센스엠프(22); 워드라인 구동기(26); 아이오(I/O)스위치 모듈(27); 센스엠프 컨트롤러(24); 센스엠프 드라이버 이퀄라이저(25)를 포함하는 반도체 메모리 소자에 있어서,
전원전압(VDD)을 승압하여 상기 워드라인 구동기(26)의 구동원으로서 인가되는 제1 승압전압(VPP)을 발생시키는 제1 승압전압 발생기(42); 및 상기 전원전압(VDD)을 승압하여 상기 제1 승압전압(VPP)보다 낮은 제2 승압전압(VPUP)을 발생시키는 제2 승압전압 발생기를 포함하며,
상기 제2 승압전압(VPUP)은 상기 프리차지부(23), 이퀄라이저(25) 및 아이오스위치 모듈(27)의 균등화신호(BLEQ)로 사용되는 것을 특징으로 한다.
본 실시예의 반도체 메모리 소자는 보다 간단한 구현을 위해 상기 제1 실시예의 구현에서 균등화신호(BLEQ) 구동기를 생략한 것이다. 본 실시예에서는 비트라인 균등화 명령을 상기 제2 승압전압 발생기(44)가 입력받는다.
본 실시예의 구성은 균등화신호(BLEQ) 구동기가 존재하지 않고, 상기 제2 승압전압(VPUP)이 직접 상기 프리차지부(23), 이퀄라이저(25) 및 아이오스위치 모듈(27)에 인가되는 것을 제외하고는 상기 제1 실시예의 구성과 동일하며, 동일부분에 대한 설명은 생략한다.
상기 제2 승압전압 발생기(44))를 도 7에 도시한 바와 같이, 제2 승압전압(VPUP) 출력단자에 연결되어 제2 승압전압(VPUP)의 레벨을 검출하여 레벨 검출신호를 출력하는 레벨 디텍터(52); 상기 레벨 검출신호에 응답하여 발진신호를 발생시켜 전압펌프로 공급하는 오실레이터(54); 및 상기 발진신호에 응답하여 제2 승압전압(VPUP)을 출력하는 전압펌프(56)로 구성하는 경우, 상기 균등화신호 발생 명령은 상기 오실레이터(54) 및/또는 전압펌프(56)의 동작을 스위칭하도록 구현하는 것이 바람직하다.
(실시예 3)
본 발명의 특징부를 강조하는 경우, 본 발명의 구성은 상기 제1 실시예의 제2 승압전압(VPUP) 발생기(34)와 상기 균등화신호(BLEQ) 구동기(36)를 하나의 블록으로 묶어 신규한 균등화신호(BLEQ) 구동회로로 간주할 수도 있다.
본 실시예는 상기 신규한 균등화신호 구동회로를 제공하고자 하며, 상기 균등화신호(BLEQ) 구동회로는 전원전압(VDD)를 펌핑하여 별도의 승압전압(VPUP)을 발생시키는 균등화신호용 승압전압(VPUP) 발생기(34); 및 상기 균등화신호용 승압전압(VPUP)을 입력받아 균등화신호(BLEQ)를 발생시키고, 발생시킨 균등화신호(BLEQ)를 상기 프리차지부(23), 이퀄라이저(25) 및 아이오스위치 모듈(27)에 공급하는 균등화신호(BLEQ) 구동기를 포함하는 것을 특징으로 한다.
상기 균등화신호용 승압전압(VPUP)은 메모리 소자내의 워드라인 구동기 및 센스엠프 컨트롤러의 구동전압으로서 공급되는 전압(VPP)보다 낮게 된다. 상기 균등화신호용 승압전압(VPUP) 발생기(34)는 전원전압(VDD)의 값에 따라 적당한 회수의 펌핑을 가해야 하는데, 현재의 전원전압(VDD)의 조건에서 1회만 펌핑하는 것으로 충분하다. 간단히 구현하는 경우의 균등화신호용 승압전압(VPUP) 발생기는 오실레이터와 전압펌프로 이루어진다.
보다 안정적인 균등화신호(BLEQ)의 생성을 추구하는 경우의 바람직한 균등화신호용 승압전압(VPUP) 발생기는, 도 7에 도시한 바와 같이, 승압전압(VPUP) 출력단자에 연결되어 승압전압(VPUP)의 레벨을 검출하여 레벨 검출신호를 출력하는 레벨 디텍터(52); 상기 레벨 검출신호에 응답하여 발진신호를 발생시켜 전압펌프로 공급하는 오실레이터(54); 및 상기 발진신호에 응답하여 승압전압(VPUP)을 출력하는 전압펌프(56)로 이루어진다. 각 부분의 세부 구성 및 동작은 상기 제1 실시예의 설명과 동일하다.
상기 오실레이터(54)는 홀수개의 인버터가 순환연결된 링오실레이터로 구현하는 경우가 많다. 상기 전압펌프(56)는 상기 오실레이터의 발진신호를 받아서 펌핑부(59)의 펌핑 커패시터의 충방전을 제어하는 제어신호를 출력하는 전압 제어부(58)와, 상기 제어신호에 응답하여 펌핑을 수행하는 펌핑부(59)로 구분할 수 있다. 또한, 상기 전압펌프는 도 8에 도시한 엔모스 트랜스퍼 타입의 더블러 전압펌프로 구현할 수 있다.
상기 균등화신호(BLEQ) 구동기는 가장 간단하게는 균등화신호(BLEQ)에 대한 발생 명령에 따라 상기 제2 승압전압(VPUP)의 출력을 스위칭하여 균등화신호(BLEQ)로서 출력하는 하나의 모스(MOS)로 또는 도 10의 구조로 구현할 수 있다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
본 발명에서는 저전력 장치에서 프리차지전압(VBLP) 레벨로 프리차지 시키기 위한 트랜지스터의 게이트에 가해지는 균등화신호(BLEQ)로서 더블러 펌프를 이용하여 제1 승압전압(VPP)보다는 낮고, 전원전압(VDD)보다는 높은 별도의 제2 승압전압(VPUP)이라는 내부 전원 전위를 생성하여 사용한다. 그 결과 제1 승압전압(VPP)를 균등화신호(BLEQ)로 사용할 때보다 전류를 절약하고, 전원전압(VDD)을 균등화신호(BLEQ)로 사용할 때보다 일정한 tRP를 만족시켜 소자의 신뢰성을 향상시킨다.
즉, 종래에서는 서로 대치(trade-off)되었는 전류 소모 절약 및 tRP특성개선의 효과를 본 발명에서는 동시에 달성하는 이점이 있다.
도 1은 종래 기술에 따른 메모리 소자 내 코아 영역 부분의 일실시 블럭도,
도 2는 종래 기술에 따른 메모리 소자 내 코아 영역 부분의 다른 실시 블럭도,
도 3은 본 발명의 제1 실시예에 따른 메모리 소자 내 코아 영역 부분의 블럭도,
도 4은 본 발명의 제2 실시예에 따른 메모리 소자 내 코아 영역 부분의 블럭도,
도 5는 도 3의 균등화신호(BLEQ)가 공급되는 이퀄라이저 및 프리차지부의 구체 회로도,
도 6는 도 3의 균등화신호(BLEQ)가 공급되는 아이오스위치 모듈의 구체 회로도,
도 7은 본 발명에 따른 제2 승압전압(VPUP) 발생기의 일실시 블럭도,
도 8은 1회 펌핑을 수행하는 제2 승압전압(VPUP) 발생기용 전압펌프의 일실시 회로도,
도 9는 2회 펌핑을 수행하는 제1 승압전압(VPP) 발생기용 전압펌프의 일실시 회로도,
도 10는 도 3의 균등화신호 구동기의 일실시 회로도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 셀 어레이 22 : 비트라인 센스엠프
23 : 프리차지부 24 : 센스엠프 컨트롤러
25 : 이퀄라이저 26 : 워드라인 구동기
27 : 아이오스위치 모듈 33 : 제1 승압전압(VPP) 발생기
34 : 제2 승압전압(VPUP) 발생기 36 : 균등화신호(BLEQ) 구동기

Claims (13)

  1. 비트라인 프리차지부 및 워드라인 구동기를 포함하는 반도체 메모리 소자에 있어서,
    전원전압을 승압하여 균등화 신호용 승압전압을 발생시키는 승압전압 발생기; 및
    균등화신호 발생 명령에 따라 상기 승압전압으로 균등화신호를 발생시키고, 발생시킨 균등화신호를 상기 프리차지부에 공급하는 균등화신호 구동기를 포함하며,
    상기 승압전압은 워드라인 구동기의 구동전원용 승압전압보다 낮은 것을 특징으로 하는 균등화신호 구동회로.
  2. 제 1항에 있어서, 상기 승압전압 발생기는,
    승압전압의 출력단자에 연결되어 승압전압의 레벨을 검출하여 오실레이터의 동작을 제어하는 레벨 디텍터;
    발진신호를 발생시켜 전압펌프로 공급하는 오실레이터; 및
    상기 발진신호에 응답하여 승압전압을 출력하는 전압펌프
    를 포함하는 균등화신호 구동회로.
  3. 제 2항에 있어서, 상기 전압펌프는,
    상기 오실레이터의 발진신호를 받아서 펌핑부의 펌핑 커패시터와 프리차지 커패시터를 제어 및 발진시키는 전압 제어부와, 상기 전압 제어부가 발진시킨 출력을 입력받아 펌핑을 수행하는 펌핑부를 포함하는 균등화신호 구동회로.
  4. 제 1항에 있어서,
    상기 승압전압 발생기는 상기 외부전원을 1단 펌핑하여 승압전압을 발생시키는 균등화신호 구동회로.
  5. 프리차지부를 포함하는 반도체 메모리 소자에 있어서,
    전원전압을 승압하여 제1 승압전압을 발생시키는 제1 승압전압 발생기;
    상기 전원전압을 승압하여 상기 제1 승압전압보다 낮은 제2 승압전압을 발생시키는 제2 승압전압 발생기; 및
    균등화신호 발생 명령에 따라 상기 제2 승압전압으로 균등화신호를 발생시키고, 발생시킨 균등화신호를 상기 프리차지부에 공급하는 균등화신호 구동기를 포함하는 반도체 메모리 소자.
  6. 제 5항에 있어서,
    워드라인 구동기를 더 포함하고,
    상기 제1 승압전압은 상기 워드라인 구동기에 구동원으로서 인가되는 반도체 메모리 소자.
  7. 제 5항 또는 6항에 있어서, 상기 제2 승압전압 발생기는,
    제2 승압전압 출력단자에 연결되어 제2 승압전압의 레벨을 검출하여 레벨 검출신호를 출력하기 위한 레벨 디텍터;
    상기 레벨 검출신호에 응답하여 발진신호를 발생시키기 위한 오실레이터; 및
    상기 발진신호에 응답하여 제2 승압전압을 출력하기 위한 전압펌프
    를 포함하는 반도체 메모리 소자.
  8. 제 7항에 있어서, 상기 전압펌프는,
    상기 발진신호를 받아서 하기 펌핑부의 펌핑 커패시터의 충방전을 제어하는 제어신호를 출력하기 위한 전압 제어부; 및
    상기 제어신호에 응답하여 펌핑을 수행하기 위한 펌핑부
    를 포함하는 반도체 메모리 소자.
  9. 제 5항 또는 6항에 있어서, 상기 제1 승압전압 발생기는 상기 외부전원을 2단 승압하여 제1 승압전압을 발생시키며,
    상기 제2 승압전압 발생기는 상기 외부전원을 1단 승압하여 제2 승압전압을 발생시키는 반도체 메모리 소자.
  10. 프리차지부 및 워드라인 구동기를 포함하는 반도체 메모리 소자에 있어서,
    전원전압을 승압하여 상기 워드라인 구동기의 구동원으로서 인가되는 제1 승압전압을 발생시키기 위한 제1 승압전압 발생기; 및
    균등화신호 발생 명령에 따라, 상기 전원전압을 승압하여 상기 제1 승압전압보다 낮은 제2 승압전압을 발생시켜서 상기 프리차지부로 인가하기 위한 제2 승압전압 발생기를 포함하는 반도체 메모리 소자.
  11. 제 10항에 있어서, 상기 제2 승압전압 발생기는,
    제2 승압전압 출력단자에 연결되어 제2 승압전압의 레벨을 검출하여 레벨 검출신호를 출력하기 위한 레벨 디텍터;
    상기 레벨 검출신호에 응답하여 발진신호를 발생시켜기 위한 오실레이터; 및
    상기 발진신호에 응답하여 제2 승압전압을 출력하기 위한 전압펌프
    를 포함하는 반도체 메모리 소자.
  12. 제 11항에 있어서, 상기 전압펌프는,
    상기 발진신호를 받아서 하기 펌핑부의 펌핑 커패시터의 충방전을 제어하는 제어신호를 출력하기 위한 전압 제어부; 및
    상기 제어신호에 응답하여 펌핑을 수행하는 펌핑부
    를 포함하는 반도체 메모리 소자.
  13. 제 10항에 있어서, 상기 제1 승압전압 발생기는 상기 외부전원을 2단 펌핑하여 승압전압을 발생시키며,
    상기 제2 승압전압 발생기는 상기 외부전원을 1단 펌핑하여 제2 승압전압을 발생시키는 반도체 메모리 소자.
KR1020040027130A 2004-04-20 2004-04-20 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자 KR100562654B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040027130A KR100562654B1 (ko) 2004-04-20 2004-04-20 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자
US11/019,496 US7280422B2 (en) 2004-04-20 2004-12-23 BLEQ driving circuit in semiconductor memory device
US11/709,745 US7339847B2 (en) 2004-04-20 2007-02-23 BLEQ driving circuit in semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040027130A KR100562654B1 (ko) 2004-04-20 2004-04-20 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자

Publications (2)

Publication Number Publication Date
KR20050101893A true KR20050101893A (ko) 2005-10-25
KR100562654B1 KR100562654B1 (ko) 2006-03-20

Family

ID=35096107

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040027130A KR100562654B1 (ko) 2004-04-20 2004-04-20 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자

Country Status (2)

Country Link
US (2) US7280422B2 (ko)
KR (1) KR100562654B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719171B1 (ko) * 2005-09-29 2007-05-18 주식회사 하이닉스반도체 반도체 메모리 장치
KR100733408B1 (ko) * 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동 방법
US7564728B2 (en) 2005-09-29 2009-07-21 Hynix Semiconductor, Inc. Semiconductor memory device and its driving method
US7672174B2 (en) 2005-09-29 2010-03-02 Hynix Semiconductor, Inc. Equalizing circuit for semiconductor memory device
US7978002B2 (en) 2008-11-04 2011-07-12 Samsung Electronics Co., Ltd. Voltage boosting circuit and semiconductor device
US8363489B2 (en) 2009-12-30 2013-01-29 Hynix Semiconductor Inc. Semiconductor device having bit line equalization using low voltage and a method thereof
US8570097B2 (en) 2011-07-26 2013-10-29 Hynix Semiconductor Inc. Semiconductor integrated circuit
US9343136B2 (en) 2013-12-19 2016-05-17 SK Hynix Inc. Semiconductor devices and integrated circuits including the same

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008052810A (ja) * 2006-08-24 2008-03-06 Nec Electronics Corp イコライズ回路及びその制御方法
KR100911187B1 (ko) * 2007-03-13 2009-08-06 주식회사 하이닉스반도체 래치 구조 및 그것을 포함하는 비트라인 센스앰프 구조
KR100937938B1 (ko) * 2007-09-04 2010-01-21 주식회사 하이닉스반도체 반도체 메모리 장치
KR101069670B1 (ko) * 2009-03-12 2011-10-04 주식회사 하이닉스반도체 반도체 메모리 장치
US9030884B2 (en) 2011-04-06 2015-05-12 Micron Technology, Inc. Method and apparatus for pre-charging data lines in a memory cell array
KR20130038030A (ko) * 2011-10-07 2013-04-17 삼성전자주식회사 반도체 메모리 장치
KR101981254B1 (ko) * 2012-04-05 2019-05-23 삼성전자 주식회사 반도체 장치 및 그 동작 방법
KR101895420B1 (ko) * 2012-05-25 2018-09-06 에스케이하이닉스 주식회사 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치
KR102171261B1 (ko) 2013-12-27 2020-10-28 삼성전자 주식회사 다수의 전압 발생부들을 갖는 메모리 장치
TWI564893B (zh) * 2015-06-30 2017-01-01 財團法人工業技術研究院 記憶體控制方法及其系統
KR102509328B1 (ko) * 2016-08-29 2023-03-15 에스케이하이닉스 주식회사 전압 스위치 장치 및 이를 구비하는 반도체 메모리 장치
TWI693766B (zh) * 2018-04-18 2020-05-11 力旺電子股份有限公司 靜電放電防護裝置
KR20210015209A (ko) 2019-08-01 2021-02-10 에스케이하이닉스 주식회사 데이터 라인 스위칭 제어회로 및 이를 포함하는 반도체 장치
KR20210099863A (ko) 2020-02-05 2021-08-13 삼성전자주식회사 휘발성 메모리 장치 및 휘발성 메모리 장치의 데이터 센싱 방법
CN113470710B (zh) * 2020-03-31 2024-03-26 长鑫存储技术有限公司 半导体存储器
US11367476B2 (en) 2020-08-10 2022-06-21 Micron Technology, Inc. Bit line equalization driver circuits and related apparatuses, methods, and computing systems to avoid degradation of pull-down transistors

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5257232A (en) * 1992-03-05 1993-10-26 International Business Machines Corporation Sensing circuit for semiconductor memory with limited bitline voltage swing
JPH06290588A (ja) 1993-04-01 1994-10-18 Mitsubishi Electric Corp 半導体装置
JPH0757466A (ja) * 1993-08-12 1995-03-03 Toshiba Corp 半導体集積回路
JPH07130175A (ja) * 1993-09-10 1995-05-19 Toshiba Corp 半導体記憶装置
JP3510335B2 (ja) * 1994-07-18 2004-03-29 株式会社ルネサステクノロジ 半導体記憶装置、内部電源電圧発生回路、内部高電圧発生回路、中間電圧発生回路、定電流源、および基準電圧発生回路
US5724286A (en) * 1994-12-14 1998-03-03 Mosaid Technologies Incorporated Flexible DRAM array
JPH0935474A (ja) * 1995-07-19 1997-02-07 Fujitsu Ltd 半導体記憶装置
JPH10302468A (ja) * 1997-04-23 1998-11-13 Toshiba Corp 半導体記憶装置
US6038186A (en) * 1997-09-12 2000-03-14 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device that can have power consumption reduced during self refresh mode
IT1307687B1 (it) * 1999-04-13 2001-11-14 St Microelectronics Srl Circuito e metodo di regolazione automatica della durata dellaequalizzazione nella fase di lettura di una memoria non volatile.
JP4149637B2 (ja) * 2000-05-25 2008-09-10 株式会社東芝 半導体装置
US6751152B2 (en) 2001-10-31 2004-06-15 International Business Machines Corporation Method and configuration to allow a lower wordline boosted voltage operation while increasing a sensing signal with access transistor threshold voltage

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100719171B1 (ko) * 2005-09-29 2007-05-18 주식회사 하이닉스반도체 반도체 메모리 장치
KR100733408B1 (ko) * 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동 방법
US7564728B2 (en) 2005-09-29 2009-07-21 Hynix Semiconductor, Inc. Semiconductor memory device and its driving method
US7672174B2 (en) 2005-09-29 2010-03-02 Hynix Semiconductor, Inc. Equalizing circuit for semiconductor memory device
US7978002B2 (en) 2008-11-04 2011-07-12 Samsung Electronics Co., Ltd. Voltage boosting circuit and semiconductor device
US8363489B2 (en) 2009-12-30 2013-01-29 Hynix Semiconductor Inc. Semiconductor device having bit line equalization using low voltage and a method thereof
US8570097B2 (en) 2011-07-26 2013-10-29 Hynix Semiconductor Inc. Semiconductor integrated circuit
US9343136B2 (en) 2013-12-19 2016-05-17 SK Hynix Inc. Semiconductor devices and integrated circuits including the same

Also Published As

Publication number Publication date
US20050232042A1 (en) 2005-10-20
KR100562654B1 (ko) 2006-03-20
US7339847B2 (en) 2008-03-04
US20070171745A1 (en) 2007-07-26
US7280422B2 (en) 2007-10-09

Similar Documents

Publication Publication Date Title
KR100562654B1 (ko) 균등화신호(ｂｌｅｑ) 구동회로 및 이를 사용한 반도체메모리 소자
US7772914B2 (en) Clock control circuit and voltage pumping device using the same
US8130586B2 (en) Semiconductor memory device and method of controlling the same
US9460776B2 (en) SRAM voltage assist
KR0183413B1 (ko) 차지-펌프형 부스터 회로
US7936624B2 (en) Reduced power bitline precharge scheme for low power applications in memory devices
US7031219B2 (en) Internal power management scheme for a memory chip in deep power down mode
US20020163847A1 (en) Dynamic random access memory with low power consumption
US6809986B2 (en) System and method for negative word line driver circuit
US7315195B2 (en) High voltage generation circuit
US7768340B2 (en) Voltage pumping device
US6888767B1 (en) Dual power sensing scheme for a memory device
US8902691B2 (en) Semiconductor device having charge pump circuit and information processing apparatus including the same
US5703814A (en) Semiconductor memory device having dual boosting circuits to reduce energy required to supply boosting voltages
KR20030043575A (ko) 반도체 집적 회로
US5448156A (en) Low power voltage regulator
US10438646B1 (en) Apparatuses and methods for providing power for memory refresh operations
KR100906647B1 (ko) 전력 소비를 줄일 수 있는 반도체 메모리 장치
US6307803B1 (en) Dynamic random access memory suitable for use as a compatible transistor of a static random access memory and the method for operating the same
JP2003168298A (ja) 半導体集積回路及び半導体集積回路のテスト方法
US6952116B2 (en) Non-cascading charge pump circuit and method
US6232824B1 (en) Semiconductor device capable of suppressing transient variation in level of internal power supply potential
JP4368994B2 (ja) 半導体装置
KR20030093035A (ko) 반도체 메모리 소자의 저 전류 소모형 고전압 발생 장치
KR0157294B1 (ko) 펌핑전압 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130225

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140221

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150223

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160223

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170223

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190220

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20200226

Year of fee payment: 15