JPH06290588A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06290588A JPH06290588A JP5075587A JP7558793A JPH06290588A JP H06290588 A JPH06290588 A JP H06290588A JP 5075587 A JP5075587 A JP 5075587A JP 7558793 A JP7558793 A JP 7558793A JP H06290588 A JPH06290588 A JP H06290588A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- circuit
- generation circuit
- timer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【目的】 半導体装置内の電源電圧ＶCC投入時のピーク
電流の低減を目的とする。 【構成】 電源電圧ＶCC投入時に動作するタイマー７を
もうけて、その時分割されたタイマー出力であるトリガ
ー信号Ａ、Ｂ、Ｃ、Ｄにより、基板電位発生回路（ＶBB
回路）３、ビットライン電位発生回路（ＶBL回路）４、
セルプレート電位発生回路（ＶGG回路）５、及び電源電
圧昇圧回路（ＶPP回路）６を動作するようにする。 【効果】 電源電圧ＶCC投入時のピーク電流を低減する
ことができる。
電流の低減を目的とする。 【構成】 電源電圧ＶCC投入時に動作するタイマー７を
もうけて、その時分割されたタイマー出力であるトリガ
ー信号Ａ、Ｂ、Ｃ、Ｄにより、基板電位発生回路（ＶBB
回路）３、ビットライン電位発生回路（ＶBL回路）４、
セルプレート電位発生回路（ＶGG回路）５、及び電源電
圧昇圧回路（ＶPP回路）６を動作するようにする。 【効果】 電源電圧ＶCC投入時のピーク電流を低減する
ことができる。
Description
【０００１】
【産業上の利用分野】この発明は、外部電源電圧
（ＶCC）投入時に発生するピーク電流を低減できるＤＲ
ＡＭ等の半導体装置に関するものである。
（ＶCC）投入時に発生するピーク電流を低減できるＤＲ
ＡＭ等の半導体装置に関するものである。
【０００２】
【従来の技術】従来の半導体装置の構成について図８を
参照しながら説明する。図８は、従来の半導体装置の構
成を示すブロック図である。
参照しながら説明する。図８は、従来の半導体装置の構
成を示すブロック図である。
【０００３】図８において、１は外部電源、２は半導体
装置を示す。また、３は基板電位発生回路（ＶBB回
路）、４はビットライン電位発生回路（ＶBL回路）、５
はセルプレート電位発生回路（ＶGG回路）、６は電源電
圧昇圧回路（ＶPP回路）を示す。これら基板電位発生回
路３〜電源電圧昇圧回路６は、通常、外部電源電圧（Ｖ
CC）が印加されることにより動作する。
装置を示す。また、３は基板電位発生回路（ＶBB回
路）、４はビットライン電位発生回路（ＶBL回路）、５
はセルプレート電位発生回路（ＶGG回路）、６は電源電
圧昇圧回路（ＶPP回路）を示す。これら基板電位発生回
路３〜電源電圧昇圧回路６は、通常、外部電源電圧（Ｖ
CC）が印加されることにより動作する。
【０００４】前述した基板電位発生回路３は、ＤＲＡＭ
等のメモリＩＣの基板電位に使用する。この基板電位発
生回路３の発生電位ＶBBは、例えば、電源電圧ＶCC＝５
Ｖのとき、ＶBB＝−２〜−３Ｖである。
等のメモリＩＣの基板電位に使用する。この基板電位発
生回路３の発生電位ＶBBは、例えば、電源電圧ＶCC＝５
Ｖのとき、ＶBB＝−２〜−３Ｖである。
【０００５】また、ビットライン電位発生回路４の発生
電位ＶBLは、電源電圧ＶCCに対して半分である。例え
ば、電源電圧ＶCC＝５Ｖのとき、ＶBL＝２．５Ｖであ
る。メモリセルの入出力ライン（ビットライン）のイコ
ライズ用に使用する電位である。
電位ＶBLは、電源電圧ＶCCに対して半分である。例え
ば、電源電圧ＶCC＝５Ｖのとき、ＶBL＝２．５Ｖであ
る。メモリセルの入出力ライン（ビットライン）のイコ
ライズ用に使用する電位である。
【０００６】さらに、セルプレート電位発生回路５の発
生電位ＶGGは、ビットライン電位発生回路４と同じであ
る。メモリセル内のＤＲＡＭで記憶素子として使用して
いるキャパシタへ電位を供給する。
生電位ＶGGは、ビットライン電位発生回路４と同じであ
る。メモリセル内のＤＲＡＭで記憶素子として使用して
いるキャパシタへ電位を供給する。
【０００７】そして、電源電圧昇圧回路６は、低電圧品
の電源として使用されており、その発生電位ＶPPは電源
電圧ＶCC＋２Ｖｔｈに設定されている。例えば、電源電
圧ＶCC＝３．３Ｖ、Ｖｔｈ＝０．５Ｖのとき、ＶPP＝
４．３Ｖである。高速化のために、内部電圧を上げてい
る。
の電源として使用されており、その発生電位ＶPPは電源
電圧ＶCC＋２Ｖｔｈに設定されている。例えば、電源電
圧ＶCC＝３．３Ｖ、Ｖｔｈ＝０．５Ｖのとき、ＶPP＝
４．３Ｖである。高速化のために、内部電圧を上げてい
る。
【０００８】次に、従来の半導体装置の動作について図
９を参照しながら説明する。図９は、従来の半導体装置
の動作を示すタイミングチャートである。
９を参照しながら説明する。図９は、従来の半導体装置
の動作を示すタイミングチャートである。
【０００９】外部電源１は、その電源電圧ＶCCが半導体
装置２に印加されることにより基板電位発生回路３〜電
源電圧昇圧回路６を動作させていた。すなわち、図９
（ａ）に示すように、電源電圧ＶCCが印加されると、基
板電位発生回路３〜電源電圧昇圧回路６が同時に動作
し、図９（ｂ）に示すように、ピーク電流が発生する。
装置２に印加されることにより基板電位発生回路３〜電
源電圧昇圧回路６を動作させていた。すなわち、図９
（ａ）に示すように、電源電圧ＶCCが印加されると、基
板電位発生回路３〜電源電圧昇圧回路６が同時に動作
し、図９（ｂ）に示すように、ピーク電流が発生する。
【００１０】
【発明が解決しようとする課題】上述したような従来の
半導体装置では、外部電源電圧ＶCCが印加されると、基
板電位発生回路３、ビットライン電位発生回路４、セル
プレート電位発生回路５及び電源電圧昇圧回路６が同時
に動作し、ピーク電流が発生するという問題点があっ
た。また、半導体装置はシステム上複数個使用されるの
でその個数分ピーク電流が増加するという問題点があっ
た。
半導体装置では、外部電源電圧ＶCCが印加されると、基
板電位発生回路３、ビットライン電位発生回路４、セル
プレート電位発生回路５及び電源電圧昇圧回路６が同時
に動作し、ピーク電流が発生するという問題点があっ
た。また、半導体装置はシステム上複数個使用されるの
でその個数分ピーク電流が増加するという問題点があっ
た。
【００１１】この発明は、前述した問題点を解決するた
めになされたもので、外部電源電圧ＶCC投入時のピーク
電流を低減することができ、システム実装時の外部電源
電圧ＶCC投入時のピーク電流を低減することができる半
導体装置を得ることを目的とする。
めになされたもので、外部電源電圧ＶCC投入時のピーク
電流を低減することができ、システム実装時の外部電源
電圧ＶCC投入時のピーク電流を低減することができる半
導体装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、外部電源電圧投入時に基板電位発生回
路、ビットライン電位発生回路、セルプレート電位発生
回路及び電源電圧昇圧回路を時分割で動作させるタイマ
ーを備えたものである。
る半導体装置は、外部電源電圧投入時に基板電位発生回
路、ビットライン電位発生回路、セルプレート電位発生
回路及び電源電圧昇圧回路を時分割で動作させるタイマ
ーを備えたものである。
【００１３】この発明の請求項２に係る半導体装置は、
外部電源電圧投入時に基板電位発生回路、ビットライン
電位発生回路、セルプレート電位発生回路及び電源電圧
昇圧回路を時分割で動作させるタイマーと、前記タイマ
ーの周期を変更するパッドとを備えたものである。
外部電源電圧投入時に基板電位発生回路、ビットライン
電位発生回路、セルプレート電位発生回路及び電源電圧
昇圧回路を時分割で動作させるタイマーと、前記タイマ
ーの周期を変更するパッドとを備えたものである。
【００１４】
【作用】この発明の請求項１に係る半導体装置において
は、タイマーによって、外部電源電圧投入時に基板電位
発生回路、ビットライン電位発生回路、セルプレート電
位発生回路及び電源電圧昇圧回路が時分割で動作させら
れる。
は、タイマーによって、外部電源電圧投入時に基板電位
発生回路、ビットライン電位発生回路、セルプレート電
位発生回路及び電源電圧昇圧回路が時分割で動作させら
れる。
【００１５】この発明の請求項２に係る半導体装置にお
いては、タイマーによって、外部電源電圧投入時に基板
電位発生回路、ビットライン電位発生回路、セルプレー
ト電位発生回路及び電源電圧昇圧回路が時分割で動作さ
せられる。また、パッドによって、前記タイマーの周期
が変更される。
いては、タイマーによって、外部電源電圧投入時に基板
電位発生回路、ビットライン電位発生回路、セルプレー
ト電位発生回路及び電源電圧昇圧回路が時分割で動作さ
せられる。また、パッドによって、前記タイマーの周期
が変更される。
【００１６】
実施例１．この発明の実施例１の構成について図１を参
照しながら説明する。図１は、この発明の実施例１の構
成を示すブロック図であり、外部電源１、基板電位発生
回路３〜電源電圧昇圧回路６は上述した従来装置のもの
と同様である。なお、各図中、同一符号は同一又は相当
部分を示す。
照しながら説明する。図１は、この発明の実施例１の構
成を示すブロック図であり、外部電源１、基板電位発生
回路３〜電源電圧昇圧回路６は上述した従来装置のもの
と同様である。なお、各図中、同一符号は同一又は相当
部分を示す。
【００１７】図１において、２Ａは半導体装置、７は電
源電圧ＶCCが印加されて動作するタイマーである。
源電圧ＶCCが印加されて動作するタイマーである。
【００１８】次に、この発明の実施例１の動作について
図２を参照しながら説明する。図２は、この発明の実施
例１の動作を示すタイミングチャートである。図２にお
いて、（ａ）は電源電圧ＶCC、（ｂ）〜（ｅ）はタイマ
ー７のトリガー信号Ａ〜Ｄ、（ｆ）〜（ｉ）はトリガー
信号Ａ〜Ｄに対応したピーク電流、（ｊ）はトータルの
ピーク電流をそれぞれ示す。
図２を参照しながら説明する。図２は、この発明の実施
例１の動作を示すタイミングチャートである。図２にお
いて、（ａ）は電源電圧ＶCC、（ｂ）〜（ｅ）はタイマ
ー７のトリガー信号Ａ〜Ｄ、（ｆ）〜（ｉ）はトリガー
信号Ａ〜Ｄに対応したピーク電流、（ｊ）はトータルの
ピーク電流をそれぞれ示す。
【００１９】電源電圧ＶCC投入と同時に動作するタイマ
ー７を使用し、図２（ｂ）〜（ｅ）に示すように、時分
割したトリガー信号Ａ〜Ｄを発生させ、それらの信号に
より基板電位発生回路３、ビットライン電位発生回路
４、セルプレート電位発生回路５及び電源電圧昇圧回路
６の順で動作するようにすることにより、ピーク電流を
分散させ、図２（ｊ）に示すように、ピーク電流の絶対
値を小さくすることができる。
ー７を使用し、図２（ｂ）〜（ｅ）に示すように、時分
割したトリガー信号Ａ〜Ｄを発生させ、それらの信号に
より基板電位発生回路３、ビットライン電位発生回路
４、セルプレート電位発生回路５及び電源電圧昇圧回路
６の順で動作するようにすることにより、ピーク電流を
分散させ、図２（ｊ）に示すように、ピーク電流の絶対
値を小さくすることができる。
【００２０】各回路３〜６の活性化の最適順位は、前述
したとおりである。理由は、以下のとおりである。メモ
リＩＣのＤＲＡＭでは、仕様により、電源投入後、５０
０μｓ以内に全ての回路を活性化しなければならない。
従って、最適順位は、基板電位（ＶBB）は早く安定させ
ないとＣＭＯＳ特有の不具合であるラッチアップを起こ
す可能性があるので、基板電位発生回路３を最初に活性
化する。ビットライン電位発生回路４とセルプレート電
位発生回路５は、順番を逆にしてもよい。電源電圧昇圧
回路６を最後にしたのは、電流消費が大きい回路はこの
電源電圧昇圧回路６と基板電位発生回路３なので、ピー
ク電流を減らすために、電源電圧昇圧回路６と基板電位
発生回路３の活性化時間の間をあけるためである。
したとおりである。理由は、以下のとおりである。メモ
リＩＣのＤＲＡＭでは、仕様により、電源投入後、５０
０μｓ以内に全ての回路を活性化しなければならない。
従って、最適順位は、基板電位（ＶBB）は早く安定させ
ないとＣＭＯＳ特有の不具合であるラッチアップを起こ
す可能性があるので、基板電位発生回路３を最初に活性
化する。ビットライン電位発生回路４とセルプレート電
位発生回路５は、順番を逆にしてもよい。電源電圧昇圧
回路６を最後にしたのは、電流消費が大きい回路はこの
電源電圧昇圧回路６と基板電位発生回路３なので、ピー
ク電流を減らすために、電源電圧昇圧回路６と基板電位
発生回路３の活性化時間の間をあけるためである。
【００２１】この発明の実施例１のタイマーの具体的構
成について図３を参照しながら説明する。図３は、この
発明の実施例１のタイマーの構成を示す図である。
成について図３を参照しながら説明する。図３は、この
発明の実施例１のタイマーの構成を示す図である。
【００２２】図３において、タイマー７は、リングオシ
レーター８と４ビットシフトレジスタ９とを備える。
レーター８と４ビットシフトレジスタ９とを備える。
【００２３】この発明の実施例１のタイマー７の動作に
ついて図４を参照しながら説明する。図４は、この発明
の実施例１のタイマー７の動作を示すタイミングチャー
トである。図４において、（ｂ）はリングオシレーター
８の出力パルスを示す。
ついて図４を参照しながら説明する。図４は、この発明
の実施例１のタイマー７の動作を示すタイミングチャー
トである。図４において、（ｂ）はリングオシレーター
８の出力パルスを示す。
【００２４】電源電圧ＶCC投入後、一定パルスを発生す
るリングオシレーター８を使用し、図４（ｂ）に示す、
その一定周期出力Ｅを４ビットのシフトレジスタ９に供
給し、図４（ｃ）〜（ｆ）に示すような時分割したトリ
ガー信号Ａ〜Ｄを作る。リングオシレーター８をある値
の周期に設計（例えば、１００μｓ周期）して、その出
力Ｅをシフトレジスタ９に入力すれば１００μｓ位相差
の時分割したトリガー信号Ａ〜Ｄを発生する。そして、
これらのトリガー信号を基板電位発生回路３〜電源電圧
昇圧回路６のアクティブ信号として使用する。
るリングオシレーター８を使用し、図４（ｂ）に示す、
その一定周期出力Ｅを４ビットのシフトレジスタ９に供
給し、図４（ｃ）〜（ｆ）に示すような時分割したトリ
ガー信号Ａ〜Ｄを作る。リングオシレーター８をある値
の周期に設計（例えば、１００μｓ周期）して、その出
力Ｅをシフトレジスタ９に入力すれば１００μｓ位相差
の時分割したトリガー信号Ａ〜Ｄを発生する。そして、
これらのトリガー信号を基板電位発生回路３〜電源電圧
昇圧回路６のアクティブ信号として使用する。
【００２５】タイマー７の周期については、電源電圧Ｖ
CC投入後、５００μｓ以内にメモリＩＣを安定させない
といけないので、基板電位発生回路３〜電源電圧昇圧回
路６のタイマーは約１００μｓ以下にしなければならな
い。ただし、周期を短くしすぎるとピーク電流のかさな
り効果が小さくなるので、１０〜１００μｓ程度が適当
な値である。
CC投入後、５００μｓ以内にメモリＩＣを安定させない
といけないので、基板電位発生回路３〜電源電圧昇圧回
路６のタイマーは約１００μｓ以下にしなければならな
い。ただし、周期を短くしすぎるとピーク電流のかさな
り効果が小さくなるので、１０〜１００μｓ程度が適当
な値である。
【００２６】この発明の実施例１は、前述したように、
タイマー７を使用して基板電位発生回路３、ビットライ
ン電位発生回路４、セルプレート電位発生回路５、電源
電圧昇圧回路６を時分割で動作するようしたものであ
る。つまり、外部電源電圧ＶCC投入後、タイマー７を使
用し、タイマー出力Ａ〜Ｄにより基板電位発生回路３、
ビットライン電位発生回路４、セルプレート電位発生回
路５、電源電圧昇圧回路６を動作させることにより、各
回路ピーク電流を分散させるので、ピーク電流を減らす
ことができる。
タイマー７を使用して基板電位発生回路３、ビットライ
ン電位発生回路４、セルプレート電位発生回路５、電源
電圧昇圧回路６を時分割で動作するようしたものであ
る。つまり、外部電源電圧ＶCC投入後、タイマー７を使
用し、タイマー出力Ａ〜Ｄにより基板電位発生回路３、
ビットライン電位発生回路４、セルプレート電位発生回
路５、電源電圧昇圧回路６を動作させることにより、各
回路ピーク電流を分散させるので、ピーク電流を減らす
ことができる。
【００２７】実施例２．なお、上記実施例１では、デバ
イス単体のピーク電流の低減について説明したが、図５
に示すように、外部パッドを設け、その信号をタイマー
に供給することにより、パッドのワイヤーボンディング
の場所により、タイマーの分周時間を変えることがで
き、タイマー時間の異なるデバイスを数通り用意するこ
とによりシステム実装時のピーク電流を低減することが
できる。
イス単体のピーク電流の低減について説明したが、図５
に示すように、外部パッドを設け、その信号をタイマー
に供給することにより、パッドのワイヤーボンディング
の場所により、タイマーの分周時間を変えることがで
き、タイマー時間の異なるデバイスを数通り用意するこ
とによりシステム実装時のピーク電流を低減することが
できる。
【００２８】この発明の実施例２の構成について図５及
び図６を参照しながら説明する。図５は、この発明の実
施例２の構成を示すブロック図である。また、図６は、
この発明の実施例２のタイマー及びパッドの具体的構成
を示す図である。
び図６を参照しながら説明する。図５は、この発明の実
施例２の構成を示すブロック図である。また、図６は、
この発明の実施例２のタイマー及びパッドの具体的構成
を示す図である。
【００２９】図５において、７Ａはタイマー、１０はパ
ッド部である。
ッド部である。
【００３０】図６において、パッド部１０は、トランジ
スタ１１、１２と、パッド１３、１４とを備える。ま
た、タイマー７Ａは、リングオシレーター１５、１６
と、トランスファーゲート１７、１８と、シフトレジス
タ１９とを備える。
スタ１１、１２と、パッド１３、１４とを備える。ま
た、タイマー７Ａは、リングオシレーター１５、１６
と、トランスファーゲート１７、１８と、シフトレジス
タ１９とを備える。
【００３１】次に、この発明の実施例２の動作について
図７を参照しながら説明する。図７は、この発明の実施
例２の動作を示すタイミングチャートである。図７にお
いて、（ａ）は電源電圧ＶCC、（ｂ）はパッド１３の出
力Ｆ、（ｃ）はパッド１４の出力Ｈ、（ｄ）はリングオ
シレーター１５のパルスＧ、（ｅ）はリングオシレータ
ー１６のパルスＪをそれぞれ示す。
図７を参照しながら説明する。図７は、この発明の実施
例２の動作を示すタイミングチャートである。図７にお
いて、（ａ）は電源電圧ＶCC、（ｂ）はパッド１３の出
力Ｆ、（ｃ）はパッド１４の出力Ｈ、（ｄ）はリングオ
シレーター１５のパルスＧ、（ｅ）はリングオシレータ
ー１６のパルスＪをそれぞれ示す。
【００３２】この実施例２は、前述した実施例１のタイ
マー７の周期を変化させることを可能にしたもので、そ
の手段としてパッド１３、１４（パッドチェンジ）を用
いて実現したものである。
マー７の周期を変化させることを可能にしたもので、そ
の手段としてパッド１３、１４（パッドチェンジ）を用
いて実現したものである。
【００３３】短いタイマー周期はパッド１３、長いタイ
マー周期はパッド１４を選択するようにし、アセンブリ
時に、任意のパッドを電源電圧につるようにボンディン
グする。なお、トランジスタ１１又は１２は、ボンディ
ングされないときにパッド１３、１４をＧＮＤレベルに
するためのものである。なお、あらかじめ、リングオシ
レーター１５は短周期に設定し、リングオシレーター１
６は長周期に設定しておく。
マー周期はパッド１４を選択するようにし、アセンブリ
時に、任意のパッドを電源電圧につるようにボンディン
グする。なお、トランジスタ１１又は１２は、ボンディ
ングされないときにパッド１３、１４をＧＮＤレベルに
するためのものである。なお、あらかじめ、リングオシ
レーター１５は短周期に設定し、リングオシレーター１
６は長周期に設定しておく。
【００３４】タイマー７Ａのタイマー周期を短くする場
合は、パッド部１０のパッド１３にボンディングする。
そうすると、図７（ｂ）に示すように、パッド１３から
ハイレベル“Ｈ”信号Ｆが出力され、これにより短周期
に設定されたリングオシレーター１５をアクティブにす
る。そして、図７（ｄ）に示すように、リングオシレー
ター１５から短周期のパルスＧが出力されて、トランス
ファーゲート１７を通じてシフトレジスタ１９に供給さ
れる。その結果、間隔の短いトリガー信号Ａ〜Ｄがシフ
トレジスタ１９から出力される。このとき、パッド１４
はボンディングされていないので、図７（ｃ）に示すよ
うに、その出力はローレベル“Ｌ”信号Ｈであり、長周
期に設定されたリングオシレーター１６のパルスＪはシ
フトレジスタ１９には供給されない。
合は、パッド部１０のパッド１３にボンディングする。
そうすると、図７（ｂ）に示すように、パッド１３から
ハイレベル“Ｈ”信号Ｆが出力され、これにより短周期
に設定されたリングオシレーター１５をアクティブにす
る。そして、図７（ｄ）に示すように、リングオシレー
ター１５から短周期のパルスＧが出力されて、トランス
ファーゲート１７を通じてシフトレジスタ１９に供給さ
れる。その結果、間隔の短いトリガー信号Ａ〜Ｄがシフ
トレジスタ１９から出力される。このとき、パッド１４
はボンディングされていないので、図７（ｃ）に示すよ
うに、その出力はローレベル“Ｌ”信号Ｈであり、長周
期に設定されたリングオシレーター１６のパルスＪはシ
フトレジスタ１９には供給されない。
【００３５】一方、タイマー７Ａのタイマー周期を長く
する場合は、前述の逆の動作を行うようにすればよい。
すなわち、パッド部１０のパッド１４にボンディングす
る。そうすると、パッド１４からハイレベル“Ｈ”信号
が出力され、これにより長周期に設定されたリングオシ
レーター１６をアクティブにする。そして、図７（ｅ）
に示すように、リングオシレーター１６から長周期のパ
ルスＪが出力されて、トランスファーゲート１８を通じ
てシフトレジスタ１９に供給される。その結果、間隔の
長いトリガー信号Ａ〜Ｄがシフトレジスタ１９から出力
される。このとき、パッド１３はボンディングされてい
ないので、その出力はローレベル“Ｌ”信号であり、短
周期に設定されたリングオシレーター１５のパルスＧは
シフトレジスタ１９には供給されない。
する場合は、前述の逆の動作を行うようにすればよい。
すなわち、パッド部１０のパッド１４にボンディングす
る。そうすると、パッド１４からハイレベル“Ｈ”信号
が出力され、これにより長周期に設定されたリングオシ
レーター１６をアクティブにする。そして、図７（ｅ）
に示すように、リングオシレーター１６から長周期のパ
ルスＪが出力されて、トランスファーゲート１８を通じ
てシフトレジスタ１９に供給される。その結果、間隔の
長いトリガー信号Ａ〜Ｄがシフトレジスタ１９から出力
される。このとき、パッド１３はボンディングされてい
ないので、その出力はローレベル“Ｌ”信号であり、短
周期に設定されたリングオシレーター１５のパルスＧは
シフトレジスタ１９には供給されない。
【００３６】なお、この実施例２だけでなく、前述した
実施例１もシステム実装時にシステムのピーク電流の低
減が可能である。ここで説明している「システム」と
は、例えばメモリＩＣを数十個実装したボードを想定し
たものである。実施例１において、デバイス単体のピー
ク電流を減らせば、数十個実装時も同様にピーク電流を
減らすことができる。例えば、デバイス単体で１０ｍＡ
のピーク電流があるとき、ＩＣカードに１０個のデバイ
スが載っていればＩＣカードのピーク電流は１００ｍＡ
となる。従って、デバイス単体のピーク電流を半分にす
ればＩＣカードのピーク電流は５０ｍＡとなる。
実施例１もシステム実装時にシステムのピーク電流の低
減が可能である。ここで説明している「システム」と
は、例えばメモリＩＣを数十個実装したボードを想定し
たものである。実施例１において、デバイス単体のピー
ク電流を減らせば、数十個実装時も同様にピーク電流を
減らすことができる。例えば、デバイス単体で１０ｍＡ
のピーク電流があるとき、ＩＣカードに１０個のデバイ
スが載っていればＩＣカードのピーク電流は１００ｍＡ
となる。従って、デバイス単体のピーク電流を半分にす
ればＩＣカードのピーク電流は５０ｍＡとなる。
【００３７】
【発明の効果】この発明の請求項１に係る半導体装置
は、以上説明したとおり、外部電源電圧投入時に基板電
位発生回路、ビットライン電位発生回路、セルプレート
電位発生回路、及び電源電圧昇圧回路を時分割で動作さ
せるタイマーを備えたので、電源電圧投入時に発生する
ピーク電流を分散することができ、ピーク電流の小さい
半導体装置を提供することができるという効果を奏す
る。
は、以上説明したとおり、外部電源電圧投入時に基板電
位発生回路、ビットライン電位発生回路、セルプレート
電位発生回路、及び電源電圧昇圧回路を時分割で動作さ
せるタイマーを備えたので、電源電圧投入時に発生する
ピーク電流を分散することができ、ピーク電流の小さい
半導体装置を提供することができるという効果を奏す
る。
【００３８】この発明の請求項２に係る半導体装置は、
以上説明したとおり、外部電源電圧投入時に基板電位発
生回路、ビットライン電位発生回路、セルプレート電位
発生回路、及び電源電圧昇圧回路を時分割で動作させる
タイマーと、前記タイマーの周期を変更するパッドとを
備えたので、電源電圧投入時に発生するピーク電流を分
散することができ、ピーク電流の小さいシステムを提供
することができるという効果を奏する。
以上説明したとおり、外部電源電圧投入時に基板電位発
生回路、ビットライン電位発生回路、セルプレート電位
発生回路、及び電源電圧昇圧回路を時分割で動作させる
タイマーと、前記タイマーの周期を変更するパッドとを
備えたので、電源電圧投入時に発生するピーク電流を分
散することができ、ピーク電流の小さいシステムを提供
することができるという効果を奏する。
【図１】この発明の実施例１の構成を示すブロック図で
ある。
ある。
【図２】この発明の実施例１の動作を示すタイミングチ
ャートである。
ャートである。
【図３】この発明の実施例１のタイマーの構成を示す図
である。
である。
【図４】この発明の実施例１のタイマーの動作を示すタ
イミングチャートである。
イミングチャートである。
【図５】この発明の実施例２の構成を示すブロック図で
ある。
ある。
【図６】この発明の実施例２のタイマー及びパッドの構
成を示す図である。
成を示す図である。
【図７】この発明の実施例２のタイマーの動作を示すタ
イミングチャートである。
イミングチャートである。
【図８】従来の半導体装置の構成を示すブロック図であ
る。
る。
【図９】従来の半導体装置の動作を示すタイミングチャ
ートである。
ートである。
１ 外部電源 ２Ａ 半導体装置 ２Ｂ 半導体装置 ３ 基板電位発生回路 ４ ビットライン電位発生回路 ５ セルプレート電位発生回路 ６ 電源電圧昇圧回路 ７ タイマー ７Ａ タイマー ８ リングオシレーター ９ ４ビットシフトレジスタ １０ パッド部 １１ トランジスタ １２ トランジスタ １３ パッド １４ パッド １５ リングオシレーター １６ リングオシレーター １９ シフトレジスタ
Claims (2)
- 【請求項１】 外部電源電圧投入時に基板電位発生回
路、ビットライン電位発生回路、セルプレート電位発生
回路、及び電源電圧昇圧回路を時分割で動作させるタイ
マーを備えたことを特徴とする半導体装置。 - 【請求項２】 外部電源電圧投入時に基板電位発生回
路、ビットライン電位発生回路、セルプレート電位発生
回路、及び電源電圧昇圧回路を時分割で動作させるタイ
マー、並びに前記タイマーの周期を変更するパッドを備
えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075587A JPH06290588A (ja) | 1993-04-01 | 1993-04-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075587A JPH06290588A (ja) | 1993-04-01 | 1993-04-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06290588A true JPH06290588A (ja) | 1994-10-18 |
Family
ID=13580487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075587A Pending JPH06290588A (ja) | 1993-04-01 | 1993-04-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06290588A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697289B1 (en) | 1999-04-28 | 2004-02-24 | Nec Corporation | Redundant address setting circuit and semiconductor memory device including the same |
| JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| US7280422B2 (en) | 2004-04-20 | 2007-10-09 | Hynix Semiconductor Inc. | BLEQ driving circuit in semiconductor memory device |
| JP2008077834A (ja) * | 2007-12-10 | 2008-04-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
1993
- 1993-04-01 JP JP5075587A patent/JPH06290588A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190469A (ja) * | 1997-05-30 | 2006-07-20 | Micron Technology Inc | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| JP4495096B2 (ja) * | 1997-05-30 | 2010-06-30 | ミクロン テクノロジー，インコーポレイテッド | ２５６Ｍｅｇダイナミックランダムアクセスメモリ |
| US6697289B1 (en) | 1999-04-28 | 2004-02-24 | Nec Corporation | Redundant address setting circuit and semiconductor memory device including the same |
| US7280422B2 (en) | 2004-04-20 | 2007-10-09 | Hynix Semiconductor Inc. | BLEQ driving circuit in semiconductor memory device |
| US7339847B2 (en) | 2004-04-20 | 2008-03-04 | Hynix Semiconductor, Inc. | BLEQ driving circuit in semiconductor memory device |
| JP2008077834A (ja) * | 2007-12-10 | 2008-04-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4558033B2 (ja) * | 2007-12-10 | 2010-10-06 | 株式会社東芝 | 不揮発性半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825705A (en) | Semiconductor memory device having self-refreshing function | |
| US6703891B2 (en) | Charge pump with improved reliability | |
| US7345461B2 (en) | Semiconductor circuit device and data processing system | |
| US4780854A (en) | Semiconductor integrated circuit device | |
| KR0172337B1 (ko) | 반도체 메모리장치의 내부승압전원 발생회로 | |
| US4639622A (en) | Boosting word-line clock circuit for semiconductor memory | |
| KR950012454A (ko) | 다수의 내부 전원을 갖는 동적 메모리장치 | |
| US4585954A (en) | Substrate bias generator for dynamic RAM having variable pump current level | |
| US5532640A (en) | Voltage generator circuit generating stable negative potential | |
| KR0183467B1 (ko) | 프로그램 전압이 상승하는 시간이 짧은 반도체 기억장치 | |
| JP3735824B2 (ja) | 昇圧回路を備えた半導体メモリ装置 | |
| JP3526100B2 (ja) | モード設定回路 | |
| JPS6199363A (ja) | 基板電位発生回路 | |
| JPH06290588A (ja) | 半導体装置 | |
| JPH11111946A (ja) | 半導体記憶装置 | |
| KR970065700A (ko) | 전압 변환 회로를 갖는 반도체 기억장치 | |
| KR100323981B1 (ko) | 반도체 메모리 장치의 내부전원전압 발생회로 | |
| KR970023357A (ko) | 메모리의 기판전압 공급 제어회로 | |
| JP2613579B2 (ja) | 集積半導体回路内の発生器回路 | |
| KR0125079Y1 (ko) | 칩 내부소자에 안정된 전원전압을 공급하기 위한 반도체 장치 | |
| JP3087677B2 (ja) | 半導体装置 | |
| JPH10172280A (ja) | 半導体集積回路 | |
| JPH0758887B2 (ja) | Ｒｃ時定数を利用した可変クロック遅延回路 | |
| JPS6050000B2 (ja) | Ｍｉｓ電界効果型半導体回路装置 | |
| JPS6361495A (ja) | 半導体記憶装置 |