JP4558033B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、例えば冗長用のアドレスや、チップ内部で生成される各種電圧のレベル調整を行うために使用されるデータがヒューズデータとしてメモリセルに記憶され、パワーオン時に、これらのヒューズデータをメモリセルから読み出すようにした不揮発性半導体記憶装置に関する。

通常、半導体メモリでは、予め、冗長用のアドレスや、チップ内部で生成される各種電圧のレベル調整を行うための初期データがヒューズデータとして記憶される。ヒューズデータを記憶するヒューズとしては、例えば、レーザー光の照射によって溶断できるレーザヒューズや、トランジスタ素子やキャパシタ素子を電気的に破壊することで電流の導通状態を制御する電気ヒューズ及びメモリセルの一部をヒューズ領域として使用するＲＯＭヒューズ等があり、不揮発性メモリの場合にはＲＯＭヒューズが用いられる。

ＲＯＭヒューズが設けられた不揮発性メモリでは、パワーオン時にパワーオンリセット信号が生成され、このパワーオンリセット信号に応じてチップ内部の全ての回路のリセット動作が行われると共に、ＲＯＭヒューズに記憶されたヒューズデータが読み出され、ラッチ回路でヒューズデータが保持される。

図２５は、パワーオン時に、ＲＯＭヒューズからヒューズデータが読み出され、ラッチ回路でヒューズデータがセットされるＲＯＭリード（ＲＯＭ ＲＥＡＤ）動作を伴った不揮発性メモリにおける電源電圧ＶＣＣと消費電流ＩＣＣの変化を示している。なお、ここでは不揮発性メモリとして特にＮＡＮＤフラッシュメモリの場合を例に説明する。

電源電圧ＶＣＣが立ち上がり、パワーオン検知レベルに達すると、パワーオン検知回路からパワーオンリセット信号が出力される。このパワーオンリセット信号がＲＯＭリード制御回路に供給され、さらにＲＯＭリード制御回路からＲＯＭリード起動信号が出力されることで、ＲＯＭリード動作が開始される。ＲＯＭリード動作は通常のリード動作と全く同じ動作であり、アクセス領域がＲＯＭヒューズ領域である点と、読み出されたＲＯＭヒューズデータを周辺ロジック回路のラッチにセットする動作がある点が異なるだけである。

ＲＯＭリード動作中の消費電流の値は、リード動作の初期の段階ではビット線をプリチャージするために大きなピークを持ち、その後のデータセット時（ラッチ時）では平均した低い値となる。すなわち、リード動作時には読み出し動作に必要な昇圧回路等を含む各種電圧生成回路が動作するために、平均数ｍＡ程度の大きな電流が流れる。読み出しが終了すると、センスアンプでセンスされたデータを周辺回路に転送してラッチさせる動作が行われる。このときは昇圧回路の動作が必要でないため、消費電流の値は低くなる。

ところで、最近の不揮発性メモリは、素子の微細化と共に安価な大容量メモリとして広く用いられるようになり、複数個の、例えば４個や８個のメモリチップを同一パッケージ内に収めて使用する場合が多くなった。

このように複数個のメモリチップが設けられた不揮発性メモリでは、電源電圧が立ち上がると、個々のメモリチップ内でパワーオンリセット動作が並行して行われ、ヒューズデータを取り込むためのＲＯＭリード動作が全メモリチップで並行して行われる。この後、ユーザーにより、例えばリードコマンドが入力されて、ある特定のメモリチップのメモリ領域がアドレス指定されると、通常のリード動作が行われる。

パワーオンリセット動作後にコマンドが入力されることで起動される通常の動作については、複数個のチップが同時に動作することがないので何の問題も生じない。しかし、ＲＯＭリード動作の場合、外部からアドレスが入力されるわけでもなく、電源が投入されることで自動的に起動されるので、個々のメモリチップでは並行してＲＯＭリード動作が開始される。このため、個々のメモリチップ内のパワーオン検知回路においてパワーオン検知のタイミングのばらつきが実質上存在しない場合、ＲＯＭリード動作が全てのメモリチップで一斉に開始されるので、ＲＯＭリード動作時における消費電流は、メモリチップが１個の場合と比べて単純に４倍、８倍と増加する。

すなわち、従来では、複数個のメモリチップを使用して不揮発性メモリを構成すると、パワーオン直後における消費電流が大きなものとなる。従って、システムの電源供給能力が十分ではない場合には、電源電圧の値が低下してしまう可能性がある。

なお、パワーオン時にパワーオンリセット信号を生成し、このパワーオンリセット信号に応じてヒューズデータを読み出してラッチ回路にラッチするようにした不揮発性半導体メモリについては、本出願人による先願（特願２００１−３８６０５３）の願書に添付された明細書及び図面に開示されている。

この発明は上記のような事情を考慮してなされたものであり、その目的は、複数個のメモリチップを使用した場合に、パワーオン直後のＲＯＭリード動作時における消費電流を低減することができる不揮発性半導体記憶装置を提供することである。

この発明の不揮発性半導体記憶装置は、ヒューズデータを記憶するＲＯＭ領域と、チップアドレス指定用の少なくとも２個のパッドを有し、予めこの２個のパッドがそのチップアドレスに対応して“Ｌ”及び“Ｈ”の電圧に選択的に接続されており、電源電圧を立ち上げる際に上記ＲＯＭ領域から上記ヒューズデータを読み出す動作の起動制御を行い、上記読み出す動作の起動タイミングが前記チップアドレス指定用のパッドに接続されている“Ｌ”及び“Ｈ”の電圧の組み合わせに応じて制御される読み出し制御回路とを具備したことを特徴とする
この発明の不揮発性半導体記憶装置は、ヒューズデータを記憶するＲＯＭ領域と、上記ＲＯＭ領域からヒューズデータを読み出す動作を起動するための起動信号に基づいてパルス信号を生成するパルス生成回路と、チップアドレス指定用の少なくとも２個のパッドを有し、予めこの２個のパッドがそのチップアドレスに対応して“Ｌ”及び“Ｈ”の電圧に選択的に接続されており、上記パルス信号を遅延し、前記チップアドレス指定用のパッドに接続されている“Ｌ”及び“Ｈ”の電圧の組み合わせに基づいて遅延時間が制御される遅延回路と、上記遅延回路の出力に応じて上記ＲＯＭ領域からヒューズデータの読み出し制御を行うＲＯＭリード制御回路とを具備したことを特徴とする。

この発明によれば、複数個のメモリチップを使用した場合に、パワーオン直後のＲＯＭリード動作時における消費電流を低減することができる不揮発性半導体記憶装置を提供することができる。

以下、図面を参照してこの発明を実施の形態により詳細に説明する。

（第１の実施の形態）
図１は、第１の実施の形態に係る不揮発性メモリチップ内部の全体の構成を示すブロック図である。この不揮発性メモリチップは例えばＮＡＮＤフラッシュメモリチップである。

チップ内には、メモリセルアレイ１１、アドレスバッファ１２、カラムデコーダ１３、ロウデコーダ１４、センスアンプ１５、ラッチ回路１６、入出力バッフア１７、パワーオンリセット回路１８、制御回路１９及び電圧生成回路２０等が設けられている。

メモリセルアレイ１１は、データを格納する通常のメモリセル領域１１ａの他に、メモリセルアレイ１１に存在する不良セルを他の冗長用セルに置き換えるための置換データや、タイマ調整や各種電圧調整のためのトリミングデータ等、電源投入後に読み出す必要のある各種データ（ヒューズデータ）を格納するＲＯＭ領域１１ｂを有している。

アドレスバッフア１２に入力されたアドレスのうちカラムアドレスがカラムデコーダ１３に入力されてデコードされ、ロウアドレスがロウデコーダ１４に入力されてデコードされ、指定されたアドレスに基づいてメモリセル領域１１ａにおけるメモリセルへのデータ書き込みまたはメモリセルからのデータ読み出しが行われる。データが読み出される時は、センスアンプ１５、カラムデコーダ１３及び入出力バッフア１７を介して読み出しデータが出力される。データが書き込まれる時は、読み出し時とは逆の経路で、書き込みデータがメモリセルアレイ１１に供給される。また、ＲＯＭ領域１１ｂに格納されているヒューズデータは、センスアンプ１５及びカラムデコーダ１３を介してラッチ回路１６に送られ、保持される。

電圧生成回路２０は、外部から供給された電源電圧ＶＣＣを用いて、参照用の基準電圧Ｖｒｅｆやプログラム電圧Ｖｐｇ等の各種内部電圧を生成する。

パワーオンリセット回路１８は、電源が投入されて電源電圧が所定の電圧レベルに達するまでの間は“Ｌ”レベルとなり、所定の電圧レベルに達した後は“Ｈ”レベルとなるパワーオンリセット信号を発生し、制御回路１９に出力する。

制御回路１９は、このパワーオンリセット信号に基づいて、アドレスバッファ１２、カラムデコーダ１３、ロウデコーダ１４、センスアンプ１５、ラッチ回路１６及び電圧生成回路２０それぞれを初期化するための制御信号を出力する。

また、制御回路１９は、上記各回路の初期化と共に、ＲＯＭ領域１１ｂに格納されているヒューズデータを読み出してラッチ回路１６にセットするための制御に使用される制御信号を出力する。なお、ＲＯＭ領域１１ｂに格納されているヒューズデータを読み出してラッチ回路１６にセットする動作はＲＯＭリード動作と呼ばれる。

ここで、図１に示すようなメモリチップを例えば４個使用し、これら４個のメモリチップを同一パッケージ内に収納して大容量の不揮発性メモリを構成する場合には、図２に示すように、電源パッド（ＶＣＣ）、／ＣＥ（チップイネーブル信号）、／ＷＥ（ライトイネーブル信号）、／ＲＥ（リードイネーブル信号）などの制御信号やコマンド入力用の各種パッド、Ｉ／Ｏなどの入出力パッドが、４個のメモリチップで共通の配線によって相互に結線される。

また、上記各パッドの他に、４個の各メモリチップにはそれぞれ、後述するように、チップアドレス指定用の２ビットのアドレスＣＡＤＤ０、ＣＡＤＤ１を入力するための２個のパッドＰ０、Ｐ１が設けられる。そして、各２個のチップアドレス指定用のパッドに対し、ボンディングワイヤによりそれぞれのチップアドレスに対応した電圧を接続することで、各々のメモリチップがどのチップアドレスに対応しているかを認識する。

外部から個々のメモリチップにアクセスするには、１個のメモリチップのみが設けられている場合と同様に、コマンドやアドレス、データの入出力が行われる。アドレスは、１個のメモリチップのみが設けられている場合の４倍のアドレス空間で入力される。複数のメモリチップは同時にこのアドレスを受け取り、受け取ったアドレスがどのメモリチップに該当しているが個々のメモリチップで判断され、該当チップのみが動作する。

いま、例えば読み出しを行うことを考える。読み出しを行うために外部から読み出しコマンドが入力され、続いてアドレスが入力される。仮に各メモリチップ内にはそれぞれ１Ｋ本（１Ｋ＝1024）のワード線が設けられているとすると、1024は２の１０乗であるため、１０ビットのロウアドレスを入力することになる。しかし、４個のメモリチップが設けられる場合を想定しているので、アドレス空間はその４倍で、ロウアドレスは４Ｋ通りになるから、アドレスは１０ビット＋２ビットの１２ビットで表される。このとき追加された２ビットはまさにチップアドレスを示している。従って、入力された２ビットのロウアドレスを、ボンディングによって決定された２ビットのチップアドレスＣＡＤＤ０、ＣＡＤＤ１と比較し、一致したメモリチップのみが動作するようにすれば、複数個のメモリチップが実装されているにもかかわらず、あたかもパッケージの外から見たら４倍のメモリ容量のメモリチップ１個が動作しているかのように実現できる。

なお、このチップアドレス指定用のパッドは２個に限られるものではなく、例えば、同一パッケージ内に８個のメモリチップを収納する場合にはチップアドレス指定用のパッドは３個設けられ、１６個のメモリチップを収納する場合にはチップアドレス指定用のパッドは４個設けられる。

図３は、図２に示すように同一パッケージ内に４個のメモリチップが収納する場合の、図１に示されるメモリチップ中のパワーオンリセット回路１８と制御回路１９の内部構成を示すブロック図である。

パワーオンリセット回路１８は、電源電圧を検知してパワーオンリセット信号を出力するパワーオンレベル検知回路１８ａと、パワーオンレベル検知回路１８ａから出力されるパワーオンリセット信号を遅延する遅延回路１８ｂとから構成されている。

遅延回路１８ｂにはチップアドレス指定用の２個のパッドＰ０、Ｐ１が接続されており、遅延回路１８ｂにおける遅延時間はこの２個のパッドに供給されるチップアドレスＣＡＤＤ０、ＣＡＤＤ１に応じて制御される。

パワーオンリセット信号を遅延する理由は、チップ内に設けられている定電流回路や基準電圧回路の動作が安定するために要する時間を確保するためであり、特に電源が高速で立ち上がるような場合に必要となる。

制御回路１９は、図１中のアドレスバッファ１２、カラムデコーダ１３、ロウデコーダ１４、センスアンプ１５、ラッチ回路１６及び電圧生成回路２０それぞれを初期化するための制御信号を出力する初期化制御回路１９ａと、ＲＯＭリード動作を制御するための制御信号を出力するＲＯＭリード制御回路１９ｂとから構成されている。

図４は、図２に示した４個のメモリチップのチップアドレス指定用の２個のパッドＰ０、Ｐ１に供給されるチップアドレスＣＡＤＤ０、ＣＡＤＤ１と、遅延回路１８ｂにおける遅延時間の一例をまとめて示したものである。これによれば、チップアドレス（ＣＡＤＤ０、ＣＡＤＤ１）は、メモリチップ１では（“Ｌ”、“Ｌ”）にされ、遅延時間はｔ１μｓにされ、メモリチップ２では（“Ｌ”、“Ｈ”）にされ、遅延時間はｔ２μｓにされ、メモリチップ３では（“Ｈ”、“Ｌ”）にされ、遅延時間はｔ３μｓにされ、さらに、メモリチップ４では（“Ｈ”、“Ｈ”）にされ、遅延時間はｔ４μｓにされている。ただし、ｔ１〜ｔ４の間には、ｔ１＜ｔ２＜ｔ３＜ｔ４の関係が成立している。

次に、上記構成でなる不揮発性メモリの動作を図５のタイミングチャートを参照して説明する。

電源電圧ＶＣＣが立ち上がり、その値がパワーオン検知レベルに達すると、各メモリチップ内のパワーオンレベル検知回路１８ａからパワーオンリセット信号が出力される。なお、図５では、パワーオンリセット信号が“Ｌ”レベルとなっているパワーオンリセット期間が「パワーオン」として示されている。また、図５では、このパワーオンリセット期間は、４個のメモリチップ相互間で差がない状態で示されている。この後、パワーオンリセット信号が遅延回路１８ｂで所定時間、遅延される。図５ではこの遅延期間は「Ｄｅｌａｙ」で示されている。ここで、遅延回路１８ｂにおける遅延時間はチップアドレスＣＡＤＤ０、ＣＡＤＤ１のパッドに供給されている２ビットの信号により制御され、パワーオンリセット信号のタイミングが各チップでシフトする。そして、上記遅延期間が終了すると、ＲＯＭリード制御回路１９ｂからＲＯＭリード動作を制御するための制御信号が出力されてＲＯＭリード動作が起動される。

ここで、遅延回路１８ｂの遅延時間は、メモリチップ１ではｔ１μｓ、メモリチップ２ではｔ２μｓ、メモリチップ３ではｔ３μｓ、メモリチップ４ではｔ４μｓというように順次シフトしているので、４個のメモリチップにおけるＲＯＭリード動作の起動タイミングも順次シフトする。このため、個々のメモリチップで、ＲＯＭリード時の消費電流の値がピークを示すタイミングがずれ、複数個の不揮発性メモリチップを使用する場合でもパワーオン直後における消費電流の増大を防ぐことができる。これにより、パワーオン直後における電源電圧の値が低下する可能性を排除することができ、システムの電源供給能力の圧迫を避けることができる。

図６は、図３中の遅延回路１８ｂの詳細回路の一例を示している。遅延回路１８ｂは、図６（ａ）に示すクロック信号生成回路３１と、図６（ｂ）に示すカウンタ回路３２及びデコーダ回路３３とから構成されている。

クロック信号生成回路３１は、図３中のパワーオンレベル検知回路１８ａから出力されるパワーオンリセット信号ＰＯＲとデコーダ回路３３からの出力信号ＯＵＴとを受け、パワーオンリセット信号ＰＯＲが“Ｈ”レベルになった後に動作して一定周期のクロック信号ＣＬＫを生成し、信号ＯＵＴが“Ｈ”レベルになった後に動作を停止するものである。

クロック信号生成回路３１は、具体的には以下のように構成されている。

パワーオンリセット信号ＰＯＲ及びデコーダ回路３３からの出力信号ＯＵＴはＮＡＮＤゲート４１に供給される。ＮＡＮＤゲート４１の出力信号はインバータ回路４２で反転される。遅延回路４３、４４はそれぞれ遅延時間ＤＬ０、ＤＬ１を有し、両遅延回路４３、４４の出力信号はインバータ回路４５、４６でそれぞれ反転される。インバータ回路４２、４６の出力信号はＮＡＮＤゲート４７に供給され、ＮＡＮＤゲート４７の出力信号はインバータ回路４８を介してＳＲ型のフリップフロップ回路（ＳＲ−Ｆ／Ｆ）４９のリセット入力端Ｒｎに供給される。フリップフロップ回路４９のセット入力端Ｓｎにはインバータ回路４５の出力信号が供給される。フリップフロップ回路４９のＱ出力端の信号はインバータ回路４２の出力信号ＴＭＲＳＴｎと共にＮＡＮＤゲート５０に供給され、Ｑｎ出力端の信号は信号ＴＭＲＳＴｎと共にＮＡＮＤゲート５１に供給される。ＮＡＮＤゲート５０の出力信号はインバータ回路５２を介して遅延回路４４及びインバータ回路５３に供給される。ＮＡＮＤゲート５１の出力信号はインバータ回路５４を介して遅延回路４３に供給される。そして、クロック信号ＣＬＫはインバータ回路５３から出力される。

このような構成のクロック信号生成回路３１は以下のように動作する。パワーオンリセット信号ＰＯＲが“Ｈ”レベルになる前は、デコーダ回路３３の出力信号ＯＵＴは“Ｈ”レベルになっているとする。そして、信号ＰＯＲが“Ｈ”レベルになると、ＮＡＮＤゲート４１の出力信号が“Ｌ”レベル、信号ＴＭＲＳＴｎが“Ｈ”レベルになり、ＮＡＮＤゲート４７、５０、５１が開く。

また、パワーオンリセット信号ＰＯＲが“Ｈ”レベルになる前は、遅延回路４４４の出力信号は“Ｌ”レベル、インバータ回路４６の出力信号“Ｈ”レベルになっている。従って、インバータ回路４８の出力信号は“Ｌ”レベルになり、フリップフロップ回路４９がリセットされる。

リセットにより、Ｑ出力端の信号は“Ｌ”レベル、Ｑｎ出力端の信号は“Ｈ”レベルとなる。この状態で信号ＰＯＲが“Ｈ”レベルになり、信号ＴＭＲＳＴｎが“Ｈ”レベルとなってＮＡＮＤゲート５１が開くことで、ＮＡＮＤゲート５１及びインバータ回路５４を介して“Ｈ”レベルの信号が遅延回路４３に入力される。そして、遅延回路４３における遅延時間ＤＬ０が経過した後、フリップフロップ回路４９がセットされ、Ｑ出力端の信号が“Ｈ”レベルに、Ｑｎ出力端の信号が“Ｌ”レベルにそれぞれ反転する。この後、ＮＡＮＤゲート５０及びインバータ回路５２を介して“Ｈ”レベルの信号が遅延回路４４に入力される。そして、遅延回路４４における遅延時間ＤＬ１が経過した後、フリップフロップ回路４９がリセットされ、Ｑ出力端の信号は“Ｌ”レベルに、Ｑｎ出力端の信号は“Ｈ”レベルにそれぞれ反転する。以下、信号ＯＵＴが“Ｌ”レベルになるまで同様な動作が繰り返し行われることで、インバータ回路５３からは（ＤＬ０＋ＤＬ１）を１周期とするクロック信号ＣＬＫが出力される。

信号ＯＵＴが“Ｌ”レベルになると、ＮＡＮＤゲート４１の出力信号が“Ｈ”レベル、信号ＴＭＲＳＴｎが“Ｌ”レベルになり、ＮＡＮＤゲート４７、５０、５１が閉じて、クロック信号ＣＬＫは出力されなくなる。

カウンタ回路３２は、パワーオンリセット信号ＰＯＲが“Ｈ”レベルになった後に動作してクロック信号ＣＬＫを分周カウントし、２進数からなる複数ビット（ｉビット）のカウント信号ＴＭｉを出力するものである。

デコーダ回路３３は、カウンタ回路３２から出力されるカウント信号ＴＭｉと２ビットのチップアドレスＣＡＤＤ０、ＣＡＤＤ１とを比較し、始めは“Ｈ”レベルとなっている出力信号ＯＵＴを、両値が所定の関係を満たした後に“Ｌ”レベルに反転させるものである。

デコーダ回路３３の具体的な回路例を図７に示す。このデコーダ回路３３は、カウンタ回路３２がクロック信号ＣＬＫを１２個から１５個の範囲内の任意の数だけカウントした後に、出力信号ＯＵＴが“Ｌ”レベルに反転する場合の例である。

カウンタ回路３２のカウント信号ＴＭｉ（本例ではＴＭ０〜ＴＭ３の４ビット）のうち最下位ビットのカウント信号ＴＭ０は下位ビットのチップアドレスＣＡＤＤ０と共に排他的論理和ゲート６１に供給される。同様に、信号ＴＭ０よりも１ビット上位のカウント信号ＴＭ１は上位ビットのチップアドレスＣＡＤＤ１と共に排他的論理和ゲート６２に供給される。上記両排他的論理和ゲート６１、６２の出力信号はインバータ回路６３、６４のそれぞれを介してＮＡＮＤゲート６５に供給され、さらにＮＡＮＤゲート６５の出力信号はインバータ回路６６を介してＮＡＮＤゲート６７の一方入力端に供給される。ＮＡＮＤゲート６７の他方入力端には電源電圧ＶＣＣが供給されている。信号ＴＭ１よりも上位ビットのカウント信号ＴＭ２、ＴＭ３は共にＮＡＮＤゲート６８に供給される。そして、上記両ＮＡＮＤゲート６７、６８の出力信号は共にＮＯＲゲート６９に供給される。そして、出力信号ＯＵＴは、ＮＯＲゲート６９の出力信号を反転するインバータ回路７０から出力される。

このような構成のデコーダ回路３３において、チップアドレスＣＡＤＤ０、ＣＡＤＤ１が例えば共に“Ｌ”レベルに設定されていれば、カウント信号（ＴＭ０、ＴＭ１、ＴＭ２、ＴＭ３）が（“Ｌ”、“Ｌ”、“Ｈ”、“Ｈ”）のとき、つまり、カウンタ回路３２でクロック信号ＣＬＫを１２個カウントした後に出力信号ＯＵＴが“Ｌ”レベルに反転する。また、チップアドレスＣＡＤＤ０、ＣＡＤＤ１の組み合わせが上記の状態から１０進数で１づつ増加すると、それに伴ってカウンタ回路３２でクロック信号ＣＬＫをカウントした後に出力信号ＯＵＴが“Ｌ”レベルに反転する際のクロック信号ＣＬＫの個数が１個つづ増加するようになる。

ここで、クロック信号ＣＬＫの基本周期を２μｓとし、デコーダ回路３３の出力信号ＯＵＴが“Ｌ”レベルに反転する際のカウンタ回路３２のカウント数が、メモリチップ１では１２カウント、メモリチップ２では１３カウント、メモリチップ３では１４カウント、メモリチップ４では１５カウントとなるようにチップアドレスＣＡＤＤ０、ＣＡＤＤ１が設定されているとすると、図４及び図５中の遅延時間ｔ１は２４μｓ、ｔ２は２６μｓ、ｔ３は２８μｓ、ｔ４は３０μｓとなる。

図８は、図３中の遅延回路１８ｂの他の詳細回路例を示している。この遅延回路は、定電流回路８１、オペアンプ８２及びラッチ回路８３等から構成されている。なお、この遅延回路１８ｂは、例えば特開平８-１９０７９８号公報に開示されているものを使用することができる。また、図９は、図８に示す遅延回路における要部の信号波形を示している。

いま、パワーオンリセット信号ＰＯＲが“Ｈ”レベルになると、定電流回路８１内のＰＭＯＳトランジスタＭ１がオンし、可変抵抗回路８４を介してＮＭＯＳトランジスタＭ２に定電流Ｉｒｅｆが流れる。この定電流Ｉｒｅｆは、ＮＭＯＳトランジスタＭ２とゲートが共通に接続されたＮＭＯＳトランジスタＭ３によってミラーされ、予め可変キャパシタ回路８５に充電されていた電荷がこの定電流Ｉｒｅｆで放電される。可変キャパシタ回路８５の一端のノードＮ１はオペアンプ８２の一方の入力ノードに接続されている。この放電によりノードＮ１の電位が低下していき、オペアンプ８２の他方の入力ノードであるノードＮ０の電位よりも低くなったことがオペアンプ８２で検知され、その検知結果がラッチ回路８３でラッチされる。つまり、出力信号ＯＵＴは、パワーオンリセット信号ＰＯＲが“Ｈ”レベルになってから所定時間が経過した後に“Ｈ”レベルとなる。

出力信号ＯＵＴが“Ｈ”レベルになると、ノードＮ１に接続されているＮＭＯＳトランジスタＭ４がオンして、可変キャパシタ回路８５の電荷が全て排出される。

パワーオンリセット信号ＰＯＲが“Ｌ”レベルになると、この遅延回路１８ｂはリセットされ、出力信号ＯＵＴは直ちに“Ｌ”レベルになる。つまり、ラッチ回路８３の入力ノードＮ２に接続されているＰＭＯＳトランジスタＭ５がオンし、ノードＮ２に電源電圧ＶＣＣが与えられて、ラッチ回路８３の出力信号である信号ＯＵＴが“Ｌ”レベルになる。また、ノードＮ１に接続されているＰＭＯＳトランジスタＭ６がオンし、このＰＭＯＳトランジスタＭ６を介して可変キャパシタ回路８５の充電が開始される。

このように、図８に示された遅延回路は、パワーオンリセット信号ＰＯＲが“Ｈ”レベルに立ち上がる時にだけ信号ＰＯＲを遅延する単方向型の遅延回路として動作する。そして、定電流Ｉｒｅｆの値は、ＮＭＯＳトランジスタＭ２の閾値電圧をＶｔｈｎ、可変抵抗回路８４の抵抗値をＲとすると、次の（１）式で与えられる。

Ｉｒｅｆ＝（ＶＣＣ−Ｖｔｈｎ）／Ｒ …（１）
一方、可変キャパシタ回路８５の放電が開始されてから、ノードＮ１の電位がノードＮ０の電位（ＶＣＣ−Ｖｔｈｎ）と一致するまでの遅延時間をＴとし、可変キャパシタ回路８５の容量値をＣとすると、次の（２）式が成立する。

Ｉｒｅｆ・Ｔ＝（ＶＣＣ−Ｖｔｈｎ）・Ｃ …（２）
ここで、（２）式に（１）式を代入してまとめると、Ｔ＝Ｒ・Ｃが得られる。

従って、図８中の可変抵抗回路８４の抵抗値Ｒ及び可変キャパシタ回路８５の容量値Ｃのいずれか一方または両方を、２ビットのチップアドレスＣＡＤＤ０、ＣＡＤＤ１に応じて変化させることで遅延時間Ｔを制御することができる。

次に、図８中の可変抵抗回路８４及び可変キャパシタ回路８５の具体回路例について説明する。

図１０（ａ）及び（ｂ）は可変抵抗回路８４の異なる回路例を示している。図１０（ａ）に示す可変抵抗回路は、抵抗９１及びＮＭＯＳトランジスタ９２からなる直列回路を必要な回路数分並列接続して構成されている。図１０（ｂ）に示す可変抵抗回路は、図１０（ａ）のものと比べ、ＮＭＯＳトランジスタ９２の替わりにＰＭＯＳトランジスタ９３を用いるようにした点が異なる。

このような構成の可変抵抗回路において、２ビットのチップアドレスＣＡＤＤ０、ＣＡＤＤ１に応じ、同時にオン状態にさせるＮＭＯＳトランジスタ９２もしくはＰＭＯＳトランジスタ９３の個数を変化させることで、あるいは抵抗９１の抵抗値を異ならせた上でＮＭＯＳトランジスタ９２もしくはＰＭＯＳトランジスタ９３を選択的にオン状態にすることで、抵抗値Ｒを制御することができる。

図１１は可変キャパシタ回路８５の具体回路例を示している。この可変キャパシタ回路は、ＮＭＯＳトランジスタ９４及びＰＭＯＳトランジスタ９５を並列接続したＣＭＯＳトランスファゲートに対してキャパシタ９６を直列接続した回路を、必要な回路数分並列接続して構成されている。

このような構成の可変キャパシタ回路では、２ビットのチップアドレスＣＡＤＤ０、ＣＡＤＤ１に応じ、同時にオン状態にさせるＣＭＯＳトランスファゲートの個数を変化させることで、あるいはキャパシタ９６のキャパシタンスを異ならせた上でＣＭＯＳトランスファゲートを選択的にオン状態にすることで、容量値Ｃを制御することができる。

なお、図８に示す遅延回路内の可変抵抗回路８４及び可変キャパシタ回路８５の替わりにそれぞれ値が固定された抵抗回路及びキャパシタ回路を設けることで、図６中の遅延回路４３、４４として使用することができる。

また、図６や図８に示すような遅延回路の他に、インバータ回路と抵抗及びキャパシタよって構成される通常用いられる簡易な遅延回路を使用し、抵抗及びキャパシタの値やインバータ回路のサイズをチップアドレスに応じて制御する構成としてもよい。

（第２の実施の形態）
次にこの発明の第２の実施の形態を説明する。

図１２は、図１中のパワーオンリセット回路１８の詳細な回路構成を示している。このパワーオンリセット回路は、ＶＣＣを電源とする回路と、ＶＣＣから昇圧された昇圧電圧ＶＩＮＴを電源とする回路とを含んでいる。

発振回路（オシレータ）１０１、昇圧回路１０２及びＶＩＮＴ−ＶＣＣ短絡回路１０３等は、それぞれＶＣＣを電源として動作する。

昇圧回路１０２はＶＣＣよりも高い昇圧電圧ＰＭＰＶＩＮＴを出力する。昇圧回路１０２の出力側にはローパスフィルタ（ＬＰＦ）１０４及び昇圧電圧安定化用の容量１０５が設けられている。

ローパスフィルタ１０４は、例えば抵抗とキャパシタとから構成され、昇圧電圧ＰＭＰＶＩＮＴの電位の揺れを抑え、平滑化させる働きを有する。

容量１０５は、昇圧電圧ＶＩＮＴの揺れを抑えるとともに、昇圧電位を蓄える働きを有する。

昇圧電圧ＶＩＮＴは、定電流回路１０６、基準電圧回路（ＢＧＲ）１０７及びＶＣＣ検知回路１０８に電源として供給される。

ＶＩＮＴ検知回路１０９は、電圧ＰＭＰＶＩＮＴをモニタし、その値がある程度の電圧レベルになったことを検知してパワーオン検知信号ＰＯＲＩＮＴを生成する。このパワーオン検知信号ＰＯＲＩＮＴは、定電流回路１０６、基準電圧回路１０７及びＶＣＣ検知回路１０８等の動作を制御するために使用される。

定電流回路１０６で生成されるバイアス用の定電圧ＢＩＡＳＮはＶＣＣ検知回路１０８に供給されるとともに、図１中の他の回路に供給される。

基準電圧回路１０７は、昇圧電圧ＶＩＮＴを電源として動作して基準電圧ＶＲＥＦを生成する。この基準電圧ＶＲＥＦはＶＣＣ検知回路１０８に供給されるとともに、図１中の他の回路に供給される。

ＶＣＣ検知回路１０８は、ＶＣＣをモニタし、ＶＣＣが所定の電圧以上になったことを基準電圧ＶＲＥＦとの比較により検知し、パワーオンリセット信号ＰＯＲ´を生成する。このパワーオンリセット信号ＰＯＲ´は発振回路１０１及びＶＩＮＴ−ＶＣＣ短絡回路１０３等に供給される。

発振回路１０１は、後述するパワーオン検知回路１１０でＶＣＣ電源の立ち上がりが検知され、信号ＰＷＯＮＲＳＴｎが出力されることにより、発振動作を開始してクロックパルスを生成し、ＶＣＣ検知回路１０８から出力されるパワーオンリセット信号ＰＯＲ´が“Ｈ”レベルになると発振動作を停止する。

昇圧回路１０２は、クロックパルスを受けて昇圧動作を行い、ＶＣＣから昇圧電圧ＰＭＰＶＩＮＴを生成する。これにより、定電流回路１０６、基準電圧回路１０７等の回路の電源電圧をある程度高い電圧レベルに維持できる。

さらに、図１２に示すパワーオンリセット回路には、パワーオン検知回路１１０、ＳＲ型のフリップフロップ回路１１１、遅延回路１１２、１１３、３個のＮＡＮＤゲート１１４〜１１６及び４個のインバータ回路１１７〜１２１が設けられている。

パワーオン検知回路１１０は、パワーオン時に電源電圧ＶＣＣが所定の電圧以上になったことを検知してパワーオン検知信号ＰＷＯＮＲＳＴｎを生成する。なお、このパワーオン検知回路１１０における検知レベルは、ＶＣＣ検知回路１０８における検知レベルよりも低い。パワーオン検知信号ＰＷＯＮＲＳＴｎは、フリップフロップ回路１１１のリセット入力端Ｒｎに供給されるとともにＮＡＮＤゲート１１４に供給される。

ＶＩＮＴ検知回路１０９で生成されるパワーオン検知信号ＰＯＲＩＮＴは、インバータ回路１１７を介して、フリップフロップ回路１１１のセット入力端Ｓｎに供給されるとともにＮＡＮＤゲート１１５に供給される。フリップフロップ回路１１１の出力信号はインバータ回路１１８に供給される。このインバータ回路１１８の出力信号ＢＧＲｒｓｔｎは、ローパスフィルタ１０４、定電流回路１０６、基準電圧回路１０７及びＶＣＣ検知回路１０８にリセット信号として供給されるとともに遅延回路１１２に供給される。遅延回路１１２は、信号ＢＧＲｒｓｔｎを予め定められた一定時間だけ遅延する。遅延回路１１２の出力信号ＢＧＲｅｎｂは、パワーオンリセット信号ＰＯＲ´とともにＮＡＮＤゲート１１６に供給される。ＮＡＮＤゲート１１６の出力信号はインバータ回路１２１を介して遅延回路１１３に供給されるとともに、ＮＡＮＤゲート１１４に供給される。ＮＡＮＤゲート１１４の出力信号はインバータ回路１１９に供給される。インバータ回路１１９の出力信号ＥＱＶＣＣｎはＮＡＮＤゲート１１５に供給されるとともにＶＩＮＴ−ＶＣＣ短絡回路１０３に供給される。ＮＡＮＤゲート１１５の出力信号はインバータ回路１２０に供給される。インバータ回路１２０の出力信号は発振動作を制御するための信号ＯＳＣｅｎｂとして発振回路１０１に供給される。

ＶＩＮＴ−ＶＣＣ短絡回路１０３は、信号ＥＱＶＣＣｎが入力されるインバータ回路１２２と、インバータ回路１２２の出力信号がゲートに供給され、ソース・ドレイン間の電流通路がＶＣＣのノードとＰＭＰＶＩＮＴのノードとの間に挿入されたＤタイプのＭＯＳトランジスタ１２３とから構成されている。

図１２に示すパワーオンリセット回路の動作は以下のとおりである。すなわち、パワーオン検知回路１１０により、遅延回路１１２、１１３やＮＡＮＤゲート１１４〜１１６及びインバータ回路１１７〜１２２等からなるロジック回路が動作するための最低の電圧ＶＣＣｍｉｎが検知され、定電流回路１０６、基準電圧回路１０７及びＶＣＣ検知回路１０８等からなるアナログ回路で使用する電圧ＶＩＮＴの昇圧が開始される。ＶＩＮＴのレベルがアナログ回路のＶＣＣｍｉｎよりも高くなったことがＶＩＮＴ検知１０９で検知されると、信号ＢＧＲｒｓｔｎにより、定電流回路１０６、基準電圧回路１０７及びＶＣＣ検知回路１０８のリセット状態が解除され、その後、遅延回路１１２における遅延時間の間だけアナログ回路の出力（ＢＩＡＳＮ、ＶＲＥＦ）の値が安定するのを待つ。定電流回路１０６で生成される定電流及び基準電圧回路１０７で生成される基準電圧の値が安定した後、ＶＣＣ検知回路１０８によりＶＣＣが検知されてパワーオンリセット信号ＰＯＲ´が解除される（リセットが解除される）。

信号ＰＯＲ´が解除された後は、ＮＡＮＤゲート１１４、インバータ回路１１９、ＮＡＮＤゲート１１５及びインバータ回路１２０からなる経路で信号ＯＳＣｅｎｂが非活性化され、発振回路１０１の発振動作が停止して昇圧回路１０２における昇圧動作が停止する。さらに、インバータ回路１１９の出力信号ＥＱＶＣＣｎによってＶＩＮＴ−ＶＣＣ短絡回路１０３内のＭＯＳトランジスタ１２２がオン状態にされ、ＶＩＮＴと電源ＶＣＣとが短絡される。さらに、ＶＩＮＴとＶＣＣの短絡による電圧の揺れの影響をなくすために、遅延回路１１３による遅延時間の後にパワーオンリセット信号ＰＯＲのリセット状態が解除される。そして、このパワーオンリセット信号ＰＯＲが図１中の制御回路１９に入力されることによって、ＲＯＭリード動作が起動される。

ここで、パワーオンリセット信号ＰＯＲを出力する遅延回路１１３は、遅延時間が、複数のパッドに供給される複数ビットのチップアドレスＣＡＤＤｉに応じて変化できるように構成されている。

従って、図１２に示すパワーオンリセット回路が設けられたメモリチップを複数個設け、個々のチップに異なるチップアドレスＣＡＤＤｉを与えることで、チップアドレスに応じてパワーオンリセット信号ＰＯＲが解除されるタイミングが異なるようになる。この結果、ＲＯＭリード動作の起動タイミングが順次シフトし、第１の実施の形態の場合と同様に、複数個の不揮発性メモリチップを使用する場合でもパワーオン直後における消費電流の増大を防ぐことができる。

なお、遅延時間が制御できる遅延回路１１３としては、図６及び図８に示す構成のものを使用することができる。

（第３の実施の形態）
次にこの発明の第３の実施の形態を説明する。

図１３は、図１中のパワーオンリセット回路１８の詳細な回路構成を示している。このパワーオンリセット回路は図１２に示すものと構成が一部が異なるだけなので、図１２と異なる箇所のみを説明し、図１２と対応する箇所については説明は省略する。

図１２に示すパワーオンリセット回路では、遅延回路１１３の遅延時間をチップアドレスＣＡＤＤｉに応じて変化させるようにしていたが、この実施の形態では、信号ＢＧＲｒｓｔｎを遅延する遅延回路１１２の遅延時間をチップアドレスＣＡＤＤｉに応じて変化させるようにしたものである。

このような構成において、ＶＣＣ検知回路１０８によりＶＣＣが検知されてパワーオンリセット信号ＰＯＲ´のリセット状態が解除されても、ＮＡＮＤゲート１１６の出力信号は、遅延回路１１２の出力信号であるＢＧＲｅｎｂが“Ｈ”レベルにならなければ“Ｈ”レベルにならない。

すなわち、この実施の形態の場合にも、パワーオンリセット信号ＰＯＲのリセット状態が解除されるタイミングは、チップアドレスＣＡＤＤｉに応じて変化するようになる。

従って、図１３に示すパワーオンリセット回路が設けられたメモリチップを複数個設け、個々のチップに異なるチップアドレスＣＡＤＤｉを与えることで、チップアドレスに応じてパワーオンリセット信号ＰＯＲが解除されるタイミングが異なるようになる。この結果、ＲＯＭリード動作の起動タイミングが順次シフトし、第２の実施の形態の場合と同様に、複数個の不揮発性メモリチップを使用する場合でもパワーオン直後における消費電流の増大を防ぐことができる。

なお、この実施の形態では、パワーオンリセット信号ＰＯＲ´とともにＮＡＮＤゲート１１６に供給される信号ＢＧＲｅｎｂを出力する遅延回路１１２における遅延時間を制御するので、電源が高速に立ち上がるような場合に特に効果を発揮する。

また、この場合にも、遅延時間が制御できる遅延回路１１２として、図６及び図８に示す構成のものを使用することができる。

図１４及び図１５は、図１２及び図１３のパワーオンリセット回路で用いられている定電流回路１０６及び基準電圧回路１０７の詳細な回路構成の一例を示している。

図１４は定電流回路１０６の構成を示している。昇圧電圧ＶＩＮＴのノードと接地電圧ノードとの間に、ゲート・ドレイン相互が接続されたＰＭＯＳトランジスタ１３１、ＮＭＯＳトランジスタ１３２及びダイオード１３３が直列に接続されている。また、ＶＩＮＴノードと接地電圧ノードとの間に、ＰＭＯＳトランジスタ１３４、ドレイン・ゲート相互が接続されたＮＭＯＳトランジスタ１３５及び抵抗１３６が直列に接続されている。ＰＭＯＳトランジスタ１３１及び１３４のゲート同士が接続されており、ＮＭＯＳトランジスタ１３２及び１３５のゲート同士が接続されている。さらに、ＶＩＮＴノードと接地電圧ノードとの間に、ＰＭＯＳトランジスタ１３７及びドレイン・ゲート相互が接続されたＮＭＯＳトランジスタ１３８が直列に接続されている。ＰＭＯＳトランジスタ１３７は、ゲートがＰＭＯＳトランジスタ１３１のドレインに接続されており、ＮＭＯＳトランジスタ１３８のゲートからバイアス用の定電圧ＢＩＡＳＮが出力される。

定電流回路１０６から出力される定電圧ＢＩＡＳＮが、ＶＣＣ検知回路１０８内等に設けられ、上記ＮＭＯＳトランジスタ１３８と共にカレントミラー回路を構成するＮＭＯＳトランジスタのゲートに供給されることで、このＮＭＯＳトランジスタに一定の電流を流すことができる。

図１５は基準電圧回路１０７の構成を示している。基準電圧ＶＲＥＦのノードと接地電圧ノードとの間に抵抗１４１及びダイオード１４２が直列接続されている。また、基準電圧ＶＲＥＦのノードには抵抗１４３の一端が接続されており、この抵抗１４３の他端には抵抗１４４の一端が接続されている。さらに、この抵抗１４４の他端と接地電圧ノードとの間には複数個のダイオード１４５が並列に接続されている。

差動増幅器１４６は、抵抗１４１とダイオード１４２の接続ノードにおける電圧ＶＡと、２個の抵抗１４３、１４４の接続ノードにおける電圧ＶＢとを比較するものであり、その出力信号は、ＶＩＮＴノードと基準電圧ＶＲＥＦのノードとの間にソース・ドレイン間が挿入されたＰＭＯＳトランジスタ１４７のゲートに供給される。

ちなみに、上記差動増幅器１４６内に設けられたＮＭＯＳトランジスタ１４８のゲートには、図１４に示す定電流回路１０６から出力される定電圧ＢＩＡＳＮが供給され、このＮＭＯＳトランジスタ１４８は図１４中のＮＭＯＳトランジスタ１３８と共にカレントミラー回路を構成している。従って、ＮＭＯＳトランジスタ１４８は、一定の電流を流す定電流源として作用する。

この基準電圧回路では、抵抗１４３、１４４の抵抗比、抵抗１４１、１４３の抵抗比及び並列接続されたダイオード１４５の個数によって決まる温度特性でダイオード１４２の温度特性を補償することにより、温度依存性のない基準電圧ＶＲＥＦが得られる。

（第４の実施の形態）
次にこの発明の第４の実施の形態を説明する。

図１６は、図１に示されるメモリチップ中のパワーオンリセット回路１８と制御回路１９の内部構成を示すブロック図である。

パワーオンリセット回路１８は、図３の場合と同様に、パワーオンレベル検知回路１８ａと遅延回路１８ｂとから構成されている。

制御回路１９は、図３の場合と同様に、初期化制御回路１９ａとＲＯＭリード制御回路１９ｂとから構成されている。

前述した第１ないし第３の実施の形態では、遅延回路１８ｂにおける遅延時間をチップアドレスに応じて制御することでＲＯＭリード動作の起動タイミングをずらしていた。これに対し、この第４の実施の形態では、パワーオンレベル検知回路１８ａにおける検知レベルを、外部から入力されるチップアドレスに応じて異ならせることで同様の効果が得られるようにしたものである。

このため、パワーオンレベル検知回路１８ａは、電源電圧の検知レベルが、パッドに入力される信号に応じて制御できるような構成を有する。この場合、チップアドレスとしてＣＡＤＤ０、ＣＡＤＤ１の２ビットが使用されている。つまり、この第４の実施の形態では、同一パッケージ内に収納されるメモリチップが４個（２² 個）の場合を示している。

これら４個のメモリチップ内に設けられたパワーオンレベル検知回路１８ａは、チップアドレスＣＡＤＤ０、ＣＡＤＤ１が供給される２個のパッドＰ０、Ｐ１にそれぞれ接続されている。そして、各パワーオンレベル検知回路１８ａにおける検知レベルは、それぞれのチップに与えられるチップアドレスＣＡＤＤ０、ＣＡＤＤ１に応じて、順次異なるように設定されている。例えば、図４に示すように、チップアドレス（ＣＡＤＤ０、ＣＡＤＤ１）が（“Ｌ”、“Ｌ”）のメモリチップ１のパワーオンレベル検知回路１８ａにおける検知レベルはＶ１、（“Ｌ”、“Ｈ”）のメモリチップ２のパワーオンレベル検知回路１８ａにおける検知レベルはＶ２、（“Ｈ”、“Ｌ”）のメモリチップ３のパワーオンレベル検知回路１８ａにおける検知レベルはＶ３、（“Ｈ”、“Ｈ”）のメモリチップ４のパワーオンレベル検知回路１８ａにおける検知レベルはＶ４にそれぞれ設定され、これら検知レベルの間には、Ｖ１＞Ｖ２＞Ｖ３＞Ｖ４の関係が成立しているとする。

なお、遅延回路１８ｂにおける遅延時間は各メモリチップで同じであり、メモリチップ相互間で実質的な差異はない。

次に、図１６に示すような構成のパワーオンリセット回路１８及び制御回路１９を有する不揮発性メモリチップを４個設けた不揮発性メモリの動作を、図１７のタイミングチャートを参照して説明する。

電源電圧ＶＣＣが立ち上がり、その値がメモリチップ１のパワーオンレベル検知回路１８ａにおける検知レベルＶ１に達すると、メモリチップ１内のパワーオンレベル検知回路１８ａから出力されるパワーオンリセット信号のリセット状態が解除される。なお、図５の場合と同様に、図１７では、パワーオンリセット信号が“Ｌ”レベルとなっているパワーオンリセット期間が「パワーオン」として示されている。

次に、電源電圧ＶＣＣの値がメモリチップ２のパワーオンレベル検知回路１８ａにおける検知レベルＶ２に達すると、メモリチップ２内のパワーオンレベル検知回路１８ａから出力されるパワーオンリセット信号のリセット状態が解除される。

以下、同様にして、電源電圧ＶＣＣの値がメモリチップ３、４のパワーオンレベル検知回路１８ａにおける検知レベルＶ３、Ｖ４に達すると、メモリチップ３、４内のパワーオンレベル検知回路１８ａから出力されるパワーオンリセット信号のリセット状態が解除される。

ここで、パワーオンレベル検知回路１８ａにおける検知レベルは、チップアドレスＣＡＤＤ０、ＣＡＤＤ１のパッドに供給されている２ビットの信号により制御されており、パワーオンリセット信号が解除されるタイミングが各チップで順次シフトする。

各パワーオンレベル検知回路１８ａから出力されるパワーオンリセット信号は、各遅延回路１８ｂで同じ時間だけ遅延される。図５の場合と同様にこの遅延期間は「Ｄｅｌａｙ」で示されている。そして、上記遅延期間が終了すると、ＲＯＭリード制御回路１９ｂからＲＯＭリード動作を制御するための制御信号が出力されてＲＯＭリード動作が起動されるが、パワーオンリセット信号が解除されるタイミングが各チップで順次シフトしているので、ＲＯＭリード動作が起動されるタイミングも順次シフトする。このため、ＲＯＭリード時の消費電流の値がピークを示すタイミングがずれ、複数個の不揮発性メモリチップを使用する場合でもパワーオン直後における消費電流の増大を防ぐことができる。これにより、パワーオン直後における電源電圧の値が低下する可能性を排除することができ、システムの電源供給能力の圧迫を避けることができる。

図１８は、図１６中のパワーオンレベル検知回路１８ａの回路構成の一例を示す。

このパワーオンレベル検知回路は、ＶＣＣノードと接地電圧ノードとの間に直列接続された２個の抵抗１５１、１５２と、抵抗１５１、１５２の直列接続ノードＡにゲートが接続され、ソースがＶＣＣノードに接続されたＰＭＯＳトランジスタ１５３と、ＰＭＯＳトランジスタ１５３のドレインと接地電圧ノードとの間に接続された抵抗素子１５４と、ＶＣＣを動作電源とし、縦続接続された偶数個のインバータ回路からなり初段のインバータ回路にＰＭＯＳトランジスタ１５３のドレインと抵抗１５４との直列接続ノードＢの電位が入力する波形整形回路１５５とからなり、後段のインバータ回路からパワーオンリセット信号ＰＯＲが出力される。

ここで、上記構成のパワーオンレベル検知回路の動作を説明する。なお、２個の抵抗１５１、１５２の抵抗値をＲ１１、Ｒ１２、ＰＭＯＳトランジスタ１５３の閾値電圧の絶対値をＶｔｈｐとする。

パワーオン直後は、トランジスタ１５３はオフ状態であり、ノードＢの電位は“Ｌ”レベル、パワーオンリセット信号ＰＯＲも“Ｌ”レベルである。

ＶＣＣが上昇し、ＶＣＣがパワーオン検知レベルＶｉ（Ｖｉ＝（Ｒ１１＋Ｒ１２）Ｖｔｈｐ／Ｒ１１に達すると、トランジスタ１５３がオン状態になり、ノードＢの電位が“Ｈ”レベルに反転し、パワーオンリセット信号ＰＯＲも“Ｈ”レベルに反転してリセット状態が解除される。

ここで、このパワーオンレベル検知回路の検知レベルをチップアドレスに応じて変えるには、直列接続されている２個の抵抗１５１、１５２の抵抗比を変えればよい。例えば、抵抗１５２の抵抗値Ｒ１２は固定とし、抵抗１５１として先の図１０（ａ）、（ｂ）に示すような可変抵抗回路を用いることで、検知レベルを変えることができる。

（第５の実施の形態）
次にこの発明の第５の実施の形態を説明する。

図１９は、図１中のパワーオンリセット回路１８の詳細な回路構成を示している。このパワーオンリセット回路は、図１２や図１３に示すような構成のパワーオンリセット回路において、ＶＣＣを検知してパワーオンリセット信号ＰＯＲ´を出力するＶＣＣ検知回路１０８における検知レベルをチップアドレスに応じて変えることにより、複数個のメモリチップを使用した不揮発性メモリにおいて、個々のメモリチップのＲＯＭリード動作が起動されるタイミングを順次シフトするようにしたものである。

従って、図１２や図１３に示すパワーオンリセット回路と比べて異なる箇所のみを説明し、図１２や図１３と対応する箇所については説明を省略する。

すなわち、図１２の場合には遅延回路１１３における遅延時間を、図１３の場合には遅延回路１１２における遅延時間をそれぞれチップアドレスに応じて変えるようにしていた。これに対し、この第５の実施の形態では、ＶＣＣ検知回路１０８にチップアドレスＣＡＤＤｉを供給し、その検知レベルをチップアドレスに応じて変えるようにしている。

この第５の実施の形態では、ＶＣＣを検知するタイミングがメモリチップ毎に変わり、パワーオンリセット信号ＰＯＲ´が解除されるタイミングがメモリチップ毎に変わる。これにより、ＲＯＭリード時の消費電流の値がピークを示すタイミングがずれ、複数個の不揮発性メモリチップを使用する場合でもパワーオン直後における消費電流の増大を防ぐことができる。これにより、パワーオン直後における電源電圧の値が低下する可能性を排除することができ、システムの電源供給能力の圧迫を避けることができる。

図２０は、図１９中のＶＣＣ検知回路１０８の回路構成の一例を示す。

このＶＣＣ検知回路は、ＶＣＣを分割する抵抗１６１、１６２と、昇圧電圧ＶＩＮＴを動作電源とし、抵抗１６１、１６２による分割電圧と基準電圧ＶＲＥＦとを比較するオペアンプ１６３と、このオペアンプ１６３内の電流源をスイッチ制御するＮＭＯＳトランジスタ１６４と、昇圧電圧ＶＩＮＴを動作電源とし、オペアンプ１６３の出力が供給されるインバータ回路１６５と、ＶＣＣを動作電源とし、インバータ回路１６５の出力が供給されるレベルシフタ１６６とから構成されている。

このＶＣＣ検知回路は、ＶＣＣをモニタし、ＶＣＣが所定のレベルに達したことを検知してパワーオンリセット信号ＰＯＲ´を“Ｈ”レベルにする。

ここで、このＶＣＣ検知回路の検知レベルをチップアドレスに応じて変えるには、例えば、直列接続されている２個の抵抗１６１、１６２の抵抗比を変えればよい。例えば、抵抗１６２の抵抗値は固定とし、抵抗１６１として先の図１０（ａ）、（ｂ）に示すような可変抵抗回路を用いることで、検知レベルを変えることができる。

（第６の実施の形態）
次にこの発明の第６の実施の形態を説明する。

図２１は、図２に示すように同一パッケージ内に４個のメモリチップが収納される不揮発性メモリにおいて、図１に示される各メモリチップ中のパワーオンリセット回路１８及び制御回路１９の内部構成を示すブロック図である。

第１の実施の形態では、遅延回路１８ｂにおける遅延時間を制御するために、遅延回路１８ｂにチップアドレス用のパッドを接続し、これらのパッドに対し、ボンディングワイヤによりそれぞれのチップアドレスに対応した電圧を接続することで、チップアドレスＣＡＤＤ０、ＣＡＤＤ１を遅延回路１８ｂに供給する場合を説明した。

これに対し、この第６の実施の形態では、チップアドレス用のパッドを設けることなく、その代わりに、図２１に示すように、パワーオンリセット回路１８内に、チップアドレス用のヒューズデータＣＡＤＤ０、ＣＡＤＤ１を記憶し、パワーオン時にこのヒューズデータを読み出して遅延回路１８ｂに供給するヒューズデータ回路が追加されている。

ヒューズデータ回路は、図２１に示すように２個のヒューズ回路１８ｃ、１８ｄからなる。なお、ヒューズデータ回路内には、同一パッケージ内に収納されるメモリチップの個数に応じた数のヒューズ回路が設けられる。例えば、上記のように同一パッケージ内に４個のメモリチップが収納される場合にヒューズ回路は２個設けられ、８個の場合にヒューズ回路は３個設けられ、１６個の場合にヒューズ回路は４個設けられる。

そして、２個のヒューズ回路１８ｃ、１８ｄでは、メモリチップそれぞれのチップアドレスに応じてヒューズデータが予めプログラムされ、パワーオン直後にこのヒューズデータが読み出されて遅延回路１８ｂに供給される。

図２２は、図２１中のヒューズ回路１８ｃ、１８ｄそれぞれの詳細な回路構成を示している。

ヒューズ回路は、ヒューズ素子１７１と、リセット用のＰＭＯＳトランジスタ１７２と、ヒューズデータ読み出し用のＮＭＯＳトランジスタ１７３と、ヒューズデータをラッチするラッチ回路１７４と、ラッチ回路１７４の出力を波形整形する縦続接続された２個のインバータ回路からなる波形整形回路１７５とから構成されている。

ヒューズ素子１７１として、例えば、レーザー光の照射によって溶断できるレーザヒューズや、トランジスタ素子やキャパシタ素子を電気的に破壊することで電流の導通状態を制御する電気ヒューズ等を使用することができる。

ＰＭＯＳトランジスタ１７２はＶＣＣノードとラッチ回路１７４の入力ノードとの間に挿入されている。ＮＭＯＳトランジスタ１７３はラッチ回路１７４の入力ノードとヒューズ素子１７１との間に挿入されている。また、ＰＭＯＳトランジスタ１７２及びＮＭＯＳトランジスタ１７３の各ゲートには、ＶＣＣを検知することによって得られ、パワーオン時にＶＣＣが所定のレベルに達する前では“Ｌ”レベル、所定のレベルに達した際に“Ｈ”レベルとなるようなパワーオンリセット信号ＰＯＲｎが供給される。なお、パワーオンリセット信号ＰＯＲｎが“Ｈ”レベルとなるようなＶＣＣの検知レベルは、図２１中のパワーオンレベル検知回路１８ａにおけるＶＣＣの検知レベルよりも低い。

このような構成でなるヒューズ回路は次のように動作する。

パワーオン時に、パワーオンリセット信号ＰＯＲｎが“Ｈ”レベルになる前は、リセット用のＰＭＯＳトランジスタ１７２がオン状態になり、ラッチ回路１７４の入力ノードが“Ｈ”レベルにリセットされる。次に、パワーオンリセット信号ＰＯＲｎが“Ｈ”レベルになると、リセット用のＰＭＯＳトランジスタ１７２がオフし、ヒューズデータ読み出し用のＮＭＯＳトランジスタ１７３がオン状態になり、ヒューズ素子１７１のデータがラッチ回路１７４に供給される。

ここで、予め、電流が流れないようにヒューズ素子１７１がプログラムされていれば、ラッチ回路１７４の入力ノードのリセット状態がそのまま維持され、ラッチ回路１７４には“Ｌ”のデータが読み出されることになり、ラッチ後に“Ｌ”のヒューズデータが出力される。

他方、電流が流れるようにヒューズ素子１７１がプログラムされていれば、ラッチ回路１７４の入力ノードは“Ｌ”レベルに放電され、ラッチ回路１７４には“Ｈ”のデータが読み出されることになり、ラッチ後に“Ｈ”のヒューズデータが出力される。

そして、それぞれ２ビットのヒューズデータが遅延回路１８ｂに供給されることで、遅延回路１８ｂにおける遅延時間が、各メモリチップ毎に異なるように制御される。なお、遅延回路１８ｂとしては図６や図８に示すものをそのまま使用することができる。

また、パワーオンリセット信号ＰＯＲｎが“Ｈ”レベルとなるようなＶＣＣの検知レベルが、パワーオンレベル検知回路１８ａにおけるＶＣＣの検知レベルよりも低くされているので、ヒューズデータ回路からヒューズデータが読み出される前に、パワーオンレベル検知回路１８ａから出力されるパワーオンリセット信号ＰＯＲが“Ｈ”レベルになることがなく、遅延回路１８ｂで確実に遅延時間の制御を行うことができる。

このように、この第６の実施の形態においても、パワーオンリセット信号ＰＯＲの遅延時間を変えることで、パワーオンリセット信号が解除されるタイミングがメモリチップ毎に変わる。これにより、ＲＯＭリード時の消費電流の値がピークを示すタイミングがずれ、複数個の不揮発性メモリチップを使用する場合でもパワーオン直後における消費電流の増大を防ぐことができる。これにより、パワーオン直後における電源電圧の値が低下する可能性を排除することができ、システムの電源供給能力の圧迫を避けることができる。

（第７の実施の形態）
次にこの発明の第７の実施の形態を説明する。

図２３は、図２に示すように同一パッケージ内に４個のメモリチップが収納される不揮発性メモリにおいて、図１に示される各メモリチップ中のパワーオンリセット回路１８及び制御回路１９の内部構成を示すブロック図である。

第１ないし第６の各実施の形態では、パワーオン時に自動的にＲＯＭリード動作が起動される場合を説明したが、この第７の実施の形態ではＲＯＭリード動作起動用のパッドに供給される信号に応じてＲＯＭリード動作を起動し、かつ複数個のメモリチップにおけるＲＯＭリード動作の起動タイミングが互いに異なるようにしたものである。

この第７の実施の形態では、図２３に示すように、パワーオンリセット回路１８内の遅延回路１８ｂにおける遅延時間は、チップアドレスに応じて変えられることがなく、固定されており、パワーオンリセット回路１８内には新たにパルス生成回路１８ｅと遅延回路１８ｆとが追加されている。

パルス生成回路１８ｅには、ＲＯＭリード動作を起動するためのＲＯＭリード起動用の制御信号ＲＯＭＲＤＳＴＴが供給されるパッドＰＲが接続されている。そして、パルス生成回路１８ｅは、この制御信号ＲＯＭＲＤＳＴＴが“Ｌ”レベルから“Ｈ”レベルに、または“Ｈ”レベルから“Ｌ”レベルに変化した際にパルス信号を生成する。このパルス信号は遅延回路１８ｆに供給される。

遅延回路１８ｆは上記パルス信号を遅延する。さらに、この遅延回路１８ｆにはチップアドレス指定用の２個のパッドＰ０、Ｐ１が接続されており、遅延回路１８ｆにおける遅延時間はこの２個のパッドに供給されるチップアドレスＣＡＤＤ０、ＣＡＤＤ１に応じて制御される。

ここで、図２に示した４個のメモリチップのチップアドレス指定用の２個のパッドＰ０、Ｐ１に供給されるチップアドレスＣＡＤＤ０、ＣＡＤＤ１と、各メモリチップ内に設けられた遅延回路１８ｆにおける遅延時間との関係は、例えば図４に示した場合と同様にされている。

遅延回路１８ｆの出力信号はＲＯＭリード制御回路１９ｂに供給される。この信号はＲＯＭリード動作の起動信号として使用される。

なお、図２３に示すように、遅延時間が固定された遅延回路１８ｂからの出力もＲＯＭリード制御回路１９ｂに供給されているが、この信号はリード制御回路１９ｂ内に設けられているラッチ回路をリセットする目的のために入力されているのであり、ＲＯＭリード動作の起動信号とはならない。

次に、上記構成でなる不揮発性メモリの動作を図２４のタイミングチャートを参照して説明する。

電源電圧ＶＣＣが立ち上がり、その値がパワーオン検知レベルに達すると、各メモリチップ内のパワーオンレベル検知回路１８ａからパワーオンリセット信号が出力される。図２４では、パワーオンリセット信号が“Ｌ”レベルとなっているパワーオンリセット期間が「パワーオン」として示されている。この後、パワーオンリセット信号が遅延回路１８ｂで遅延される。遅延回路１８ｂにおける遅延時間は全てのメモリチップで同じであり、この遅延期間は「Ｄｅｌａｙ」で示されている。そして、上記遅延期間が終了すると、初期化制御回路１９ａから初期化動作を制御するための制御信号が出力されて、チップ内部回路の初期化が行われる。さらにＲＯＭリード制御回路１９ｂ内に設けられているラッチ回路がリセットされる。すなわち、パワーオン時にはＲＯＭリード動作は起動されない。

パワーオン後、電源電圧ＶＣＣの値が安定している時に、パッドＰＲに供給される信号ＲＯＭＲＤＳＴＴが“Ｌ”レベルから“Ｈ”レベルに、または“Ｈ”レベルから“Ｌ”レベルに変化した後に、パルス生成回路１８ｅからパルス信号が出力される。このパルス信号は遅延回路１８ｆで遅延されるが、その遅延時間はパッドＰ０、Ｐ１に供給されている２ビットのチップアドレスＣＡＤＤ０、ＣＡＤＤ１により制御され、４個のメモリチップで互いに異なるようになる。そして、この遅延回路１８ｆの出力によってＲＯＭリード制御回路１９ｂにおけるＲＯＭリード動作が起動されるので、図２４に示すように、ＲＯＭリード動作の起動タイミングが各チップでシフトする。

このため、個々のメモリチップで、ＲＯＭリード時の消費電流の値がピークを示すタイミングがずれ、複数個の不揮発性メモリチップを使用する場合でもパワーオン直後における消費電流の増大を防ぐことができる。これにより、パワーオン直後における電源電圧の値が低下する可能性を排除することができ、システムの電源供給能力の圧迫を避けることができる。

なお、この発明は上記した各実施の形態に限定されるものではなく、種々の変形が可能であることはいうまでもない。例えば、不揮発性メモリチップがＮＡＮＤフラッシュメモリチップである場合について説明したが、これはその他にＮＯＲ型、ＤＩＮＯＲ型、ＡＮＤ型等のフラッシュメモリチップであってもよい。

第１の実施の形態に係る不揮発性メモリチップ内部の全体の構成を示すブロック図。 図１に示すメモリチップを複数個使用した不揮発性メモリの回路図。 図１に示すメモリチップ中のパワーオンリセット回路と制御回路の内部構成を示すブロック図。 図２に示す４個のメモリチップのチップアドレスと遅延回路における遅延時間の一例をまとめて示す図。 図２に示す不揮発性メモリの動作の一例を示すタイミングチャート。 図３中の遅延回路の詳細な構成の一例を示す回路図。 図６中のデコーダ回路の具体的な回路図。 図３中の遅延回路の他の詳細な構成を示す回路図。 図８に示す遅延回路における要部の信号波形を示す図。 図８中の可変抵抗回路の具体的構成を示す回路図。 図８中の可変キャパシタ回路の具体的構成を示す回路図。 第２の実施の形態によるパワーオンリセット回路の詳細な構成を示す回路図。 第３の実施の形態によるパワーオンリセット回路の詳細な構成を示す回路図。 図１２及び図１３中の定電流回路の詳細な構成を示す回路図。 図１２及び図１３中の基準電圧回路の詳細な構成を示す回路図。 第４の実施の形態よるパワーオンリセット回路と制御回路の内部構成を示すブロック図。 図１６に示す不揮発性メモリの動作の一例を示すタイミングチャート。 図１６中のパワーオンレベル検知回路の詳細な構成を示す回路図。 第５の実施の形態によるパワーオンリセット回路の内部構成を示すブロック図。 図１９中のＶＣＣ検知回路の詳細な構成を示す回路図。 第６の実施の形態によるパワーオンリセット回路及び制御回路の内部構成を示すブロック図。 図２１中のヒューズ回路の詳細な構成を示す回路図。 第７の実施の形態によるパワーオンリセット回路及び制御回路の内部構成を示すブロック図。 図２３に示す不揮発性メモリの動作の一例を示すタイミングチャート。 不揮発性メモリにおける電源電圧と消費電流の変化を示す波形図。

符号の説明

１１…メモリセルアレイ、１２…アドレスバッファ、１３…カラムデコーダ、１４…ロウデコーダ、１５…センスアンプ、１６…ラッチ回路、１７…入出力バッフア、１８…パワーオンリセット回路、１８ａ…パワーオンレベル検知回路、１８ｂ…遅延回路、１８ｃ、１８ｄ…ヒューズ回路、１８ｅ…パルス生成回路、１８ｆ…遅延回路、１９…制御回路、１９ａ…初期化制御回路、１９ｂ…ＲＯＭリード制御回路、２０…電圧生成回路、３１…クロック信号生成回路、３２…カウンタ回路、３３…デコーダ回路、１０８…ＶＣＣ検知回路、１１０…パワーオン検知回路、１１２、１１３…遅延回路。

Claims (5)

1. ヒューズデータを記憶するＲＯＭ領域と、
   チップアドレス指定用の少なくとも２個のパッドを有し、予めこの２個のパッドがそのチップアドレスに対応して“Ｌ”及び“Ｈ”の電圧に選択的に接続されており、電源電圧を立ち上げる際に上記ＲＯＭ領域から上記ヒューズデータを読み出す動作の起動制御を行い、上記読み出す動作の起動タイミングが前記チップアドレス指定用のパッドに接続されている“Ｌ”及び“Ｈ”の電圧の組み合わせに応じて制御される読み出し制御回路と
   を具備したことを特徴とする不揮発性半導体記憶装置。
2. 前記読み出し制御回路は、
   電源電圧を立ち上げる際に電源電圧が所定のレベルに達したことを検知してパワーオンリセット信号を出力するパワーオンレベル検知回路と、
   前記チップアドレス指定用のパッドに接続されている“Ｌ”及び“Ｈ”の電圧の組み合わせに応じて遅延時間が制御され、前記パワーオンリセット信号を遅延する遅延回路と
   を含んで構成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記遅延回路は、
   前記パワーオンリセット信号に応じて動作が制御され、クロック信号を出力するクロック信号生成回路と、
   前記クロック信号をカウントするカウンタ回路と、
   前記カウンタ回路のカウント出力が供給され、前記カウンタ回路が前記クロック信号を所定数カウントした後に出力が変化し、この所定数が前記“Ｌ”及び“Ｈ”の電圧の組み合わせに応じて制御されるデコーダ回路と
   を含んで構成されていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記読み出し制御回路は、
   電源電圧の検知レベルが前記チップアドレス指定用のパッドに接続されている“Ｌ”及び“Ｈ”の電圧の組み合わせに応じて制御され、電源電圧を立ち上げる際に電源電圧を検知してパワーオンリセット信号を出力するパワーオンレベル検知回路と、
   前記パワーオンリセット信号を遅延する遅延回路と
   を含んで構成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. ヒューズデータを記憶するＲＯＭ領域と、
   上記ＲＯＭ領域からヒューズデータを読み出す動作を起動するための起動信号に基づいてパルス信号を生成するパルス生成回路と、
   チップアドレス指定用の少なくとも２個のパッドを有し、予めこの２個のパッドがそのチップアドレスに対応して“Ｌ”及び“Ｈ”の電圧に選択的に接続されており、上記パルス信号を遅延し、前記チップアドレス指定用のパッドに接続されている“Ｌ”及び“Ｈ”の電圧の組み合わせに基づいて遅延時間が制御される遅延回路と、
   上記遅延回路の出力に応じて上記ＲＯＭ領域からヒューズデータの読み出し制御を行うＲＯＭリード制御回路と
   を具備したことを特徴とする不揮発性半導体記憶装置。

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