JP5086929B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
図1は、比較例である4個のメモリチップ100a1〜100a4を積層したマルチチップパッケージ製品(不揮発性半導体記憶装置1000a)の模式的な断面の一例を示す断面図である。
ここで、実施例2と同様に、メモリチップ100−1のパワーオンリセット回路418において、切換回路418bは、信号CADD1(“High”レベル)が入力されるように設定されている。
12 アドレスバッファ
13 カラムデコーダ
14 ロウデコーダ
15 センスアンプ
17 入出力バッファ
18 パワーオンリセット回路
18a 出力端子
18b 切換回路
19 制御回路
20 電圧生成回路
21 チップアドレスデコード回路
21a 論理和回路
21b インバータ
22 チップアドレスセット回路
100−1〜100−4、100a1〜100a4 メモリチップ
1000、1000a 不揮発性半導体記憶装置
1001、1001a コントローラ
1002、1002a ワイヤ
1003、1003a 基板
1004、1004a 半田ボール
2000 携帯電話
2001 メイン画面
2002 本体上部
2003 キーパッド
2004 本体下部
C1、C2、C3、C4、C5 コンデンサ
F1 フリップフロップ
I1、I2、I3、I4、I5、I6、I7 インバータ
P1、P6 PMOSトランジスタ
P2、P3、P4、P5、N1、N2 スイッチ素子
PWOM リセット信号
Q フリップフロップの出力
R リセット端子
R1 第1の分圧抵抗
R1a、R1b 分圧抵抗
R2 第2の分圧抵抗
R3 出力抵抗
R4 分圧比調整抵抗
R5 調整抵抗
S セット端子
W1 第1の接点
W2 第2の接点
W3 第3の接点
W4 第4の接点
W5 第5の接点
W6 第6の接点
X1、X3 NAND回路
X2 AND回路
Claims (5)
- チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、
リセット時においてチップアドレス指定されて動作するように設定されている第1のメモリチップと、
リセット時においてチップアドレス指定されず動作しないように設定されている第2のメモリチップと、を備え、
前記第1のメモリチップおよび前記第2のメモリチップは、電源投入後、電源電圧を検知し、前記電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有し、
前記パワーオンリセット回路は、
電源に一端が接続された第1の分圧抵抗と、
前記第1の分圧抵抗の他端と接地との間に接続された第2の分圧抵抗と、
前記電源にソースが接続され、前記第1の分圧抵抗と前記第2の分圧抵抗との間の第1の接点の電圧に応じた電圧がゲートに印加されるPMOSトランジスタと、
前記PMOSトランジスタのドレインと前記接地との間に接続された出力抵抗と、
前記電源と前記第1の接点との間に接続されたスイッチ素子と、
前記電源と前記第1の接点との間で、前記スイッチ素子と直列に接続された分圧比調整抵抗と、
前記スイッチ素子のオン/オフを切り換えるための切換信号を出力する切換回路と、
前記PMOSトランジスタと前記出力抵抗との間の第2の接点に接続され、前記リセット信号を出力するための出力端子と、を含み、
前記第1のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記パワーオンリセット回路の前記スイッチ素子を、オンし、
前記第2のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記パワーオンリセット回路の前記スイッチ素子を、オフする
ことを特徴とする不揮発性半導体記憶装置。 - チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、
リセット時においてチップアドレス指定されて動作するように設定されている第1のメモリチップと、
リセット時においてチップアドレス指定されず動作しないように設定されている第2のメモリチップと、を備え、
前記第1のメモリチップおよび前記第2のメモリチップは、電源投入後、電源電圧を検知し、前記電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有し、
前記パワーオンリセット回路は、
電源に一端が接続された第1の分圧抵抗と、
前記第1の分圧抵抗の他端と接地との間に接続された第2の分圧抵抗と、
前記電源にソースが接続され、前記第1の分圧抵抗と前記第2の分圧抵抗との間の第1の接点の電圧に応じた電圧がゲートに印加されるPMOSトランジスタと、
前記PMOSトランジスタのドレインと接地との間に接続された出力抵抗と、
前記接地と前記第1の接点との間に接続されたスイッチ素子と、
前記接地と前記第1の接点との間で、前記スイッチ素子と直列に接続された分圧比調整抵抗と、
前記スイッチ素子のオン/オフを切り換えるための切換信号を出力する切換回路と、
前記PMOSトランジスタと前記出力抵抗との間の第2の接点に接続され、前記リセット信号を出力するための出力端子と、を含み、
前記第1のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記スイッチ素子を、オフし、
前記第2のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記スイッチ素子を、オンする
ことを特徴とする不揮発性半導体記憶装置。 - チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、
リセット時においてチップアドレス指定されて動作するように設定されている第1のメモリチップと、
リセット時においてチップアドレス指定されず動作しないように設定されている第2のメモリチップと、を備え、
前記第1のメモリチップおよび前記第2のメモリチップは、電源投入後、電源電圧を検知し、前記電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有し、
前記パワーオンリセット回路は、
電源に一端が接続された第1の分圧抵抗と、
前記第1の分圧抵抗の他端と接地との間に接続された第2の分圧抵抗と、
前記電源にソースが接続され、前記第1の分圧抵抗と前記第2の分圧抵抗との間の第1の接点の電圧に応じた電圧がゲートに印加されるPMOSトランジスタと、
前記PMOSトランジスタのドレインと接地との間に接続された出力抵抗と、
前記接地と前記第1の接点との間に接続されたスイッチ素子と、
前記接地と前記第1の接点との間で、前記スイッチ素子と直列に接続された分圧比調整抵抗と、
前記スイッチ素子のオン/オフを切り換えるための切換信号を出力する切換回路と、
前記PMOSトランジスタと前記出力抵抗との間の第2の接点に接続され、前記リセット信号を出力するための出力端子と、を含み、
前記第1のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記パワーオンリセット回路の前記スイッチ素子を、オフし、
前記第2のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記スイッチ素子を、前記電源電圧が設定電圧未満であるときには、オフし、前記電源電圧が前記設定電圧以上であるときには、オンする
ことを特徴とする不揮発性半導体記憶装置。 - 前記切換回路は、チップアドレスに基づいて、前記スイッチ素子のオン/オフを切り換える
ことを特徴とすることを特徴とする請求項1ないし3の何れかに記載の不揮発性半導体記憶装置。 - 前記第1のメモリチップおよび前記第2のメモリチップは、NAND型フラッシュメモリチップである
ことを特徴とする請求項1ないし4の何れかに記載の不揮発性半導体記憶装置。
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