JP2010033631A - 不揮発性半導体記憶装置 - Google Patents

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Abstract

【課題】電源ノイズが入力されても所定の動作をすることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、リセット時においてチップアドレス指定されて動作するように設定されている第１のメモリチップと、リセット時においてチップアドレス指定されず動作しないように設定されている第２のメモリチップと、を備える。第１のメモリチップおよび第２のメモリチップは、電源投入後、電源電圧を検知し、電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有する。
【選択図】図１

Description

本発明は、１つのパッケージ内に複数のメモリチップを搭載する不揮発性半導体記憶装置に関する。
半導体メモリ製品のパッケージのフットプリントを変えずに大容量製品を得るための方法として、マルチチップパッケージ技術がある。このマルチチップパッケージ技術は、パッケージ内に複数のメモリチップを積み重ねるものである。
ここで、このマルチチップパッケージ技術を用いた従来の不揮発性半導体記憶装置には、例えば、ＲＯＭリード動作を伴うメモリチップを複数個使用し、パワーオン時に複数個のメモリチップのＲＯＭリード動作の起動タイミングを異ならせるものがある。
これにより、複数個のメモリチップを使用した場合に、パワーオン直後のＲＯＭリード動作時における消費電流を低減する（例えば、特許文献１参照。）。
特開２００４−１５２４０５
本発明は、電源ノイズが入力されても所定の動作をすることが可能な不揮発性半導体記憶装置を提供する。
本発明の一態様に係る実施例に従った不揮発性半導体記憶装置は、チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、リセット時においてチップアドレス指定されて動作するように設定されている第１のメモリチップと、リセット時においてチップアドレス指定されず動作しないように設定されている第２のメモリチップと、を備え、前記第１のメモリチップおよび前記第２のメモリチップは、電源投入後、電源電圧を検知し、前記電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有し、前記パワーオンリセット回路は、電源に一端が接続された第１の分圧抵抗と、前記第１の分圧抵抗の他端と接地との間に接続された第２の分圧抵抗と、前記電源にソースが接続され、前記第１の分圧抵抗と前記第２の分圧抵抗との間の第１の接点の電圧に応じた電圧がゲートに印加されるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレインと前記接地との間に接続された出力抵抗と、前記電源と前記第１の接点との間に接続されたスイッチ素子と、前記電源と前記第１の接点との間で、前記スイッチ素子と直列に接続された分圧比調整抵抗と、前記スイッチ素子のオン／オフを切り換えるための切換信号を出力する切換回路と、前記ＰＭＯＳトランジスタと前記出力抵抗との間の第２の接点に接続され、前記リセット信号を出力するための出力端子と、を含み、前記第１のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記パワーオンリセット回路の前記スイッチ素子を、オンし、前記第２のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記パワーオンリセット回路の前記スイッチ素子を、オフすることを特徴とする。
本発明の他の態様に係る実施例に従った不揮発性半導体記憶装置は、チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、リセット時においてチップアドレス指定されて動作するように設定されている第１のメモリチップと、リセット時においてチップアドレス指定されず動作しないように設定されている第２のメモリチップと、を備え、前記第１のメモリチップおよび前記第２のメモリチップは、電源投入後、電源電圧を検知し、前記電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有し、前記パワーオンリセット回路は、電源に一端が接続された第１の分圧抵抗と、前記第１の分圧抵抗の他端と接地との間に接続された第２の分圧抵抗と、前記電源にソースが接続され、前記第１の分圧抵抗と前記第２の分圧抵抗との間の第１の接点の電圧に応じた電圧がゲートに印加されるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレインと接地との間に接続された出力抵抗と、前記接地と前記第１の接点との間に接続されたスイッチ素子と、前記接地と前記第１の接点との間で、前記スイッチ素子と直列に接続された分圧比調整抵抗と、前記スイッチ素子のオン／オフを切り換えるための切換信号を出力する切換回路と、前記ＰＭＯＳトランジスタと前記出力抵抗との間の第２の接点に接続され、前記リセット信号を出力するための出力端子と、を含み、前記第１のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記スイッチ素子を、オフし、前記第２のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記スイッチ素子を、オンすることを特徴とする。
本発明のさらに他の態様に係る実施例に従った不揮発性半導体記憶装置は、チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、リセット時においてチップアドレス指定されて動作するように設定されている第１のメモリチップと、リセット時においてチップアドレス指定されず動作しないように設定されている第２のメモリチップと、を備え、前記第１のメモリチップおよび前記第２のメモリチップは、電源投入後、電源電圧を検知し、前記電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有し、前記パワーオンリセット回路は、電源に一端が接続された第１の分圧抵抗と、前記第１の分圧抵抗の他端と接地との間に接続された第２の分圧抵抗と、前記電源にソースが接続され、前記第１の分圧抵抗と前記第２の分圧抵抗との間の第１の接点の電圧に応じた電圧がゲートに印加されるＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレインと接地との間に接続された出力抵抗と、前記接地と前記第１の接点との間に接続されたスイッチ素子と、前記接地と前記第１の接点との間で、前記スイッチ素子と直列に接続された分圧比調整抵抗と、前記スイッチ素子のオン／オフを切り換えるための切換信号を出力する切換回路と、前記ＰＭＯＳトランジスタと前記出力抵抗との間の第２の接点に接続され、前記リセット信号を出力するための出力端子と、を含み、前記第１のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記パワーオンリセット回路の前記スイッチ素子を、オフし、前記第２のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記スイッチ素子を、前記電源電圧が設定電圧未満であるときには、オフし、前記電源電圧が前記設定電圧以上であるときには、オンすることを特徴とする。
本発明の不揮発性半導体記憶装置によれば、電源ノイズが入力されても所定の動作をすることができる。
（比較例）
図１は、比較例である４個のメモリチップ１００ａ１〜１００ａ４を積層したマルチチップパッケージ製品（不揮発性半導体記憶装置１０００ａ）の模式的な断面の一例を示す断面図である。
図１に示すように、不揮発性半導体記憶装置１０００ａは、基板１００３ａ上に積層された４個のメモリチップ１００ａ１〜１００ａ４、コントローラ１００１ａを備える。
これらのメモリチップ１００ａ１〜１００ａ４は、例えば、ＮＡＮＤ型フラッシュメモリチップである。
コントローラ１００１ａは、主としてメモリチップ１００ａ１〜１００ａ４に対するデータ入出力制御、データ管理を行う。コントローラ１００１ａは、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
メモリチップ１００ａ１〜１００ａ４、およびコントローラ１００1ａは、ワイヤ１００２ａにより基板１００３ａにボンディングされている。
基板１００３ａの裏面に設けられた各半田ボール１００４ａは、それぞれワイヤ１００２ａに電気的に接続されている。パッケージ形状としては、例えば、各半田ボール１００４ａが二次元的に配置された表面実装型のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が採用される。
また、図２は、図１に示す不揮発性半導体記憶装置１０００ａの４個のメモリチップの回路図である。
図２に示すように、４個のメモリチップ１００ａ１〜１００ａ４のコントロール線、Ｉ／Ｏ線および電源線は、パッケージの基板１００３ａ上で共通配線となっている。これらのメモリチップの選択は、アドレス入力によって行われる。
ウェハ製造時には、４個のメモリチップ１００ａ１〜１００ａ４は、同一の製品である。しかし、パッケージにアセンブリされた後で、メモリチップ内部のアドレスセット回路（図示せず）にメモリチップ１００ａ１〜１００ａ４のアドレスをセットし、外部から入力したアドレスの上位２ビットにより各メモリチップの選択／非選択を制御する。
チップアドレスのビットを３ビット、４ビットと増やすことにより、搭載するチップの数は、８チップ、１６チップとさらに多数を制御することもできる。
一般に、半導体メモリ製品には、電源投入時に電源の立ち上がりを検知して、メモリチップの内部状態をある決められた初期状態にリセットするリセット信号を出力するパワーオンリセット回路が備えられている。
マルチチップパッケージ品では、それぞれのメモリチップの内部に備えられているパワーオンリセット回路が、リセット信号を出力して、電源の立ち上がりを検知してそれぞれのメモリチップを初期状態にリセットする。リセット後には、例えば、メモリチップ１００ａ１が選択状態になり、メモリチップ１００ａ２〜１００ａ４は非選択状態になる。
ここで、図３は、比較例のパワーオンリセット回路の構成の一例を示す回路図である。
図３に示すように、パワーオンリセット回路２ａのＰＭＯＳトランジスタＰ１は、電源電圧Ｖｃｃがソースに印加され、電源電圧Ｖｃｃを抵抗Ｒ１と抵抗Ｒ２で分割した接点Ｗ１における電圧がゲートに印加されている。
また、電源電圧ＶｃｃをＰＭＯＳトランジスタＰ１と抵抗Ｒ３で分割した接点Ｗ２における電圧が、インバータＩ１、Ｉ２、Ｉ５を介して、パワーオンリセット回路２ａのリセット信号ＰＷＯＮとして出力される。
ここで、図４は、電源投入時における、図３に示すパワーオンリセット回路２ａの各接点の電圧、および出力信号（リセット信号）の電圧を示す図である。
図４に示すように、電源電圧Ｖｃｃが０Ｖから立ち上がる時、第１の接点Ｗ１の電圧は、抵抗分割されている分だけ電源電圧Ｖｃｃよりも遅れて立ち上がる。電源電圧Ｖｃｃが低いときには、ソースとゲートの電位差が小さいため、ＰＭＯＳトランジスタＰ１はオフしている（遮断状態）。これにより、リセット信号ＰＷＯＮは、電源電圧Ｖｃｃとともに上昇する。
電源電圧Ｖｃｃがある電圧（パワーオン検知電圧）まで上昇したときに、電源電圧Ｖｃｃと第１の接点Ｗ１の電圧の差は、トランジスタＰ１のしきい値電圧Ｖｔｈ（Ｐ１）に達する（時間ｔ１）。この電源電圧Ｖｃｃがこの電圧以上では、ＰＭＯＳトランジスタＰ１はオンする（導通状態）。これにより、リセット信号ＰＷＯＮは、“Ｌｏｗ”レベルになる。
したがって、パワーオンリセット回路２ａは、電源電圧Ｖｃｃが立ち上がるにしたがって、出力信号であるリセット信号ＰＷＯＮ（パルス信号）を発生することになる。このリセット信号ＰＷＯＮは、メモリチップ内部のすべての回路のリセットに使われる。リセット信号ＰＷＯＮが“Ｈｉｇｈ”レベルである時にメモリチップ内部の状態は初期状態にリセットされる。
このように、パワーオンリセット回路２ａのパワーオン検知電圧は、ＰＭＯＳトランジスタＰ１のしきい値電圧によって決まっている。このため、メモリチップ間で数十ｍＶ程度のばらつきが生じ得る。
パワーオン検知電圧は、製品の動作保証範囲よりも十分低い電圧に設定されているので、通常は動作には影響しない。しかし、ノイズによって電源電圧Ｖｃｃがパワーオン検知電圧よりも低くなったときに、リセット信号ＰＷＯＮが出力され、メモリチップ内部は初期状態にリセットされる。この場合、電源電圧Ｖｃｃが、もとの動作保証範囲に戻ったときに、再び動作が正常に開始できれば問題はない。しかし、条件によっては、メモリチップの動作に異常が発生し得る。
図５は、図３に示すパワーオンリセット回路２ａのパワーオン検知電圧と電源電圧Ｖｃｃとの関係を示す図である。また、図６は、図２に示す各メモリチップ１００ａ１〜１００ａ４の選択状態の遷移の一例を示す図である。なお、図６においては、電源ノイズが入る前に、メモリチップ１００ａ３を選択していた場合を示している。
ここで、例えば、ＰＭＯＳトランジスタＰ１のしきい値電圧のばらつきにより、メモリチップ１００ａ１のパワーオン検知電圧Ｖａ１がその他のメモリチップ１００ａ２〜１００ａ４のパワーオン検知電圧Ｖａ２〜Ｖａ４と比べ低く設定されている時に、図５に示すような電源ノイズが入った場合を考える。
電源ノイズによって、電源電圧Ｖｃｃがパワーオン検知電圧Ｖａ３よりも低くなり、メモリチップ１００ａ３のパワーオンリセット回路２ａは、リセット信号ＰＷＯＮを出力する。このため、図６に示すように、メモリチップ１００ａ３は、初期状態であるチップ非選択状態になる。
一方、既述のように、メモリチップ１００ａ１のパワーオンリセット回路２ａのパワーオン検知電圧Ｖａ１は、電源ノイズよりも低くなっている。このため、メモリチップ１００ａ１のパワーオンリセット回路２ａはリセット信号ＰＷＯＮを出力されることはない。すなわち、図６に示すように、メモリチップ１００ａ１は、電源ノイズが消えた後も非選択状態のままとなる。
その結果、電源ノイズ後にスタンドバイ状態に戻っても、すべてのメモリチップ１００ａ１〜１００ａ４が非選択となってしまう。
上記状態で、ＩＤコード読み出しのようなチップアドレスを必要としない動作をメモリチップ１００ａ１〜１００ａ４に対して要求すると、すべてのメモリチップ１００ａ１〜１００ａ４は信号を出力できないという問題が生じ得る。
そこで、本発明に係る実施形態では、パワーオンリセット回路のトランジスタのしきい値電圧のばらつきの影響を低減し、瞬間的な電源低下ノイズが入ったときにも所望の動作をする不揮発性半導体記憶装置を提供する。
以下、本発明に係る各実施例について図面に基づいて説明する。
図７は、本発明の一態様である実施例１に係る不揮発性半導体記憶装置１０００の要部の模式的な断面の一例を示す断面図である。
図７に示すように、不揮発性半導体記憶装置１０００は、基板１００３上に積層された４個のメモリチップ１００−１〜１００−４、コントローラ１００１を備える。
これらのメモリチップ１００−１〜１００−４は、例えば、ＮＡＮＤ型フラッシュメモリチップである。
コントローラ１００１は、主としてメモリチップ１００−１〜１００−４に対するデータ入出力制御、データ管理を行う。コントローラ１００１は、ＥＣＣ訂正回路（図示せず）を有しており、データを書き込む際には誤り訂正符合（ＥＣＣ）付加し、読み出す際にも誤り訂正符号の解析・処理を行う。
メモリチップ１００−１〜１００−４、およびコントローラ１００１は、ワイヤ１００２により基板１００３にボンディングされている。
基板１００３の裏面に設けられた各半田ボール１００４は、それぞれワイヤ１００２に電気的に接続されている。パッケージ形状としては、例えば、各半田ボール１００４が二次元的に配置された表面実装型のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が採用される。
図８は、図７に示す不揮発性半導体記憶装置１０００のメモリチップ１００−１〜１００４内部の構成の一例を示す図である。
図８に示すように、各メモリチップ１００−１〜１００−４は、メモリセルアレイ１１と、アドレスバッファ１２と、カラムデコーダ１３と、ロウデコーダ１４と、センスアンプ１５と、入出力バッファ１７と、パワーオンリセット回路１８と、制御回路１９と、電圧生成回路２０と、チップアドレスデコード回路２１と、チップアドレスセット回路２２と、を備える。
メモリセルアレイ１１は、データを格納する通常のメモリセル領域１１ａと、リダンダンシ情報、トリミング情報などを格納するＲＯＭ領域１１ｂとを有する。
アドレスバッファ１２に入力されたアドレスのうち、カラムアドレスがカラムデコーダ１３に入力されてデコードされ、ロウアドレスがロウデコーダ１４に入力されてデコードされる。そして、指定されたアドレスに基づいて、メモリセル領域１１ａにおけるメモリセルへのデータの書込、または、該メモリセルからのデータ読み出しが行われる。
データが読み出される時は、センスアンプ１５、カラムデコーダ１３、および入出力バッファ１７を介して、読み出しデータが出力される。
一方、データが書き込まれる時は、読み出しとは逆の経路で、書き込みデータがメモリセルアレイ１１に供給される。
電圧生成回路２０は、外部から供給された電源電圧Ｖｃｃを用いて、参照用の基準電圧や、プログラム電圧等の内部電圧を生成する。
チップアドレスセット回路２２は、アドレスバッファ１２を介して入力された２ビットのロウアドレスＡＤＤ＿０、ＡＤＤ＿１、を、ボンディングによって決定された２ビットのチップアドレスＣＨＩＰＡＤＤ＿０、ＣＨＩＰＡＤＤ＿１（チップ選択情報）と比較する。そして、チップアドレスセット回路２２は、その比較結果を、制御回路１９に出力する。これにより、この比較結果に基づいて、制御回路１９は、メモリチップを動作させる。すなわち、該比較結果が一致したメモリチップがチップアドレス指定され、このメモリチップのみが動作するようになっている。
ここで、チップアドレスセット回路２２は、電源投入時等のリセット時において、ロウアドレスの入力が無い場合においても、メモリチップ１００−１〜１００−４の何れかをチップアドレス指定するように設定されている。これにより、例えば、メモリチップ１００−１は、リセット時においてチップアドレス指定されて動作するように（すなわち、リセット時に選択状態に）、設定されている。一方、メモリチップ１００−２〜１００−４は、リセット時においてチップアドレス指定されず動作しないように（すなわち、リセット時に非選択状態に）、設定されている。
チップアドレスデコード回路２１は、各メモリチップに固有の２ビットのチップアドレスＣＨＩＰＡＤＤ＿０、ＣＨＩＰＡＤＤ＿１を演算し、その演算結果である信号ＣＡＤＤ１をパワーオンリセット回路１８に出力するようになっている。
パワーオンリセット回路１８は、電源電圧Ｖｃｃに応じて、リセット信号ＰＷＯＮを、制御回路１９に出力するようになっている。例えば、パワーオンリセット回路１８は、電源が投入されてから電源電圧Ｖｃｃがパワーオン検知電圧以上になると、リセット信号ＰＷＯＮ（パルス波）が出力されるように、設定されている。
このパワーオンリセット回路１８は、上述の信号ＣＡＤＤ１により、該パワーオン検知電圧が制御されるようになっている。
また、制御回路１９は、リセット信号ＰＷＯＮに基づいて、アドレスバッファ１２、カラムデコーダ１３、ロウデコーダ１４、センスアンプ１５、および電圧生成回路２０それぞれを初期化するための制御信号を出力するようになっている。
また、既述のように、制御回路１９は、チップアドレスセット回路２２の比較結果に基づいて、メモリチップを動作させる。すなわち、該比較結果が一致したメモリチップがチップアドレス指定され、このメモリチップのみが動作するようになっている。
以上のように、不揮発性半導体記憶装置１０００の各メモリチップは、電源投入後、電源電圧Ｖｃｃを検知し、電源電圧Ｖｃｃが所定値以上になった場合に、その動作を初期化するためのリセット信号ＰＷＯＮを出力するパワーオンリセット回路１８を、それぞれ有する。
ここで、図９は、図７に示す４個のメモリチップ１００−１〜１００−４を備えた場合の不揮発性半導体記憶装置１０００のブロック図である。
図９に示すように、電源パッド（Ｖｃｃ）および接地パッド（Ｖｓｓ）、／ＣＥ（チップイネーブル信号）、／ＷＥ（ライトイネーブル信号）、／ＲＥ（リードイネーブル信号）などの制御信号やコマンド入力用の各種パッド、Ｉ／Ｏなどの入出力パッドが、４個のメモリチップ１００−１〜１００−４で共通の配線によって相互に結線される。
また、上記各パッドの他に、４個の各メモリチップ１００−１〜１００−４にはそれぞれ、後述するように、チップアドレス指定用の２ビットのチップアドレスＣＨＩＰＡＤＤ＿０、ＣＨＩＰＡＤＤ＿１を入力するための２個のパッドが設けられる。
そして、各２個のチップアドレス指定用のパッドに対し、ボンディングワイヤによりそれぞれのチップアドレスに対応した電圧（電源電圧Ｖｃｃまたは接地電圧Ｖｓｓ）を接続することで、各々のメモリチップがどのチップアドレスに対応しているかが決定される。
例えば、メモリチップ１００−１では、ＣＨＩＰＡＤＤ＿０、ＣＨＩＰＡＤＤ＿１指定用のパッドが共に接地電圧ＶＳＳに接続されている。メモリチップ１００−２では、ＣＨＩＰＡＤＤ＿０指定用のパッドが接地電圧ＶＳＳに接続され、ＣＨＩＰＡＤＤ＿１指定用のパッドが電源電圧ＶＤＤに接続されている。メモリチップ１００−３では、ＣＨＩＰＡＤＤ＿０指定用のパッドが電源電圧ＶＤＤに接続され、ＣＨＩＰＡＤＤ＿１指定用のパッドが接地電圧ＶＳＳに接続されている。メモリチップ１００−４では、ＣＨＩＰＡＤＤ＿０、ＣＨＩＰＡＤＤ＿１指定用のパッドが共に電源電圧ＶＤＤに接続されている。
外部から個々のメモリチップ１００−１〜１００−４にアクセスするには、１個のメモリチップのみが設けられている場合と同様に、コマンドやアドレス、データの入出力が行われる。アドレスは、１個のメモリチップのみが設けられている場合の４倍のアドレス空間で入力される。複数のメモリチップは同時にこのアドレスを受け取り、受け取ったアドレスがどのメモリチップに該当しているが個々のメモリチップで判断され、該当チップのみが動作する。
既述のように、チップアドレスセット回路２２は、入力された２ビットのロウアドレスＡＤＤ＿０、ＡＤＤ＿１を、ボンディングによって決定された２ビットのチップアドレスＣＨＩＰＡＤＤ＿０、ＣＨＩＰＡＤＤ＿１と比較する。そして、チップアドレスセット回路２２は、その比較結果を、制御回路１９に出力する。これにより、この比較結果に基づいて、制御回路１９は、メモリチップを動作させる。すなわち、該比較結果が一致したメモリチップのみが動作するようになっている。
これにより、複数個のメモリチップが実装されているにもかかわらず、あたかもパッケージの外から見たら４倍のメモリ容量のメモリチップ１個が動作しているようになる。
なお、このチップアドレス指定用のパッドは２個に限られるものではなく、例えば、同一パッケージ内に８個のメモリチップを収納する場合にはチップアドレス指定用のパッドは３個設けられ、１６個のメモリチップを収納する場合にはチップアドレス指定用のパッドは４個設けられる。
ここで、図１０は、図８に示すメモリセルの実施例１に係るパワーオンリセット回路１８の構成を示す回路図である。
図９に示すように、パワーオンリセット回路１８は、第１の分圧抵抗Ｒ１と、第２の分圧抵抗Ｒ２と、出力抵抗Ｒ３と、分圧比調整抵抗Ｒ４と、ＰＭＯＳトランジスタＰ１と、スイッチ素子Ｐ２と、出力端子１８ａと、切換回路１８ｂと、を含む。
第１の分圧抵抗Ｒ１は、電源に一端が接続されている。
第２の分圧抵抗Ｒ２は、第１の分圧抵抗Ｒ１の他端と接地との間に接続されている。
ＰＭＯＳトランジスタＰ１は、電源にソースが接続され、第１の分圧抵抗Ｒ１と第２の分圧抵抗Ｒ２との間の第１の接点Ｗ１の電圧に応じた電圧がゲートに印加されるようになっている。
出力抵抗Ｒ３は、ＰＭＯＳトランジスタＰ１のドレインと接地との間に接続されている。
スイッチ素子Ｐ２は、電源と第１の接点Ｗ１との間に接続されている。このスイッチ素子Ｐ２は、ここでは、例えば、ＰＭＯＳトランジスタで構成される。なお、スイッチ素子Ｐ２は、他のトランジスタ等の素子で構成されていてもよい。
分圧比調整抵抗Ｒ４は、電源と第１の接点Ｗ１との間で、スイッチ素子Ｐ２と直列に接続されている。
出力端子１８ａは、ＰＭＯＳトランジスタＰ１と出力抵抗Ｒ３との間の第２の接点Ｗ２に、インバータＩ１、Ｉ２、Ｉ５を介して接続され、リセット信号ＰＷＯＮを出力するようになっている。
切換回路１８ｂは、スイッチ素子Ｐ２のオン／オフを切り換えるための切換信号を出力するようになっている。
この切換回路１８ｂは、インバータＩ３と、コンデンサＣ１と、を有する。
インバータＩ３は、信号ＣＡＤＤ１が入力され、スイッチ素子Ｐ２であるＰＭＯＳトランジスタのゲートに出力が接続されている。
コンデンサＣ１は、電源に一端が接続され、スイッチ素子Ｐ２であるＰＭＯＳトランジスタのゲートに他端が接続されている。このコンデンサＣ１により、スイッチ素子Ｐ２であるＰＭＯＳトランジスタのゲートの電圧が安定するようになっている。
すなわち、切換回路１８ｂは、信号ＣＡＤＤ１を反転した信号を切換信号として、スイッチ素子Ｐ２に出力する。
ここで、図１１は、図８に示すメモリチップの実施例１に係るチップアドレスデコード回路２１の構成の一例を示す回路図である。
図１１に示すように、チップアドレスデコード回路２１は、例えば、チップアドレス（信号）ＣＨＩＰＡＤＤ＿０とチップアドレス（信号）ＣＨＩＰＡＤＤ＿１とが入力される論理和回路２１ａと、この論理和回路２１ａの出力が入力に接続され、信号ＣＡＤＤ１を出力するインバータ２１ｂとにより構成されている。
このチップアドレスデコード回路２１は、ＣＨＩＰＡＤＤ＿０とＣＨＩＰＡＤＤ＿１がともに“Ｌｏｗ”レベルの時、“Ｈｉｇｈ”レベルの信号ＣＡＤＤ１を出力する。
一方、チップアドレスデコード回路２１は、ＣＨＩＰＡＤＤ＿０とＣＨＩＰＡＤＤ＿１がともに“Ｈｉｇｈ”レベル、または、何れかが“Ｈｉｇｈ”レベルの時、“Ｌｏｗ”レベルの信号ＣＡＤＤ１を出力する。
次に、以上のような構成を有する不揮発性半導体記憶装置１０００の動作の一例について説明する。
メモリチップ１００−１のパワーオンリセット回路１８において、切換回路１８ｂは、信号ＣＡＤＤ１（“Ｈｉｇｈ”レベル）に応じて、該パワーオンリセット回路１８のスイッチ素子Ｐ２を、オンする（導通状態）。
これにより、分圧抵抗Ｒ１、Ｒ２、分圧比調整抵抗Ｒ４による抵抗分割の電源側の分圧比が小さく設定される。このため、第１の接点Ｗ１の電圧が高くなる。
一方、メモリチップ１００−２〜１００−４のパワーオンリセット回路１８において、切換回路１８ｂは、信号ＣＡＤＤ１（“Ｌｏｗ”レベル）に応じて、パワーオンリセット回路１８のスイッチ素子Ｐ２を、オフする（遮断状態）。
これにより、分圧抵抗Ｒ１、Ｒ２、分圧比調整抵抗Ｒ４による抵抗分割の電源側の分圧比が大きく設定される。このため、メモリチップ１００−２〜１００−４のパワーオンリセット回路１８の第１の接点Ｗ１の電圧が、メモリチップ１００−１のパワーオンリセット回路１８の第１の接点Ｗ１の電圧よりも低くなる。
これにより、メモリチップ１００−１のパワーオン検知電圧Ｖ１が、その他のメモリチップ１００−２〜１００−４のパワーオン検知電圧Ｖ２〜Ｖ４よりも高く設定される。
なお、メモリチップ１００−１のパワーオン検知電圧Ｖ１とその他のメモリチップ１００−２〜１００−４のパワーオン検知電圧Ｖ２〜Ｖ４の差が、ＰＭＯＳトランジスタＰ１のしきい値電圧のばらつきによるメモリチップ間の検知電圧のばらつきの程度となるように、分圧比調整抵抗Ｒ４の抵抗値が選ばれる。
ここで、図１２Ａは、電源投入時における、図１０に示すパワーオンリセット回路１８の各接点の電圧、および出力信号の電圧を示す図である。
図１２Ａに示すように、各メモリチップ１００−１〜１００−４において、電源電圧Ｖｃｃが０Ｖから立ち上がっていく時、接点Ｗ１の電圧は、抵抗分割されている分だけ電源電圧Ｖｃｃよりも遅れて立ち上がる。電源電圧Ｖｃｃが低いときには、ソースとゲートの電位差が小さいため、ＰＭＯＳトランジスタＰ１はオフしている（遮断状態）。これにより、リセット信号ＰＷＯＮは、電源電圧Ｖｃｃとともに上昇する。
ここで、メモリチップ１００−２〜１００−４において、電源電圧Ｖｃｃがある電圧（パワーオン検知電圧Ｖ２〜Ｖ４）まで上昇したときに、電源電圧Ｖｃｃと第１の接点Ｗ１の電圧の差は、トランジスタＰ１のしきい値電圧Ｖｔｈ（Ｐ１）に達する（時間ｔ１）。この電源電圧Ｖｃｃがこの電圧以上では、ＰＭＯＳトランジスタＰ１はオンする（導通状態）。これにより、リセット信号ＰＷＯＮは、“Ｌｏｗ”レベルになる。
したがって、メモリチップ１００−２〜１００−４のパワーオンリセット回路１８は、電源電圧Ｖｃｃが立ち上がるにしたがって、出力信号であるリセット信号ＰＷＯＮ（パルス信号）を発生することになる。このリセット信号ＰＷＯＮは、メモリチップ内部のすべての回路のリセットに使われる。すなわち、リセット信号ＰＷＯＮ（パルス信号）に応じて、メモリチップ１００−２〜１００−４内部の状態は初期状態にリセットされる。
一方、メモリチップ１００−１において、電源電圧Ｖｃｃがある電圧（パワーオン検知電圧Ｖ１：Ｖ１＞Ｖ２〜Ｖ４）まで上昇したときに、電源電圧Ｖｃｃと接点Ｗ１の電圧の差は、トランジスタＰ１のしきい値電圧Ｖｔｈ（Ｐ１）に達する（時間ｔ２）。この電源電圧Ｖｃｃがこの電圧以上では、ＰＭＯＳトランジスタＰ１はオンする（導通状態）。これにより、リセット信号ＰＷＯＮは、“Ｌｏｗ”レベルになる。
したがって、メモリチップ１００−１のパワーオンリセット回路１８は、電源電圧Ｖｃｃが立ち上がるにしたがって、出力信号であるリセット信号ＰＷＯＮ（パルス信号）を発生することになる。このリセット信号ＰＷＯＮ（パルス信号）は、メモリチップ１００−１内部のすべての回路のリセットに使われる。すなわち、リセット信号ＰＷＯＮ（パルス信号）に応じて、メモリチップ１００−１内部の状態は初期状態にリセットされる。
以上のように、メモリチップ１００−１のパワーオンリセット回路１８のパワーオン検知電圧Ｖ１は、メモリチップ１００−２〜１００−４のパワーオンリセット回路１８のパワーオン検知電圧よりも高く設定される。
ここで、図１２Ｂは、図１０に示すパワーオンリセット回路１８のパワーオン検知電圧と電源電圧Ｖｃｃとの関係を示す図である。
既述のように、メモリチップ１００−１のパワーオン検知電圧Ｖ１がその他のメモリチップ１００−２〜１００−４のパワーオン検知電圧Ｖ２〜Ｖ４と比べ高く設定されている。
図１２Ｂに示すように、例えば、電源ノイズＡによって、電源電圧Ｖｃｃがパワーオン検知電圧Ｖ１〜Ｖ４よりも低くなる場合を考える。
この場合、メモリチップ間の検知電圧のぱらつきによらず、まずメモリチップ１００−１でリセット動作が始まる。続いて、第２〜第４のメモリチップ１００−２〜１００−４でリセット動作が始まる。
メモリチップ１００−１〜１００−４のパワーオンリセット回路１８は、リセット信号ＰＷＯＮを出力する。このため、メモリチップ１００−１は、初期状態になるとともにチップ選択状態になり、メモリチップ１００−２〜１００−４は、初期状態になるとともにチップ非選択状態になる。
一方、電源ノイズＢによって、電源電圧Ｖｃｃがパワーオン検知電圧Ｖ１よりも低くなる場合を考える。この場合、メモリチップ１００−１のパワーオンリセット回路１８は、リセット信号ＰＷＯＮを出力する。このため、メモリチップ１００−１は、初期状態になるとともにチップ選択状態になる。この場合、他のメモリチップ１００−２〜１００−４は、リセットされず、チップ選択状態またはチップ非選択状態となる。
このように、少なくともメモリチップ１００−１が、電源ノイズが消えた後にチップ選択状態となる。
上記状態で、ＩＤコード読み出しのようなチップアドレスを必要としない動作をメモリチップ１００−１〜１００−４に対して要求した場合、すべてのメモリチップ１００−１〜１００−４は信号を出力できないという問題は回避される。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、電源ノイズが入力されても所定の動作をすることができる。
実施例１では、電源ノイズが入力されても所定の動作をするためのパワーオンリセット回路の構成の一例について述べた。
本実施例２では、特に、パワーオンリセット回路のスイッチ素子、切換回路が異なる他の例について述べる。
図１３は、実施例２に係るパワーオンリセット回路３１８の構成を示す回路図である。なお、このパワーオンリセット回路３１８は、実施例１のパワーオンリセット回路１８と同様に、図８に示すメモリチップ１００−１〜１００−４に適用される。
図１３に示すように、パワーオンリセット回路３１８は、実施例１のパワーオンリセット回路１８と比較して、スイッチ素子Ｎ１、切換回路３１８ｂの構成が、実施例１のスイッチ素子Ｐ２、切換回路１８ｂと異なる。
スイッチ素子Ｎ１は、接地と第１の接点Ｗ１との間に接続されている。このスイッチ素子Ｎ１は、ここでは、例えば、ＮＭＯＳトランジスタで構成される。なお、スイッチ素子Ｎ１は、他のトランジスタ等の素子で構成されていてもよい。
分圧比調整抵抗Ｒ４は、接地と第１の接点Ｗ１との間で、スイッチ素子Ｎ２と直列に接続されている。
切換回路３１８ｂは、スイッチ素子Ｎ１のオン／オフを切り換えるための切換信号を出力するようになっている。
切換回路３１８ｂは、インバータＩ４と、コンデンサＣ３と、を有する。
インバータＩ４は、信号ＣＡＤＤ１が入力され、スイッチ素子Ｎ１であるＮＭＯＳトランジスタのゲートに出力が接続されている。
コンデンサＣ３は、接地に一端が接続され、スイッチ素子Ｎ１であるＮＭＯＳトランジスタのゲートに他端が接続されている。このコンデンサＣ３により、スイッチ素子Ｎ１であるＮＭＯＳトランジスタのゲートの電圧が安定するようになっている。
すなわち、切換回路３１８ｂは、信号ＣＡＤＤ１を反転した信号を切換信号として、スイッチ素子Ｎ１に出力する。
なお、パワーオンリセット回路３１８のその他の構成は、実施例１のパワーオンリセット回路１８と同様である。
次に、上記パワーオンリセット回路３１８を適用した構成を有する不揮発性半導体記憶装置１０００の動作の一例について説明する。
メモリチップ１００−１のパワーオンリセット回路３１８において、切換回路３１８ｂは、信号ＣＡＤＤ１（“Ｈｉｇｈ”レベル）に応じて、該パワーオンリセット回路３１８のスイッチ素子Ｎ１を、オフする（遮断状態）。
これにより、分圧抵抗Ｒ１、Ｒ２、分圧比調整抵抗Ｒ４による抵抗分割の電源側の分圧比が小さく設定される。このため、第１の接点Ｗ１の電圧が高くなる。
一方、メモリチップ１００−２〜１００−４のパワーオンリセット回路３１８において、切換回路３１８ｂは、信号ＣＡＤＤ１（“Ｌｏｗ”レベル）に応じて、パワーオンリセット回路３１８のスイッチ素子Ｎ１を、オンする（導通状態）。
これにより、分圧抵抗Ｒ１、Ｒ２、分圧比調整抵抗Ｒ４による抵抗分割の電源側の分圧比が大きく設定される。このため、メモリチップ１００−２〜１００−４のパワーオンリセット回路３１８の第１の接点Ｗ１の電圧が、メモリチップ１００−１のパワーオンリセット回路３１８の第１の接点Ｗ１の電圧よりも低くなる。
これにより、メモリチップ１００−１のパワーオン検知電圧Ｖ１が、その他のメモリチップ１００−２〜１００−４のパワーオン検知電圧Ｖ２〜Ｖ４よりも高く設定される。
なお、メモリチップ１００−１のパワーオン検知電圧Ｖ１とその他のメモリチップ１００−２〜１００−４のパワーオン検知電圧Ｖ２〜Ｖ４の差が、ＰＭＯＳトランジスタＰ１のしきい値電圧のばらつきによるメモリチップ間の検知電圧のばらつきの程度となるように、分圧比調整抵抗Ｒ４の抵抗値が選ばれる。
したがって、実施例１と同様に、電源ノイズが電源電圧Ｖｃｃに入力された場合、少なくともメモリチップ１００−１が、電源ノイズが消えた後にチップ選択状態となる。
そして、実施例１と同様に、上記状態で、ＩＤコード読み出しのようなチップアドレスを必要としない動作をメモリチップ１００−１〜１００−４に対して要求した場合、すべてのメモリチップ１００−１〜１００−４は信号を出力できないという問題は回避される。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、電源ノイズが入力されても所定の動作をすることができる。
実施例２では、電源ノイズが入力されても所定の動作をするためのパワーオンリセット回路の構成の一例について述べた。
本実施例３では、特に、パワーオンリセット回路の切換回路が異なる例について述べる。
図１４は、実施例３に係るパワーオンリセット回路４１８の構成を示す回路図である。なお、このパワーオンリセット回路４１８は、実施例２のパワーオンリセット回路３１８と同様に、図８に示すメモリチップ１００−１〜１００−４に適用される。
図１４に示すように、パワーオンリセット回路４１８は、実施例２のパワーオンリセット回路３１８と比較して、切換回路４１８ｂの構成が、実施例２の切換回路３１８ｂと異なる。
この切換回路４１８ｂは、演算回路であるＡＮＤ回路Ｘ２と、インバータＩ４と、コンデンサＣ３と、を有する。
ＡＮＤ回路Ｘ２は、インバータＩ４の出力信号（信号ＣＡＤＤ１の反転信号）およびインバータＩ２の出力信号（リセット信号ＰＷＯＮの反転信号）が入力され、スイッチ素子Ｎ１であるＮＭＯＳトランジスタのゲートに出力が接続されている。
このように、切換回路４１８ｂは、インバータＩ４の出力信号とインバータＩ２の出力信号とを論理演算した信号を切換信号として、スイッチ素子Ｎ１に出力するようになっている。
コンデンサＣ４は、電源に一端が接続され、インバータＩ２の出力に他端が接続されている。このコンデンサＣ４は、電源の立ち上がり時に、ＡＮＤ回路Ｘ２の入力を安定させる働きがある。
なお、パワーオンリセット回路４１８のその他の構成は、実施例２のパワーオンリセット回路３１８と同様である。
次に、上記パワーオンリセット回路４１８を適用した構成を有する不揮発性半導体記憶装置１０００の動作の一例について説明する
ここで、実施例２と同様に、メモリチップ１００−１のパワーオンリセット回路４１８において、切換回路４１８ｂは、信号ＣＡＤＤ１（“Ｈｉｇｈ”レベル）が入力されるように設定されている。
したがって、切換回路４１８ｂは、インバータＩ２の出力信号に拘わらず、パワーオンリセット回路４１８のスイッチ素子Ｎ１を、オフする（遮断状態）。これにより、分圧抵抗Ｒ１、Ｒ２、分圧比調整抵抗Ｒ４による抵抗分割の電源側の分圧比が小さく設定される。
また、メモリチップ１００−２〜１００−４のパワーオンリセット回路４１８において、切換回路４１８ｂは、信号ＣＡＤＤ１（“Ｌｏｗ”レベル）が入力されるように設定されている。
したがって、メモリチップ１００−２〜１００−４において、インバータＩ２の出力信号が“Ｌｏｗ”レベルのとき、該パワーオンリセット回路４１８のスイッチ素子Ｎ１を、オフする（遮断状態）。これにより、分圧抵抗Ｒ１、Ｒ２、分圧比調整抵抗Ｒ４による抵抗分割の電源側の分圧比が小さく設定される。このため、第１の接点Ｗ１の電圧が高くなる。
一方、メモリチップ１００−２〜１００−４において、インバータＩ２の出力信号が“Ｈｉｇｈ”レベルのとき、該パワーオンリセット回路４１８のスイッチ素子Ｎ１を、オンする（導通状態）。これにより、分圧抵抗Ｒ１、Ｒ２、分圧比調整抵抗Ｒ４による抵抗分割の電源側の分圧比が大きく設定される。このため、第１の接点Ｗ１の電圧が低くなる。
このように、メモリチップ１００−２〜１００−４のパワーオンリセット回路４１８において、切換回路４１８ｂは、スイッチ素子Ｎ１を、電源電圧Ｖｃｃが或る設定電圧未満であるときには、オンし、電源電圧Ｖｃｃが該設定電圧以上であるときには、オフする。
このため、電源電圧Ｖｃｃが該設定電圧以上の場合、メモリチップ１００−２〜１００−４のパワーオンリセット回路４１８の第１の接点Ｗ１の電圧が、メモリチップ１００−１のパワーオンリセット回路４１８の第１の接点Ｗ１の電圧よりも低くなる。
これにより、電源電圧Ｖｃｃが該設定電圧以上の場合、メモリチップ１００−１のパワーオン検知電圧Ｖ１が、その他のメモリチップ１００−２〜１００−４のパワーオン検知電圧Ｖ２〜Ｖ４よりも高く設定される。
なお、メモリチップ１００−１のパワーオン検知電圧Ｖ１とその他のメモリチップ１００−２〜１００−４のパワーオン検知電圧Ｖ２〜Ｖ４の差が、ＰＭＯＳトランジスタＰ１のしきい値電圧のばらつきによるメモリチップ間の検知電圧のばらつきの程度となるように、分圧比調整抵抗Ｒ４の抵抗値が選ばれる。
以上のように、初めの電源投入時のパワーオン検知電圧は、すべてのメモリチップで同じ電圧に設定されている。しかし、電源が立ち上がった後（パワーオンリセットが完了した後）は、メモリチップ１００−１のパワーオン検知電圧Ｖ１だけが、その他のメモリチップ１００−２〜１００−４のパワーオン検知電圧Ｖ２〜Ｖ４よりも高く設定される。
これにより、本実施例４では、パワーオンリセット回路の本来の目的である初めの電源投入の動作には影響を与えず、動作中の電源ノイズによる不具合のみを回避することができる。
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、電源ノイズが入力されても所定の動作をすることができる。
実施例４では、特に、フリップフロップによりパワーオンリセット回路を制御する例について述べる。
図１５は、実施例４に係るパワーオンリセット回路５１８の構成を示す回路図である。なお、このパワーオンリセット回路５１８は、図８に示すメモリチップ１００−１〜１００−４に適用される。
図１５に示すように、パワーオンリセット回路５１８は、第１の分圧抵抗Ｒ１と、第２の分圧抵抗Ｒ２と、出力抵抗Ｒ３と、調整抵抗Ｒ５と、ＰＭＯＳトランジスタＰ１、Ｐ６と、スイッチ素子Ｎ２、Ｐ４、Ｐ５と、出力端子１８ａと、フリップフロップＦ１と、ＮＡＮＤ回路Ｘ３と、コンデンサＣ５と、インバータＩ１、Ｉ２、Ｉ５〜Ｉ７と、を備える。
第１の分圧抵抗Ｒ１は、分圧抵抗Ｒ１ａと分圧抵抗Ｒ１ｂに分割されている。
分圧抵抗Ｒ１ｂと第２の分圧抵抗Ｒ２の間の第１の接点Ｗ１は、ＰＭＯＳトランジスタＰ１のゲートに接続されている。したがって、電源が立ち上がっていく時に、電源電圧Ｖｃｃと第１の接点Ｗ１の電圧との電位差がＰＭＯＳトランジスタＰ１のしきい値電圧となる時に、ＰＭＯＳトランジスタＰ１はオフからオンに状態が切り替わるようになっている。
ＰＭＯＳトランジスタＰ１のドレインには、ＰＭＯＳトランジスタで構成されたスイッチ素子Ｐ４が接続されている。出力抵抗Ｒ３は、このスイッチ素子Ｐ４のドレイン側の第２の接点Ｗ２に接続されている。この第２の接点Ｗ２と出力端子１８ａとの間には、直列に接続されたインバータＩ１、Ｉ２、Ｉ５が接続されている。
また、分圧抵抗Ｒ１ａと分圧抵抗Ｒ１ｂとの間の接点Ｗ３は、ＰＭＯＳトランジスタＰ６のゲートに接続されている。
ＰＭＯＳトランジスタＰ６のドレイン側の第４の接点Ｗ４は、フリップフロップＦ１のセット端子Ｓに入力されている。この第４の接点Ｗ４は、ＰＭＯＳトランジスタで構成されたスイッチ素子Ｐ５のソースに接続されている。スイッチ素子Ｐ５のドレインは、第２の接点Ｗ２に接続されている。
フリップフロップＦ１のリセット端子Ｒには、第５の接点Ｗ５が接続されている。この第５の接点Ｗ５は、ＰＭＯＳトランジスタＰ１のドレインに、インバータＩ６を介して、接続されている。フリップフロップＦ１の出力Ｑは、信号ＣＡＤＤ１とともに、ＮＡＮＤ回路Ｘ３に入力されている。なお、ＮＡＮＤ回路Ｘ３の信号ＣＡＤＤ１が入力される端子と接地との間には、コンデンサＣ５が接続されている。
このＮＡＮＤ回路Ｘ３の出力は、スイッチ素子Ｐ５のゲートに入力されている。さらに、ＮＡＮＤ回路Ｘ３の出力は、インバータＩ７を介して、スイッチ素子Ｐ４のゲートに入力されている。
また、第４の接点Ｗ４と接地との間には、スイッチ素子（ＮＭＯＳトランジスタ）Ｎ２と調整抵抗Ｒ５とが直列に接続されている。このスイッチ素子Ｎ２のゲートには、ＮＡＮＤ回路Ｘ３の出力が入力されている。
次に、以上のような構成を有するパワーオンリセット回路５１８の動作について説明する。
電源電圧Ｖｃｃを分圧抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ２で分圧した電圧により、第３の接点Ｗ３の電圧は、第１の接点Ｗ１の電圧と比べて高くなる。このため、電源電圧Ｖｃｃが立ち上がる時には、ＰＭＯＳトランジスタＰ６よりも先にＰＭＯＳトランジスタＰ１がオフからオンに切り替わる。この時、第５の接点Ｗ５の電圧は、“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルになる。これにより、フリップフロップＦ１のリセット動作が完了する。
そして、電源電圧Ｖｃｃがさらに上がっていくと、電源電圧Ｖｃｃを分圧抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ２で分圧した電圧でＰＭＯＳトランジスタＰ６がオフからオンに切り替わる。この時、第４の接点Ｗ４の電圧は、“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルになる。これにより、フリップフロップＦ１がセットされる。これにより、フリップフロップＦ１の出力Ｑからは“Ｈｉｇｈ”レベルが出力されることになる。
チップアドレスが先頭チップ（メモリチップ１００−１）である場合には、信号ＣＡＤＤ１が“Ｈｉｇｈ”レベルであるため、第６の接点Ｗ６は“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに切り替わる。したがって、各スイッチ素子の状態は、スイッチ素子Ｐ４がオン、スイッチ素子Ｐ５がオフの状態から、スイッチ素子Ｐ４がオフ、スイッチ素子Ｐ５がオンの状態に切り替わる。
以上の動作から、メモリチップ１００−１のパワーオンリセット回路５１８は、電源の立ち上げ始めにおいて、電源電圧ＶｃｃがＰＭＯＳトランジスタＰ１のしきい値電圧で設定されたパワーオン検知電圧のとき、リセット信号ＰＷＯＮを出力する。しかし、メモリチップ１００−１のパワーオンリセット回路５１８は、電源電圧ＶｃｃがＰＭＯＳトランジスタＰ６のしきい値電圧で設定されたパワーオン検知電圧以上に電源が立ち上がった後は、電源電圧ＶｃｃがＰＭＯＳトランジスタＰ１よりも高いＰＭＯＳトランジスタＰ６によるパワーオン検知電圧のとき、リセット信号ＰＷＯＮを出力する。
メモリチップ１００−１以外のメモリチップ１００−２〜１００−４では、信号ＣＡＤＤ１が“Ｌｏｗ”レベルである。このため、第６の接点Ｗ６は、常に“Ｈｉｇｈ”レベルとなっている。これにより、スイッチ素子Ｐ４がオン、スイッチ素子Ｐ５がオフしている。このため、単に電源電圧ＶｃｃがＰＭＯＳトランジスタＰ１で設定されたパワーオン検知電圧のとき、リセット信号ＰＷＯＮが出力される。
ＰＭＯＳトランジスタＰ１とＰＭＯＳトランジスタＰ２のパワーオンリセット回路の差が、ＰＭＯＳトランジスタのしきい値のばらつきを補償できる値になるように分圧抵抗Ｒ１ａと分圧抵抗Ｒ１ｂを設定する。これにより、電源電圧がノイズにより下がった場合には、必ずメモリチップ１００−１が初めにリセットされることになる。これにより、どのメモリチップも動作しないという状況は避けられる。
さらに、電源の立ち上げ時にはメモリチップ１００−１を含めて全てのメモリチップで同じ設定状態となるため、通常の動作には影響しない。このため、メモリチップ１００−１とそれ以外のメモリチップ１００−２〜１００−４のノイズ耐性の設定は、容易になる。
本実施例５では、既述の不揮発性半導体記憶装置１０００を、電子機器の一例である携帯電話に適用する例について説明する。
図１６は、不揮発性半導体記憶装置１０００を内部に実装する携帯電話を示す図である。図１６に示すように、携帯電話２０００は、メイン画面２００１を有する本体上部２００２と、キーパッド２００３を有する本体下部２００４と、を備えている。この携帯電話２０００には、不揮発性半導体記憶装置（半導体チップ）１０００が搭載される。
携帯電話２０００に搭載されたＣＰＵ（図示せず）は、不揮発性半導体記憶装置１０００にインターフェイス（図示せず）を介してアクセスし、データ等の転送を行うようになっている。
尚、不揮発性半導体記憶装置１０００は、上記携帯電話以外にも、パーソナルコンピュータ、デジタルスチルカメラ、ＰＤＡ等の各種電子機器に適用することができる。
比較例である４個のメモリチップ１００ａ１〜１００ａ４を積層したマルチチップパッケージ製品（不揮発性半導体記憶装置１０００ａ）の模式的な断面の一例を示す断面図である。 図１に示す不揮発性半導体記憶装置１０００ａの４個のメモリチップの回路図である。 比較例のパワーオンリセット回路の構成の一例を示す回路図である。 電源投入時における、図３に示すパワーオンリセット回路２ａの各接点の電圧、および出力信号（リセット信号）の電圧を示す図である。 図３に示すパワーオンリセット回路２ａのパワーオン検知電圧と電源電圧Ｖｃｃとの関係を示す図である。 図２に示す各メモリチップ１００ａ１〜１００ａ４の選択状態の遷移の一例を示す図である。 本発明の一態様である実施例１に係る不揮発性半導体記憶装置１０００の要部の模式的な断面の一例を示す断面図である。 図７に示す不揮発性半導体記憶装置１０００のメモリチップ１００−１〜１００４内部の構成の一例を示す図である。 図７に示す４個のメモリチップ１００−１〜１００−４を備えた場合の不揮発性半導体記憶装置１０００のブロック図である。 図８に示すメモリセルの実施例１に係るパワーオンリセット回路１８の構成を示す回路図である。 図８に示すメモリチップの実施例１に係るチップアドレスデコード回路２１の構成の一例を示す回路図である。 電源投入時における、図１０に示すパワーオンリセット回路１８の各接点の電圧、および出力信号の電圧を示す図である。 図１０に示すパワーオンリセット回路１８のパワーオン検知電圧と電源電圧Ｖｃｃとの関係を示す図である。 実施例２に係るパワーオンリセット回路３１８の構成を示す回路図である。 実施例３に係るパワーオンリセット回路４１８の構成を示す回路図である。 実施例４に係るパワーオンリセット回路５１８の構成を示す回路図である。 不揮発性半導体記憶装置１０００を内部に実装する携帯電話を示す図である。
符号の説明
１１ メモリセルアレイ
１２ アドレスバッファ
１３ カラムデコーダ
１４ ロウデコーダ
１５ センスアンプ
１７ 入出力バッファ
１８ パワーオンリセット回路
１８ａ 出力端子
１８ｂ 切換回路
１９ 制御回路
２０ 電圧生成回路
２１ チップアドレスデコード回路
２１ａ 論理和回路
２１ｂ インバータ
２２ チップアドレスセット回路
１００−１〜１００−４、１００ａ１〜１００ａ４ メモリチップ
１０００、１０００ａ 不揮発性半導体記憶装置
１００１、１００１ａ コントローラ
１００２、１００２ａ ワイヤ
１００３、１００３ａ 基板
１００４、１００４ａ 半田ボール
２０００ 携帯電話
２００１ メイン画面
２００２ 本体上部
２００３ キーパッド
２００４ 本体下部
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５ コンデンサ
Ｆ１ フリップフロップ
Ｉ１、Ｉ２、Ｉ３、Ｉ４、Ｉ５、Ｉ６、Ｉ７ インバータ
Ｐ１、Ｐ６ ＰＭＯＳトランジスタ
Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｎ１、Ｎ２ スイッチ素子
ＰＷＯＭ リセット信号
Ｑ フリップフロップの出力
Ｒ リセット端子
Ｒ１ 第１の分圧抵抗
Ｒ１ａ、Ｒ１ｂ 分圧抵抗
Ｒ２ 第２の分圧抵抗
Ｒ３ 出力抵抗
Ｒ４ 分圧比調整抵抗
Ｒ５ 調整抵抗
Ｓ セット端子
Ｗ１ 第１の接点
Ｗ２ 第２の接点
Ｗ３ 第３の接点
Ｗ４ 第４の接点
Ｗ５ 第５の接点
Ｗ６ 第６の接点
Ｘ１、Ｘ３ ＮＡＮＤ回路
Ｘ２ ＡＮＤ回路

Claims (5)

  1. チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、
    リセット時においてチップアドレス指定されて動作するように設定されている第１のメモリチップと、
    リセット時においてチップアドレス指定されず動作しないように設定されている第２のメモリチップと、を備え、
    前記第１のメモリチップおよび前記第２のメモリチップは、電源投入後、電源電圧を検知し、前記電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有し、
    前記パワーオンリセット回路は、
    電源に一端が接続された第１の分圧抵抗と、
    前記第１の分圧抵抗の他端と接地との間に接続された第２の分圧抵抗と、
    前記電源にソースが接続され、前記第１の分圧抵抗と前記第２の分圧抵抗との間の第１の接点の電圧に応じた電圧がゲートに印加されるＰＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタのドレインと前記接地との間に接続された出力抵抗と、
    前記電源と前記第１の接点との間に接続されたスイッチ素子と、
    前記電源と前記第１の接点との間で、前記スイッチ素子と直列に接続された分圧比調整抵抗と、
    前記スイッチ素子のオン／オフを切り換えるための切換信号を出力する切換回路と、
    前記ＰＭＯＳトランジスタと前記出力抵抗との間の第２の接点に接続され、前記リセット信号を出力するための出力端子と、を含み、
    前記第１のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記パワーオンリセット回路の前記スイッチ素子を、オンし、
    前記第２のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記パワーオンリセット回路の前記スイッチ素子を、オフする
    ことを特徴とする不揮発性半導体記憶装置。
  2. チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、
    リセット時においてチップアドレス指定されて動作するように設定されている第１のメモリチップと、
    リセット時においてチップアドレス指定されず動作しないように設定されている第２のメモリチップと、を備え、
    前記第１のメモリチップおよび前記第２のメモリチップは、電源投入後、電源電圧を検知し、前記電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有し、
    前記パワーオンリセット回路は、
    電源に一端が接続された第１の分圧抵抗と、
    前記第１の分圧抵抗の他端と接地との間に接続された第２の分圧抵抗と、
    前記電源にソースが接続され、前記第１の分圧抵抗と前記第２の分圧抵抗との間の第１の接点の電圧に応じた電圧がゲートに印加されるＰＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタのドレインと接地との間に接続された出力抵抗と、
    前記接地と前記第１の接点との間に接続されたスイッチ素子と、
    前記接地と前記第１の接点との間で、前記スイッチ素子と直列に接続された分圧比調整抵抗と、
    前記スイッチ素子のオン／オフを切り換えるための切換信号を出力する切換回路と、
    前記ＰＭＯＳトランジスタと前記出力抵抗との間の第２の接点に接続され、前記リセット信号を出力するための出力端子と、を含み、
    前記第１のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記スイッチ素子を、オフし、
    前記第２のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記スイッチ素子を、オンする
    ことを特徴とする不揮発性半導体記憶装置。
  3. チップアドレス指定されることにより動作する複数のメモリチップを備えた不揮発性半導体記憶装置であって、
    リセット時においてチップアドレス指定されて動作するように設定されている第１のメモリチップと、
    リセット時においてチップアドレス指定されず動作しないように設定されている第２のメモリチップと、を備え、
    前記第１のメモリチップおよび前記第２のメモリチップは、電源投入後、電源電圧を検知し、前記電源電圧が所定値以上になった場合に、その動作を初期化するためのリセット信号を出力するパワーオンリセット回路を、それぞれ有し、
    前記パワーオンリセット回路は、
    電源に一端が接続された第１の分圧抵抗と、
    前記第１の分圧抵抗の他端と接地との間に接続された第２の分圧抵抗と、
    前記電源にソースが接続され、前記第１の分圧抵抗と前記第２の分圧抵抗との間の第１の接点の電圧に応じた電圧がゲートに印加されるＰＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタのドレインと接地との間に接続された出力抵抗と、
    前記接地と前記第１の接点との間に接続されたスイッチ素子と、
    前記接地と前記第１の接点との間で、前記スイッチ素子と直列に接続された分圧比調整抵抗と、
    前記スイッチ素子のオン／オフを切り換えるための切換信号を出力する切換回路と、
    前記ＰＭＯＳトランジスタと前記出力抵抗との間の第２の接点に接続され、前記リセット信号を出力するための出力端子と、を含み、
    前記第１のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記パワーオンリセット回路の前記スイッチ素子を、オフし、
    前記第２のメモリチップの前記パワーオンリセット回路において、前記切換回路は、前記スイッチ素子を、前記電源電圧が設定電圧未満であるときには、オフし、前記電源電圧が前記設定電圧以上であるときには、オンする
    ことを特徴とする不揮発性半導体記憶装置。
  4. 前記切換回路は、チップアドレスに基づいて、前記スイッチ素子のオン／オフを切り換える
    ことを特徴とすることを特徴とする請求項１ないし３の何れかに記載の不揮発性半導体記憶装置。
  5. 前記第１のメモリチップおよび前記第２のメモリチップは、ＮＡＮＤ型フラッシュメモリチップである
    ことを特徴とする請求項１ないし４の何れかに記載の不揮発性半導体記憶装置。
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