JP2002329791A - 電圧発生回路 - Google Patents
電圧発生回路Info
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Abstract
(57)【要約】
【課題】本発明は、半導体記憶装置に用いるのに好適な
電圧発生回路において、アクティブ時およびスタンドバ
イ時に安定したＶＤＣ電位を発生できるようにすること
を最も主要な特徴としている。 【解決手段】たとえば、内部回路に所望の電圧ＶＤＣお
よび電流ＩＡを供給する、ゲート幅がＷＡのジャイアン
トトランジスタＮＭＯＳＧと、内部回路に所望の電圧Ｖ
ＤＣおよび電流ＩＳを供給する、ジャイアントトランジ
スタＮＭＯＳＧのゲート幅ＷＡよりも小さいゲート幅Ｗ
ＳをもつスモールトランジスタＮＭＯＳＳＧとを備え、
ジャイアントトランジスタＮＭＯＳＧのゲート電位をＶ
ＧＡ、スモールトランジスタＮＭＯＳＳＧのゲート電位
をＶＧＳとすると、ＶＧＳ＜ＶＧＡ、かつ、ＷＳ／ＷＡ
＞ＩＳ／ＩＡとなる構成とされている。
電圧発生回路において、アクティブ時およびスタンドバ
イ時に安定したＶＤＣ電位を発生できるようにすること
を最も主要な特徴としている。 【解決手段】たとえば、内部回路に所望の電圧ＶＤＣお
よび電流ＩＡを供給する、ゲート幅がＷＡのジャイアン
トトランジスタＮＭＯＳＧと、内部回路に所望の電圧Ｖ
ＤＣおよび電流ＩＳを供給する、ジャイアントトランジ
スタＮＭＯＳＧのゲート幅ＷＡよりも小さいゲート幅Ｗ
ＳをもつスモールトランジスタＮＭＯＳＳＧとを備え、
ジャイアントトランジスタＮＭＯＳＧのゲート電位をＶ
ＧＡ、スモールトランジスタＮＭＯＳＳＧのゲート電位
をＶＧＳとすると、ＶＧＳ＜ＶＧＡ、かつ、ＷＳ／ＷＡ
＞ＩＳ／ＩＡとなる構成とされている。
Description
【０００１】
【発明の属する技術分野】この発明は、電圧発生回路に
関するもので、特に、アクティブ（Ａｃｔｉｖｅ）時お
よびスタンドバイ（Ｓｔａｎｄｂｙ）時に安定した動作
電位を内部で発生させる必要がある、ＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ），ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ），ＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｍｅｍｏｒｙ），ＥＰＲＯＭ（Ｅｒａｓａｂ
ｌｅ ＰＲＯＭ）および強誘電体メモリなどの半導体記
憶装置に用いて好適な電圧発生回路に関する。
関するもので、特に、アクティブ（Ａｃｔｉｖｅ）時お
よびスタンドバイ（Ｓｔａｎｄｂｙ）時に安定した動作
電位を内部で発生させる必要がある、ＳＲＡＭ（Ｓｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ），ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ），ＥＥＰＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍ
ａｂｌｅ Ｍｅｍｏｒｙ），ＥＰＲＯＭ（Ｅｒａｓａｂ
ｌｅ ＰＲＯＭ）および強誘電体メモリなどの半導体記
憶装置に用いて好適な電圧発生回路に関する。
【０００２】
【従来の技術】周知のように、ＳＲＡＭ，ＤＲＡＭ，Ｅ
ＥＰＲＯＭ，ＥＰＲＯＭおよび強誘電体メモリなどの半
導体記憶装置にあっては、アクティブ時およびスタンド
バイ時の両モードにおいて、安定した電源電位または基
準電位を内部で発生させる必要がある。
ＥＰＲＯＭ，ＥＰＲＯＭおよび強誘電体メモリなどの半
導体記憶装置にあっては、アクティブ時およびスタンド
バイ時の両モードにおいて、安定した電源電位または基
準電位を内部で発生させる必要がある。
【０００３】図１１は、上記した半導体記憶装置で用い
られる従来の電圧発生回路の構成例を示すものである。
られる従来の電圧発生回路の構成例を示すものである。
【０００４】この電圧発生回路は、スタンドバイ時にＶ
ＤＣ電位を発生させるためのものであって、スタンドバ
イ時用のオペアンプ（Ｏ．Ｐ．Ａｍｐ．）１０１の反転
入力端（−）に参照電位が供給される。オペアンプ１０
１の出力端は、ＰＭＯＳトランジスタ１０２のゲートに
接続されている。ＰＭＯＳトランジスタ１０２のソース
は電源端（ＶＤＤ）に接続され、ドレインは直列に接続
された抵抗素子（電位モニタ用の抵抗素子列）Ｒ１，Ｒ
２を介して接地されている。
ＤＣ電位を発生させるためのものであって、スタンドバ
イ時用のオペアンプ（Ｏ．Ｐ．Ａｍｐ．）１０１の反転
入力端（−）に参照電位が供給される。オペアンプ１０
１の出力端は、ＰＭＯＳトランジスタ１０２のゲートに
接続されている。ＰＭＯＳトランジスタ１０２のソース
は電源端（ＶＤＤ）に接続され、ドレインは直列に接続
された抵抗素子（電位モニタ用の抵抗素子列）Ｒ１，Ｒ
２を介して接地されている。
【０００５】上記抵抗素子Ｒ１，Ｒ２の接続点は、上記
オペアンプ１０１の非反転入力端（＋）に接続されてい
る。そして、ＰＭＯＳトランジスタ１０２のドレインと
抵抗素子Ｒ１との接続点より、上記ＶＤＣ電位が取り出
されるように構成されている。
オペアンプ１０１の非反転入力端（＋）に接続されてい
る。そして、ＰＭＯＳトランジスタ１０２のドレインと
抵抗素子Ｒ１との接続点より、上記ＶＤＣ電位が取り出
されるように構成されている。
【０００６】この電圧発生回路の場合、オペアンプ１０
１の反転入力端には参照電位が、また、非反転入力端に
はＶＤＣ電位を抵抗素子Ｒ１，Ｒ２により抵抗分割した
電位が供給される。そして、オペアンプ１０２により両
方の電位が比較され、後者の電位の方が高い場合には、
ＰＭＯＳトランジスタ１０２のゲート電位が”Ｈｉｇ
ｈ”となって、ＶＤＣ電位を下降させる。逆に、後者の
電位の方が低い場合には、ＰＭＯＳトランジスタ１０２
のゲート電位が”Ｌｏｗ”となって、ＶＤＣ電位を上昇
させる。
１の反転入力端には参照電位が、また、非反転入力端に
はＶＤＣ電位を抵抗素子Ｒ１，Ｒ２により抵抗分割した
電位が供給される。そして、オペアンプ１０２により両
方の電位が比較され、後者の電位の方が高い場合には、
ＰＭＯＳトランジスタ１０２のゲート電位が”Ｈｉｇ
ｈ”となって、ＶＤＣ電位を下降させる。逆に、後者の
電位の方が低い場合には、ＰＭＯＳトランジスタ１０２
のゲート電位が”Ｌｏｗ”となって、ＶＤＣ電位を上昇
させる。
【０００７】なお、スタンドバイ時には低消費電力が要
求されるため、抵抗素子Ｒ１，Ｒ２には絶対値の大きい
ものが使用される。また、オペアンプ１０１としては、
貫通電流を絞ったタイプのものが用いられる。したがっ
て、回路としての時定数が長く、応答性（ｒｅｓｐｏｎ
ｓｅ）は遅いものの、全体的に低消費電力な回路となっ
ている。
求されるため、抵抗素子Ｒ１，Ｒ２には絶対値の大きい
ものが使用される。また、オペアンプ１０１としては、
貫通電流を絞ったタイプのものが用いられる。したがっ
て、回路としての時定数が長く、応答性（ｒｅｓｐｏｎ
ｓｅ）は遅いものの、全体的に低消費電力な回路となっ
ている。
【０００８】図１２は、上記した半導体記憶装置におい
て、アクティブ時にＶＤＣ電位を発生させるための電圧
発生回路の構成例を示すものである。
て、アクティブ時にＶＤＣ電位を発生させるための電圧
発生回路の構成例を示すものである。
【０００９】図において、スタンドバイ時用／アクティ
ブ時用の各オペアンプ１０１’，２０１の反転入力端
（−）には参照電位がそれぞれ供給される。スタンドバ
イ時用のオペアンプ１０１’の出力端は、ＰＭＯＳトラ
ンジスタ１０２’のゲートに接続されている。ＰＭＯＳ
トランジスタ１０２’のソースは電源端（ＶＤＤ）に接
続され、ドレインは直列に接続された抵抗素子（電位モ
ニタ用の抵抗素子列）Ｒ’，Ｒ１’，Ｒ２’を介して接
地されている。
ブ時用の各オペアンプ１０１’，２０１の反転入力端
（−）には参照電位がそれぞれ供給される。スタンドバ
イ時用のオペアンプ１０１’の出力端は、ＰＭＯＳトラ
ンジスタ１０２’のゲートに接続されている。ＰＭＯＳ
トランジスタ１０２’のソースは電源端（ＶＤＤ）に接
続され、ドレインは直列に接続された抵抗素子（電位モ
ニタ用の抵抗素子列）Ｒ’，Ｒ１’，Ｒ２’を介して接
地されている。
【００１０】一方、アクティブ時用のオペアンプ２０１
の出力端は、ＰＭＯＳトランジスタ２０２のゲートに接
続されている。ＰＭＯＳトランジスタ２０２のソースは
電源端（ＶＤＤ）に接続され、ドレインは直列に接続さ
れた抵抗素子（電位モニタ用の抵抗素子列）ｒ，ｒ１，
ｒ２およびＮＭＯＳトランジスタ２０３を介して接地さ
れている。このＮＭＯＳトランジスタ２０３のゲートに
は、信号Ａｃｔｉｖｅが供給されるようになっている。
なお、アクティブ時にはより高い電流供給能力が要求さ
れるため、抵抗素子ｒ，ｒ１，ｒ２は、上記抵抗素子
Ｒ’，Ｒ１’，Ｒ２’よりも絶対値の小さいものが用い
られる。
の出力端は、ＰＭＯＳトランジスタ２０２のゲートに接
続されている。ＰＭＯＳトランジスタ２０２のソースは
電源端（ＶＤＤ）に接続され、ドレインは直列に接続さ
れた抵抗素子（電位モニタ用の抵抗素子列）ｒ，ｒ１，
ｒ２およびＮＭＯＳトランジスタ２０３を介して接地さ
れている。このＮＭＯＳトランジスタ２０３のゲートに
は、信号Ａｃｔｉｖｅが供給されるようになっている。
なお、アクティブ時にはより高い電流供給能力が要求さ
れるため、抵抗素子ｒ，ｒ１，ｒ２は、上記抵抗素子
Ｒ’，Ｒ１’，Ｒ２’よりも絶対値の小さいものが用い
られる。
【００１１】上記抵抗素子Ｒ１’，Ｒ２’の接続点およ
び上記抵抗素子ｒ１，ｒ２の接続点は、上記オペアンプ
１０１’，２０１のそれぞれの非反転入力端（＋）に接
続されるとともに、ＮＭＯＳジャイアントトランジスタ
３０１のゲートにそれぞれ接続されている。また、この
ジャイアントトランジスタ３０１は、ドレインがＰＭＯ
Ｓトランジスタ３０２のドレインに接続されるととも
に、ソースより上記ＶＤＣ電位が取り出さるように構成
されている。なお、ソースが電源端（ＶＤＤ）に接続さ
れた上記ＰＭＯＳトランジスタ３０２のゲートには、信
号／Ａｃｔｉｖｅが供給されるようになっている（／は
反転信号を示す）。
び上記抵抗素子ｒ１，ｒ２の接続点は、上記オペアンプ
１０１’，２０１のそれぞれの非反転入力端（＋）に接
続されるとともに、ＮＭＯＳジャイアントトランジスタ
３０１のゲートにそれぞれ接続されている。また、この
ジャイアントトランジスタ３０１は、ドレインがＰＭＯ
Ｓトランジスタ３０２のドレインに接続されるととも
に、ソースより上記ＶＤＣ電位が取り出さるように構成
されている。なお、ソースが電源端（ＶＤＤ）に接続さ
れた上記ＰＭＯＳトランジスタ３０２のゲートには、信
号／Ａｃｔｉｖｅが供給されるようになっている（／は
反転信号を示す）。
【００１２】この電圧発生回路の場合、スタンドバイ状
態からアクティブ状態になると、抵抗素子ｒ，ｒ１，ｒ
２の抵抗分割で決まる電位がジャイアントトランジスタ
３０１のゲートに入力され、ジャイアントトランジスタ
３０１の負荷特性に応じたＶＤＣ電位が発生される。
態からアクティブ状態になると、抵抗素子ｒ，ｒ１，ｒ
２の抵抗分割で決まる電位がジャイアントトランジスタ
３０１のゲートに入力され、ジャイアントトランジスタ
３０１の負荷特性に応じたＶＤＣ電位が発生される。
【００１３】一般に、高い電流供給能力が要求されるア
クティブ時においては、上記したようなジャイアントト
ランジスタ３０１を使用した回路が用いられることが多
い。この回路の場合、スタンドバイ状態からアクティブ
状態へと円滑に遷移するように、ジャイアントトランジ
スタ３０１のゲート電位は、スタンドバイ時も抵抗素子
Ｒ’，Ｒ１’，Ｒ２’で決まる電位によって充電されて
いる。すなわち、スタンドバイ時とアクティブ時とでジ
ャイアントトランジスタ３０１のゲート電位が一致する
ように、各抵抗素子Ｒ１’，Ｒ２’，ｒ１，ｒ２の比お
よび絶対値は決められている。
クティブ時においては、上記したようなジャイアントト
ランジスタ３０１を使用した回路が用いられることが多
い。この回路の場合、スタンドバイ状態からアクティブ
状態へと円滑に遷移するように、ジャイアントトランジ
スタ３０１のゲート電位は、スタンドバイ時も抵抗素子
Ｒ’，Ｒ１’，Ｒ２’で決まる電位によって充電されて
いる。すなわち、スタンドバイ時とアクティブ時とでジ
ャイアントトランジスタ３０１のゲート電位が一致する
ように、各抵抗素子Ｒ１’，Ｒ２’，ｒ１，ｒ２の比お
よび絶対値は決められている。
【００１４】 Ｒ’：Ｒ１’：Ｒ２’＝ｒ：ｒ１：ｒ２ Ｒ１’＞ｒ１ Ｒ２’＞ｒ２ Ｒ’＞ｒ スタンドバイ時用のオペアンプ１０１’側においては、
時定数が長く、応答性は遅いが、低消費電力な回路とな
っている。一方、アクティブ時用のオペアンプ２０１側
においては、消費電力は大きいが、時定数が短く、応答
性の早い、電流供給能力の高い回路となっている。
時定数が長く、応答性は遅いが、低消費電力な回路とな
っている。一方、アクティブ時用のオペアンプ２０１側
においては、消費電力は大きいが、時定数が短く、応答
性の早い、電流供給能力の高い回路となっている。
【００１５】以上、見てきたように、従来においては、
スタンドバイ時とアクティブ時とでＶＤＣ電位を発生さ
せるための回路が別になっており、スタンドバイ状態か
らアクティブ状態へと円滑に遷移させるのが困難である
などの問題があった。すなわち、スタンドバイ時のＶＤ
Ｃ電位は図１１に示した回路によって発生され、アクテ
ィブ時のＶＤＣ電位は図１２に示した回路によって発生
されるようにしている。このように、スタンドバイ時と
アクティブ時とで異なる回路によりＶＤＣ電位を発生さ
せるため、回路が２つ必要であるために面積の増大を招
き、また、スタンドバイ状態からアクティブ状態への遷
移を円滑に行うことが難しいものとなっていた。
スタンドバイ時とアクティブ時とでＶＤＣ電位を発生さ
せるための回路が別になっており、スタンドバイ状態か
らアクティブ状態へと円滑に遷移させるのが困難である
などの問題があった。すなわち、スタンドバイ時のＶＤ
Ｃ電位は図１１に示した回路によって発生され、アクテ
ィブ時のＶＤＣ電位は図１２に示した回路によって発生
されるようにしている。このように、スタンドバイ時と
アクティブ時とで異なる回路によりＶＤＣ電位を発生さ
せるため、回路が２つ必要であるために面積の増大を招
き、また、スタンドバイ状態からアクティブ状態への遷
移を円滑に行うことが難しいものとなっていた。
【００１６】
【発明が解決しようとする課題】上記したように、従来
においては、スタンドバイ時用とアクティブ時用とで回
路が２つ必要であるために面積の増大を招き、また、ス
タンドバイ状態からアクティブ状態への遷移を円滑に行
うことが難しいという欠点があった。
においては、スタンドバイ時用とアクティブ時用とで回
路が２つ必要であるために面積の増大を招き、また、ス
タンドバイ状態からアクティブ状態への遷移を円滑に行
うことが難しいという欠点があった。
【００１７】そこで、この発明は、スタンドバイ時とア
クティブ時とで発生電位に変動があった場合には速やか
に回復することが可能な電圧発生回路を提供することを
目的としている。
クティブ時とで発生電位に変動があった場合には速やか
に回復することが可能な電圧発生回路を提供することを
目的としている。
【００１８】また、この発明は、スタンドバイ状態から
アクティブ状態への遷移およびアクティブ状態からスタ
ンドバイ状態への遷移を円滑に行うことが可能な電圧発
生回路を提供することを目的としている。
アクティブ状態への遷移およびアクティブ状態からスタ
ンドバイ状態への遷移を円滑に行うことが可能な電圧発
生回路を提供することを目的としている。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の電圧発生回路にあっては、一方のノー
ドが電源に接続され、他方のノードからチップの内部回
路に所望の電圧ＶＤＣおよび電流ＩＡを供給する、ＷＡ
のゲート幅を有する第１のＭＯＳトランジスタと、一方
のノードが電源に接続され、他方のノードからチップの
内部回路に所望の電圧ＶＤＣおよび電流ＩＳを供給す
る、ＷＳのゲート幅を有する第２のＭＯＳトランジスタ
とを具備し、ＩＡ＞ＩＳ、ＷＡ＞ＷＳであることを特徴
とする。
めに、この発明の電圧発生回路にあっては、一方のノー
ドが電源に接続され、他方のノードからチップの内部回
路に所望の電圧ＶＤＣおよび電流ＩＡを供給する、ＷＡ
のゲート幅を有する第１のＭＯＳトランジスタと、一方
のノードが電源に接続され、他方のノードからチップの
内部回路に所望の電圧ＶＤＣおよび電流ＩＳを供給す
る、ＷＳのゲート幅を有する第２のＭＯＳトランジスタ
とを具備し、ＩＡ＞ＩＳ、ＷＡ＞ＷＳであることを特徴
とする。
【００２０】また、この発明の電圧発生回路にあって
は、一方のノードが電源に接続され、他方のノードから
チップの内部回路に所望の電圧ＶＤＣおよび電流ＩＡを
供給する、ＷＡのゲート幅を有する第１のＭＯＳトラン
ジスタと、一方のノードが電源に接続され、他方のノー
ドからチップの内部回路に所望の電圧ＶＤＣおよび電流
ＩＳを供給する、前記第１のＭＯＳトランジスタのゲー
ト幅ＷＡよりも小さいＷＳのゲート幅を有する第２のＭ
ＯＳトランジスタとを具備し、前記第１のＭＯＳトラン
ジスタのゲート電位をＶＧＡ、前記第２のＭＯＳトラン
ジスタのゲート電位をＶＧＳとすると、ＶＧＳ＜ＶＧ
Ａ、かつ、ＷＳ／ＷＡ＞ＩＳ／ＩＡであることを特徴と
する。
は、一方のノードが電源に接続され、他方のノードから
チップの内部回路に所望の電圧ＶＤＣおよび電流ＩＡを
供給する、ＷＡのゲート幅を有する第１のＭＯＳトラン
ジスタと、一方のノードが電源に接続され、他方のノー
ドからチップの内部回路に所望の電圧ＶＤＣおよび電流
ＩＳを供給する、前記第１のＭＯＳトランジスタのゲー
ト幅ＷＡよりも小さいＷＳのゲート幅を有する第２のＭ
ＯＳトランジスタとを具備し、前記第１のＭＯＳトラン
ジスタのゲート電位をＶＧＡ、前記第２のＭＯＳトラン
ジスタのゲート電位をＶＧＳとすると、ＶＧＳ＜ＶＧ
Ａ、かつ、ＷＳ／ＷＡ＞ＩＳ／ＩＡであることを特徴と
する。
【００２１】この発明の電圧発生回路によれば、スタン
ドバイ時に用いる第２のＭＯＳトランジスタのゲート電
位を、アクティブ時に用いる第１のＭＯＳトランジスタ
のゲート電位よりも低くできるようになる。これによ
り、負荷電流の変動に対する供給電位の変動を抑えるこ
とが可能となるとともに、ゲート幅としてある大きさを
確保することが可能となるものである。
ドバイ時に用いる第２のＭＯＳトランジスタのゲート電
位を、アクティブ時に用いる第１のＭＯＳトランジスタ
のゲート電位よりも低くできるようになる。これによ
り、負荷電流の変動に対する供給電位の変動を抑えるこ
とが可能となるとともに、ゲート幅としてある大きさを
確保することが可能となるものである。
【００２２】また、この発明の電圧発生回路にあって
は、一方のノードが電源に接続され、他方のノードから
チップの内部回路に所望の電圧ＶＤＣおよび電流Ｉを供
給するＷのゲートを持つ第１のトランジスタを具備し、
スタンドバイおよびアクティブの両状態で常にこのトラ
ンジスタのみから前記電圧ＶＤＣおよび電流Ｉを供給す
ることを特徴とする。
は、一方のノードが電源に接続され、他方のノードから
チップの内部回路に所望の電圧ＶＤＣおよび電流Ｉを供
給するＷのゲートを持つ第１のトランジスタを具備し、
スタンドバイおよびアクティブの両状態で常にこのトラ
ンジスタのみから前記電圧ＶＤＣおよび電流Ｉを供給す
ることを特徴とする。
【００２３】また、この発明の電圧発生回路にあって
は、複数の抵抗素子を直列に接続してなり、一方のノー
ドが第１の電源電圧ＶＤＤ１に接続され、他方のノード
が第２の電源電圧ＶＤＤ２に接続された第１の抵抗素子
列と、前記第１の抵抗素子列の抵抗素子と同数の抵抗素
子を直列に接続してなり、一方のノードが前記第１の電
源電圧ＶＤＤ１に接続され、他方のノードが前記第２の
電源電圧ＶＤＤ２に接続された第２の抵抗素子列と、前
記第１の電源電圧ＶＤＤ１＞前記第２の電源電圧ＶＤＤ
２とした場合、前記第１および第２の抵抗素子列の、対
応する少なくとも１箇所のノード間が相互に接続され、
その接続されたノードと前記第１または第２の抵抗素子
列のいずれか一方の抵抗素子との間に挿入されたスイッ
チ回路とを具備したことを特徴とする。
は、複数の抵抗素子を直列に接続してなり、一方のノー
ドが第１の電源電圧ＶＤＤ１に接続され、他方のノード
が第２の電源電圧ＶＤＤ２に接続された第１の抵抗素子
列と、前記第１の抵抗素子列の抵抗素子と同数の抵抗素
子を直列に接続してなり、一方のノードが前記第１の電
源電圧ＶＤＤ１に接続され、他方のノードが前記第２の
電源電圧ＶＤＤ２に接続された第２の抵抗素子列と、前
記第１の電源電圧ＶＤＤ１＞前記第２の電源電圧ＶＤＤ
２とした場合、前記第１および第２の抵抗素子列の、対
応する少なくとも１箇所のノード間が相互に接続され、
その接続されたノードと前記第１または第２の抵抗素子
列のいずれか一方の抵抗素子との間に挿入されたスイッ
チ回路とを具備したことを特徴とする。
【００２４】さらに、その接続されたノード間が、容量
素子を介して接続されてなることを特徴とする。
素子を介して接続されてなることを特徴とする。
【００２５】この発明の電圧発生回路によれば、スタン
ドバイ時のＶＤＣ電位とアクティブ時のＶＤＣ電位と
を、両モード間で円滑に遷移させることが可能となるも
のである。
ドバイ時のＶＤＣ電位とアクティブ時のＶＤＣ電位と
を、両モード間で円滑に遷移させることが可能となるも
のである。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２７】（第１の実施形態）図１は、本発明の第１
の実施形態にかかる電圧発生回路の構成例を示すもので
ある。
の実施形態にかかる電圧発生回路の構成例を示すもので
ある。
【００２８】同図において、電源電圧ＶＤＤが供給され
る電源端１１は、抵抗素子Ｒ１１の一端に接続されてい
る。この抵抗素子Ｒ１１の他の一端は、抵抗素子Ｒ１２
の一端に接続されている。この抵抗素子Ｒ１２の他の一
端は、ＰＭＯＳトランジスタＱ１１のソースに接続され
ている。このＰＭＯＳトランジスタＱ１１のゲートに
は、信号ＳＴＢＹＦＬＧＢが供給されるようになってい
る。
る電源端１１は、抵抗素子Ｒ１１の一端に接続されてい
る。この抵抗素子Ｒ１１の他の一端は、抵抗素子Ｒ１２
の一端に接続されている。この抵抗素子Ｒ１２の他の一
端は、ＰＭＯＳトランジスタＱ１１のソースに接続され
ている。このＰＭＯＳトランジスタＱ１１のゲートに
は、信号ＳＴＢＹＦＬＧＢが供給されるようになってい
る。
【００２９】上記ＰＭＯＳトランジスタＱ１１の基板
（ＢＧ）は電源電圧ＶＤＤが供給される上記電源端１１
に接続され、ドレインは抵抗素子ＲＳ１の一端に接続さ
れている。抵抗素子ＲＳ１の他の一端は、ＮＭＯＳトラ
ンジスタ（スモールトランジスタ）ＮＭＯＳＳＧのゲー
トおよび抵抗素子ＲＳ２の一端に接続されている。
（ＢＧ）は電源電圧ＶＤＤが供給される上記電源端１１
に接続され、ドレインは抵抗素子ＲＳ１の一端に接続さ
れている。抵抗素子ＲＳ１の他の一端は、ＮＭＯＳトラ
ンジスタ（スモールトランジスタ）ＮＭＯＳＳＧのゲー
トおよび抵抗素子ＲＳ２の一端に接続されている。
【００３０】ＮＭＯＳトランジスタＮＭＯＳＳＧは、ス
タンドバイ（Ｓｔａｎｄｂｙ）時のＶＤＣ電位を発生す
るためのもので、上記ゲートには電位Ｖ（ＳＧＳＴＢ
Ｙ）が供給されるようになっている。上記ＮＭＯＳトラ
ンジスタＮＭＯＳＳＧのドレインは電源電圧ＶＤＤが供
給される上記電源端１１に接続され、ソースは上記ＶＤ
Ｃ電位を供給する半導体記憶装置としてのチップの内部
回路（図示していない）に接続されている。
タンドバイ（Ｓｔａｎｄｂｙ）時のＶＤＣ電位を発生す
るためのもので、上記ゲートには電位Ｖ（ＳＧＳＴＢ
Ｙ）が供給されるようになっている。上記ＮＭＯＳトラ
ンジスタＮＭＯＳＳＧのドレインは電源電圧ＶＤＤが供
給される上記電源端１１に接続され、ソースは上記ＶＤ
Ｃ電位を供給する半導体記憶装置としてのチップの内部
回路（図示していない）に接続されている。
【００３１】上記抵抗素子ＲＳ２の他の一端は、ＮＭＯ
ＳトランジスタＮＭＯＳＭＳのゲートおよびドレインに
接続されている。ＮＭＯＳトランジスタＮＭＯＳＭＳの
ソースは、抵抗素子ＲＳ３の一端に接続されている。抵
抗素子ＲＳ３の他の一端は、オペアンプＯＰ１の非反転
入力端（＋）に接続されるとともに、抵抗素子ＲＳ４の
一端に接続されている。抵抗素子ＲＳ４の他の一端は、
接地電位ＧＮＤに接続されている。
ＳトランジスタＮＭＯＳＭＳのゲートおよびドレインに
接続されている。ＮＭＯＳトランジスタＮＭＯＳＭＳの
ソースは、抵抗素子ＲＳ３の一端に接続されている。抵
抗素子ＲＳ３の他の一端は、オペアンプＯＰ１の非反転
入力端（＋）に接続されるとともに、抵抗素子ＲＳ４の
一端に接続されている。抵抗素子ＲＳ４の他の一端は、
接地電位ＧＮＤに接続されている。
【００３２】オペアンプＯＰ１の反転入力端（−）に
は、基準電位ＶＲＥＦが供給されるようになっている。
オペアンプＯＰ１の出力端は、上記ＰＭＯＳトランジス
タＱ１１のゲートに接続されている。
は、基準電位ＶＲＥＦが供給されるようになっている。
オペアンプＯＰ１の出力端は、上記ＰＭＯＳトランジス
タＱ１１のゲートに接続されている。
【００３３】また、上記抵抗素子Ｒ１２の他の一端は、
ＰＭＯＳトランジスタＱ１２のソースに接続されてい
る。このＰＭＯＳトランジスタＱ１２のゲートには、信
号ＡＣＴＦＬＧＢが供給されるようになっている。
ＰＭＯＳトランジスタＱ１２のソースに接続されてい
る。このＰＭＯＳトランジスタＱ１２のゲートには、信
号ＡＣＴＦＬＧＢが供給されるようになっている。
【００３４】上記ＰＭＯＳトランジスタＱ１２の基板は
電源電圧ＶＤＤが供給される上記電源端１１に接続さ
れ、ドレインは抵抗素子ＲＡ１の一端に接続されてい
る。この抵抗素子ＲＡ１の他の一端は、ＮＭＯＳトラン
ジスタ（ジャイアントトランジスタ）ＮＭＯＳＧのゲー
トおよび抵抗素子ＲＡ２の一端に接続されている。
電源電圧ＶＤＤが供給される上記電源端１１に接続さ
れ、ドレインは抵抗素子ＲＡ１の一端に接続されてい
る。この抵抗素子ＲＡ１の他の一端は、ＮＭＯＳトラン
ジスタ（ジャイアントトランジスタ）ＮＭＯＳＧのゲー
トおよび抵抗素子ＲＡ２の一端に接続されている。
【００３５】ＮＭＯＳトランジスタＮＭＯＳＧは、アク
ティブ（Ａｃｔｉｖｅ）時のＶＤＣ電位を発生するため
のもので、上記ゲートには電位Ｖ（ＧＧＡＣＴ）が供給
されるようになっている。このＮＭＯＳトランジスタＮ
ＭＯＳＧのソースは、上記ＶＤＣ電位を供給する半導体
記憶装置の内部回路に接続されている。上記ＮＭＯＳト
ランジスタＮＭＯＳＧのドレインは、ＰＭＯＳトランジ
スタＰＭＯＳａのドレインに接続されている。
ティブ（Ａｃｔｉｖｅ）時のＶＤＣ電位を発生するため
のもので、上記ゲートには電位Ｖ（ＧＧＡＣＴ）が供給
されるようになっている。このＮＭＯＳトランジスタＮ
ＭＯＳＧのソースは、上記ＶＤＣ電位を供給する半導体
記憶装置の内部回路に接続されている。上記ＮＭＯＳト
ランジスタＮＭＯＳＧのドレインは、ＰＭＯＳトランジ
スタＰＭＯＳａのドレインに接続されている。
【００３６】ＰＭＯＳトランジスタＰＭＯＳａのゲート
には、信号ＡＣＴＢが供給されるようになっている。こ
のＰＭＯＳトランジスタＰＭＯＳａのソースは、電源電
圧ＶＤＤが供給される上記電源端１１に接続されてい
る。
には、信号ＡＣＴＢが供給されるようになっている。こ
のＰＭＯＳトランジスタＰＭＯＳａのソースは、電源電
圧ＶＤＤが供給される上記電源端１１に接続されてい
る。
【００３７】上記抵抗素子ＲＡ２の他の一端は、ＮＭＯ
Ｓトランジスタ（ミラートランジスタ）ＮＭＯＳＭＡの
ゲートおよびドレインに接続されている。ＮＭＯＳトラ
ンジスタＮＭＯＳＭＡのソースは、ＰＭＯＳトランジス
タＱ１３のソースに接続されている。
Ｓトランジスタ（ミラートランジスタ）ＮＭＯＳＭＡの
ゲートおよびドレインに接続されている。ＮＭＯＳトラ
ンジスタＮＭＯＳＭＡのソースは、ＰＭＯＳトランジス
タＱ１３のソースに接続されている。
【００３８】ＰＭＯＳトランジスタＱ１３のゲートに
は、信号ＡＣＴＢが供給されるようになっている。この
ＰＭＯＳトランジスタＱ１３の基板は電源電圧ＶＤＤが
供給される上記電源端１１に接続され、ドレインは抵抗
素子ＲＡ３の一端に接続されている。この抵抗素子ＲＡ
３の他の一端は、オペアンプＯＰ２の非反転入力端
（＋）に接続されるとともに、抵抗素子ＲＡ４の一端に
接続されている。
は、信号ＡＣＴＢが供給されるようになっている。この
ＰＭＯＳトランジスタＱ１３の基板は電源電圧ＶＤＤが
供給される上記電源端１１に接続され、ドレインは抵抗
素子ＲＡ３の一端に接続されている。この抵抗素子ＲＡ
３の他の一端は、オペアンプＯＰ２の非反転入力端
（＋）に接続されるとともに、抵抗素子ＲＡ４の一端に
接続されている。
【００３９】オペアンプＯＰ２の反転入力端（−）に
は、基準電位ＶＲＥＦが供給されるようになっている。
オペアンプＯＰ２の出力端は、上記ＰＭＯＳトランジス
タＱ１２のゲートに接続されている。
は、基準電位ＶＲＥＦが供給されるようになっている。
オペアンプＯＰ２の出力端は、上記ＰＭＯＳトランジス
タＱ１２のゲートに接続されている。
【００４０】上記抵抗素子ＲＡ４の他の一端は、ＮＭＯ
ＳトランジスタＱ１４のドレインに接続されている。Ｎ
ＭＯＳトランジスタＱ１４のゲートには信号ＡＣＴが供
給されるとともに、ソースは上記接地電位ＧＮＤに接続
されている。
ＳトランジスタＱ１４のドレインに接続されている。Ｎ
ＭＯＳトランジスタＱ１４のゲートには信号ＡＣＴが供
給されるとともに、ソースは上記接地電位ＧＮＤに接続
されている。
【００４１】この電圧発生回路の場合、アクティブ時に
は、ＮＭＯＳトランジスタＮＭＯＳＧを通じて、内部回
路に対し、ある負荷電流Ｉｄｃａ（ＩＡ）が流れるもと
で所望の電位ＶＤＣが供給される。また、スタンドバイ
時には、ＮＭＯＳトランジスタＮＭＯＳＳＧを通じて、
内部回路に対し、ある負荷電流Ｉｄｃｓ（ＩＳ）が流れ
るもとで所望の電位ＶＤＣが供給される。
は、ＮＭＯＳトランジスタＮＭＯＳＧを通じて、内部回
路に対し、ある負荷電流Ｉｄｃａ（ＩＡ）が流れるもと
で所望の電位ＶＤＣが供給される。また、スタンドバイ
時には、ＮＭＯＳトランジスタＮＭＯＳＳＧを通じて、
内部回路に対し、ある負荷電流Ｉｄｃｓ（ＩＳ）が流れ
るもとで所望の電位ＶＤＣが供給される。
【００４２】上記ＮＭＯＳトランジスタＮＭＯＳＧのゲ
ート電位Ｖ（ＧＧＡＣＴ）は、抵抗素子ＲＡ１〜ＲＡ４
の抵抗値とミラートランジスタＮＭＯＳＭＡのソース／
ドレイン間の電位差とよって決まる。
ート電位Ｖ（ＧＧＡＣＴ）は、抵抗素子ＲＡ１〜ＲＡ４
の抵抗値とミラートランジスタＮＭＯＳＭＡのソース／
ドレイン間の電位差とよって決まる。
【００４３】また、上記ＮＭＯＳトランジスタＮＭＯＳ
ＳＧのゲート電位Ｖ（ＳＧＳＴＢＹ）は、抵抗素子ＲＳ
１〜ＲＳ４の抵抗値とミラートランジスタＮＭＯＳＭＳ
のソース／ドレイン間の電位差とよって決まる。
ＳＧのゲート電位Ｖ（ＳＧＳＴＢＹ）は、抵抗素子ＲＳ
１〜ＲＳ４の抵抗値とミラートランジスタＮＭＯＳＭＳ
のソース／ドレイン間の電位差とよって決まる。
【００４４】本実施形態の場合、 Ｉａ：電流パス（抵抗素子ＲＡ１〜ＲＡ４）を流れる電
流値 Ｉｓ：電流パス（抵抗素子ＲＳ１〜ＲＳ４）を流れる電
流値 とすると、 ＲＡ１：ＲＳ１＝ＲＡ２：ＲＳ２＝ＲＡ３：ＲＳ３＝ＲＡ４：ＲＳ４ ＝ゲート幅Ｗ（ＮＭＯＳＭＡ）：ゲート幅Ｗ（ＮＭＯＳＭＳ） ＝Ｉａ：Ｉｓ となるように設定されている。
流値 Ｉｓ：電流パス（抵抗素子ＲＳ１〜ＲＳ４）を流れる電
流値 とすると、 ＲＡ１：ＲＳ１＝ＲＡ２：ＲＳ２＝ＲＡ３：ＲＳ３＝ＲＡ４：ＲＳ４ ＝ゲート幅Ｗ（ＮＭＯＳＭＡ）：ゲート幅Ｗ（ＮＭＯＳＭＳ） ＝Ｉａ：Ｉｓ となるように設定されている。
【００４５】ここで、 Ｖ（ＳＧＳＴＢＹ）＝Ｖ（ＧＧＡＣＴ） とすることにより、 ＶＤＣ（アクティブ時）＝ＶＤＣ（スタンドバイ時） を保ちつつ、 ゲート幅ＷＳ（ＮＭＯＳＳＧ）／ゲート幅ＷＡ（ＮＭＯ
ＳＧ）＝Ｉｄｃｓ／Ｉｄｃａ とするのが、本発明の特徴である。
ＳＧ）＝Ｉｄｃｓ／Ｉｄｃａ とするのが、本発明の特徴である。
【００４６】このような回路構成、つまり、スタンドバ
イ時とアクティブ時とで、ＮＭＯＳトランジスタＮＭＯ
ＳＳＧのゲート電位Ｖ（ＳＧＳＴＢＹ）とＮＭＯＳトラ
ンジスタＮＭＯＳＧのゲート電位Ｖ（ＧＧＡＣＴ）とが
等しくなるように構成した場合においては、回路は１つ
で、しかも、抵抗列も、抵抗素子ＲＳ１〜ＲＳ４および
抵抗素子ＲＡ１〜ＲＡ４の２つで済ませることができ
る。
イ時とアクティブ時とで、ＮＭＯＳトランジスタＮＭＯ
ＳＳＧのゲート電位Ｖ（ＳＧＳＴＢＹ）とＮＭＯＳトラ
ンジスタＮＭＯＳＧのゲート電位Ｖ（ＧＧＡＣＴ）とが
等しくなるように構成した場合においては、回路は１つ
で、しかも、抵抗列も、抵抗素子ＲＳ１〜ＲＳ４および
抵抗素子ＲＡ１〜ＲＡ４の２つで済ませることができ
る。
【００４７】（第２の実施形態）図２は、本発明の第２
の実施形態にかかる電圧発生回路の構成例を示すもので
ある。
の実施形態にかかる電圧発生回路の構成例を示すもので
ある。
【００４８】第１の実施形態に比して、モニタの抵抗列
が一本だけとなり、アクティブ時とスタンドバイ時とで
この一本の抵抗列を共用していることが特徴である。
が一本だけとなり、アクティブ時とスタンドバイ時とで
この一本の抵抗列を共用していることが特徴である。
【００４９】ＮＭＯＳトランジスタＮＭＯＳＧは電流供
給能力が非常に大きいので、電位ＶＤＣの時定数はモニ
タ部分のＲ・Ｃだけで決まる。したがって、電位ＶＧさ
え安定していれば、電位ＶＤＣも安定させることができ
る。
給能力が非常に大きいので、電位ＶＤＣの時定数はモニ
タ部分のＲ・Ｃだけで決まる。したがって、電位ＶＧさ
え安定していれば、電位ＶＤＣも安定させることができ
る。
【００５０】Ｖ（ＳＧＳＴＢＹ）＝Ｖ（ＧＧＡＣＴ） とすることにより、 ＶＤＣ（アクティブ時）＝ＶＤＣ（スタンドバイ時） を保ちつつ、 ゲート幅ＷＳ（ＮＭＯＳＳＧ）／ゲート幅ＷＡ（ＮＭＯ
ＳＧ）＝Ｉｄｃｓ／Ｉｄｃａ とするのが、本発明の特徴である。
ＳＧ）＝Ｉｄｃｓ／Ｉｄｃａ とするのが、本発明の特徴である。
【００５１】（第３の実施形態）図３は、本発明の第３
の実施形態にかかる電圧発生回路の構成例を示すもので
ある。
の実施形態にかかる電圧発生回路の構成例を示すもので
ある。
【００５２】第２の実施形態と比較して、電位ＶＤＣお
よび電流を供給するトランジスタが一つだけとなり、ア
クティブ時とスタンドバイ時とで、このトランジスタの
みから供給される。
よび電流を供給するトランジスタが一つだけとなり、ア
クティブ時とスタンドバイ時とで、このトランジスタの
みから供給される。
【００５３】図４の負荷特性に示すように、アクティブ
時およびスタンドバイ時の動作点での電位の変動が大き
くないときは、ＮＭＯＳトランジスタＮＭＯＳＧをアク
ティブ時とスタンドバイ時とで共有することは有効であ
る。
時およびスタンドバイ時の動作点での電位の変動が大き
くないときは、ＮＭＯＳトランジスタＮＭＯＳＧをアク
ティブ時とスタンドバイ時とで共有することは有効であ
る。
【００５４】（第４，第５の実施形態）図５，図６は、
本発明の第４，第５の実施形態にかかる電圧発生回路の
構成例を示すものである。
本発明の第４，第５の実施形態にかかる電圧発生回路の
構成例を示すものである。
【００５５】本発明は、チップ面積が限られていて、ジ
ャイアントトランジスタとして十分なサイズのものを確
保できないときに特に有効である。
ャイアントトランジスタとして十分なサイズのものを確
保できないときに特に有効である。
【００５６】図５において、電源電圧ＶＤＤが供給され
る電源端１１は、抵抗素子Ｒ１１の一端に接続されてい
る。この抵抗素子Ｒ１１の他の一端は、抵抗素子Ｒ１２
の一端に接続されている。この抵抗素子Ｒ１２の他の一
端は、ＰＭＯＳトランジスタＱ１１のソースに接続され
ている。このＰＭＯＳトランジスタＱ１１のゲートに
は、信号ＳＴＢＹＦＬＧＢが供給されるようになってい
る。
る電源端１１は、抵抗素子Ｒ１１の一端に接続されてい
る。この抵抗素子Ｒ１１の他の一端は、抵抗素子Ｒ１２
の一端に接続されている。この抵抗素子Ｒ１２の他の一
端は、ＰＭＯＳトランジスタＱ１１のソースに接続され
ている。このＰＭＯＳトランジスタＱ１１のゲートに
は、信号ＳＴＢＹＦＬＧＢが供給されるようになってい
る。
【００５７】上記ＰＭＯＳトランジスタＱ１１の基板
（ＢＧ）は電源電圧ＶＤＤが供給される上記電源端１１
に接続され、ドレインは抵抗素子ＲＳ１の一端に接続さ
れている。抵抗素子ＲＳ１の他の一端は、ＮＭＯＳトラ
ンジスタ（スモールトランジスタ）ＮＭＯＳＳＧのゲー
トおよび抵抗素子ＲＳ２の一端に接続されている。
（ＢＧ）は電源電圧ＶＤＤが供給される上記電源端１１
に接続され、ドレインは抵抗素子ＲＳ１の一端に接続さ
れている。抵抗素子ＲＳ１の他の一端は、ＮＭＯＳトラ
ンジスタ（スモールトランジスタ）ＮＭＯＳＳＧのゲー
トおよび抵抗素子ＲＳ２の一端に接続されている。
【００５８】ＮＭＯＳトランジスタＮＭＯＳＳＧは、ス
タンドバイ（Ｓｔａｎｄｂｙ）時のＶＤＣ電位を発生す
るためのもので、上記ゲートには電位Ｖ（ＳＧＳＴＢ
Ｙ）が供給されるようになっている。上記ＮＭＯＳトラ
ンジスタＮＭＯＳＳＧのドレインは電源電圧ＶＤＤが供
給される上記電源端１１に接続され、ソースは上記ＶＤ
Ｃ電位を供給する半導体記憶装置としてのチップの内部
回路（図示していない）に接続されている。
タンドバイ（Ｓｔａｎｄｂｙ）時のＶＤＣ電位を発生す
るためのもので、上記ゲートには電位Ｖ（ＳＧＳＴＢ
Ｙ）が供給されるようになっている。上記ＮＭＯＳトラ
ンジスタＮＭＯＳＳＧのドレインは電源電圧ＶＤＤが供
給される上記電源端１１に接続され、ソースは上記ＶＤ
Ｃ電位を供給する半導体記憶装置としてのチップの内部
回路（図示していない）に接続されている。
【００５９】上記抵抗素子ＲＳ２の他の一端は、ＮＭＯ
ＳトランジスタＮＭＯＳＭＳのゲートおよびドレインに
接続されている。ＮＭＯＳトランジスタＮＭＯＳＭＳの
ソースは、抵抗素子ＲＳ３の一端に接続されている。抵
抗素子ＲＳ３の他の一端は、オペアンプＯＰ１の非反転
入力端（＋）に接続されるとともに、抵抗素子ＲＳ４の
一端に接続されている。抵抗素子ＲＳ４の他の一端は、
接地電位ＧＮＤに接続されている。
ＳトランジスタＮＭＯＳＭＳのゲートおよびドレインに
接続されている。ＮＭＯＳトランジスタＮＭＯＳＭＳの
ソースは、抵抗素子ＲＳ３の一端に接続されている。抵
抗素子ＲＳ３の他の一端は、オペアンプＯＰ１の非反転
入力端（＋）に接続されるとともに、抵抗素子ＲＳ４の
一端に接続されている。抵抗素子ＲＳ４の他の一端は、
接地電位ＧＮＤに接続されている。
【００６０】オペアンプＯＰ１の反転入力端（−）に
は、基準電位ＶＲＥＦが供給されるようになっている。
オペアンプＯＰ１の出力端は、上記ＰＭＯＳトランジス
タＱ１１のゲートに接続されている。
は、基準電位ＶＲＥＦが供給されるようになっている。
オペアンプＯＰ１の出力端は、上記ＰＭＯＳトランジス
タＱ１１のゲートに接続されている。
【００６１】また、上記抵抗素子Ｒ１２の他の一端は、
ＰＭＯＳトランジスタＱ１２のソースに接続されてい
る。このＰＭＯＳトランジスタＱ１２のゲートには、信
号ＡＣＴＦＬＧＢが供給されるようになっている。
ＰＭＯＳトランジスタＱ１２のソースに接続されてい
る。このＰＭＯＳトランジスタＱ１２のゲートには、信
号ＡＣＴＦＬＧＢが供給されるようになっている。
【００６２】上記ＰＭＯＳトランジスタＱ１２の基板は
電源電圧ＶＤＤが供給される上記電源端１１に接続さ
れ、ドレインはＮＭＯＳトランジスタ（ジャイアントト
ランジスタ）ＮＭＯＳＧのゲートおよび抵抗素子ＲＡ１
の一端に接続されている。
電源電圧ＶＤＤが供給される上記電源端１１に接続さ
れ、ドレインはＮＭＯＳトランジスタ（ジャイアントト
ランジスタ）ＮＭＯＳＧのゲートおよび抵抗素子ＲＡ１
の一端に接続されている。
【００６３】ＮＭＯＳトランジスタＮＭＯＳＧは、アク
ティブ（Ａｃｔｉｖｅ）時のＶＤＣ電位を発生するため
のもので、上記ゲートには電位Ｖ（ＧＧＡＣＴ）が供給
されるようになっている。このＮＭＯＳトランジスタＮ
ＭＯＳＧのソースは、上記ＶＤＣ電位を供給する半導体
記憶装置の内部回路に接続されている。上記ＮＭＯＳト
ランジスタＮＭＯＳＧのドレインは、ＰＭＯＳトランジ
スタＰＭＯＳａのドレインに接続されている。
ティブ（Ａｃｔｉｖｅ）時のＶＤＣ電位を発生するため
のもので、上記ゲートには電位Ｖ（ＧＧＡＣＴ）が供給
されるようになっている。このＮＭＯＳトランジスタＮ
ＭＯＳＧのソースは、上記ＶＤＣ電位を供給する半導体
記憶装置の内部回路に接続されている。上記ＮＭＯＳト
ランジスタＮＭＯＳＧのドレインは、ＰＭＯＳトランジ
スタＰＭＯＳａのドレインに接続されている。
【００６４】ＰＭＯＳトランジスタＰＭＯＳａのゲート
には、信号ＡＣＴＢが供給されるようになっている。こ
のＰＭＯＳトランジスタＰＭＯＳａのソースは、電源電
圧ＶＤＤが供給される上記電源端１１に接続されてい
る。
には、信号ＡＣＴＢが供給されるようになっている。こ
のＰＭＯＳトランジスタＰＭＯＳａのソースは、電源電
圧ＶＤＤが供給される上記電源端１１に接続されてい
る。
【００６５】上記抵抗素子ＲＡ１の他の一端は、抵抗素
子ＲＡ２の一端に接続されている。抵抗素子ＲＡ２の他
の一端は、ＮＭＯＳトランジスタ（ミラートランジス
タ）ＮＭＯＳＭＡのゲートおよびドレインに接続されて
いる。ＮＭＯＳトランジスタＮＭＯＳＭＡのソースは、
ＰＭＯＳトランジスタＱ１３のソースに接続されてい
る。
子ＲＡ２の一端に接続されている。抵抗素子ＲＡ２の他
の一端は、ＮＭＯＳトランジスタ（ミラートランジス
タ）ＮＭＯＳＭＡのゲートおよびドレインに接続されて
いる。ＮＭＯＳトランジスタＮＭＯＳＭＡのソースは、
ＰＭＯＳトランジスタＱ１３のソースに接続されてい
る。
【００６６】ＰＭＯＳトランジスタＱ１３のゲートに
は、信号ＡＣＴＢが供給されるようになっている。この
ＰＭＯＳトランジスタＱ１３の基板は電源電圧ＶＤＤが
供給される上記電源端１１に接続され、ドレインは抵抗
素子ＲＡ３の一端に接続されている。この抵抗素子ＲＡ
３の他の一端は、オペアンプＯＰ２の非反転入力端
（＋）に接続されるとともに、抵抗素子ＲＡ４の一端に
接続されている。
は、信号ＡＣＴＢが供給されるようになっている。この
ＰＭＯＳトランジスタＱ１３の基板は電源電圧ＶＤＤが
供給される上記電源端１１に接続され、ドレインは抵抗
素子ＲＡ３の一端に接続されている。この抵抗素子ＲＡ
３の他の一端は、オペアンプＯＰ２の非反転入力端
（＋）に接続されるとともに、抵抗素子ＲＡ４の一端に
接続されている。
【００６７】オペアンプＯＰ２の反転入力端（−）に
は、基準電位ＶＲＥＦが供給されるようになっている。
オペアンプＯＰ２の出力端は、上記ＰＭＯＳトランジス
タＱ１２のゲートに接続されている。
は、基準電位ＶＲＥＦが供給されるようになっている。
オペアンプＯＰ２の出力端は、上記ＰＭＯＳトランジス
タＱ１２のゲートに接続されている。
【００６８】上記抵抗素子ＲＡ４の他の一端は、ＮＭＯ
ＳトランジスタＱ１４のドレインに接続されている。Ｎ
ＭＯＳトランジスタＱ１４のゲートには信号ＡＣＴが供
給されるとともに、ソースは接地電位ＧＮＤに接続され
ている。
ＳトランジスタＱ１４のドレインに接続されている。Ｎ
ＭＯＳトランジスタＱ１４のゲートには信号ＡＣＴが供
給されるとともに、ソースは接地電位ＧＮＤに接続され
ている。
【００６９】この電圧発生回路の場合、アクティブ時に
は、ＮＭＯＳトランジスタＮＭＯＳＧを通じて、内部回
路に対し、ある負荷電流Ｉｄｃａ（ＩＡ）が流れるもと
で所望の電位ＶＤＣが供給される。また、スタンドバイ
時には、ＮＭＯＳトランジスタＮＭＯＳＳＧを通じて、
内部回路に対し、ある負荷電流Ｉｄｃｓ（ＩＳ）が流れ
るもとで所望の電位ＶＤＣが供給される。
は、ＮＭＯＳトランジスタＮＭＯＳＧを通じて、内部回
路に対し、ある負荷電流Ｉｄｃａ（ＩＡ）が流れるもと
で所望の電位ＶＤＣが供給される。また、スタンドバイ
時には、ＮＭＯＳトランジスタＮＭＯＳＳＧを通じて、
内部回路に対し、ある負荷電流Ｉｄｃｓ（ＩＳ）が流れ
るもとで所望の電位ＶＤＣが供給される。
【００７０】上記ＮＭＯＳトランジスタＮＭＯＳＧのゲ
ート電位Ｖ（ＧＧＡＣＴ）は、抵抗素子ＲＡ１〜ＲＡ４
の抵抗値とミラートランジスタＮＭＯＳＭＡのソース／
ドレイン間の電位差とよって決まる。
ート電位Ｖ（ＧＧＡＣＴ）は、抵抗素子ＲＡ１〜ＲＡ４
の抵抗値とミラートランジスタＮＭＯＳＭＡのソース／
ドレイン間の電位差とよって決まる。
【００７１】また、上記ＮＭＯＳトランジスタＮＭＯＳ
ＳＧのゲート電位Ｖ（ＳＧＳＴＢＹ）は、抵抗素子ＲＳ
１〜ＲＳ４の抵抗値とミラートランジスタＮＭＯＳＭＳ
のソース／ドレイン間の電位差とよって決まる。
ＳＧのゲート電位Ｖ（ＳＧＳＴＢＹ）は、抵抗素子ＲＳ
１〜ＲＳ４の抵抗値とミラートランジスタＮＭＯＳＭＳ
のソース／ドレイン間の電位差とよって決まる。
【００７２】本実施形態の場合、 Ｉａ：電流パス（抵抗素子ＲＡ１〜ＲＡ４）を流れる電
流値 Ｉｓ：電流パス（抵抗素子ＲＳ１〜ＲＳ４）を流れる電
流値 とすると、 ＲＡ１：ＲＳ１＝ＲＡ２：ＲＳ２＝ＲＡ３：ＲＳ３＝ＲＡ４：ＲＳ４ ＝ゲート幅Ｗ（ＮＭＯＳＭＡ）：ゲート幅Ｗ（ＮＭＯＳＭＳ） ＝Ｉａ：Ｉｓ となるように設定されている。
流値 Ｉｓ：電流パス（抵抗素子ＲＳ１〜ＲＳ４）を流れる電
流値 とすると、 ＲＡ１：ＲＳ１＝ＲＡ２：ＲＳ２＝ＲＡ３：ＲＳ３＝ＲＡ４：ＲＳ４ ＝ゲート幅Ｗ（ＮＭＯＳＭＡ）：ゲート幅Ｗ（ＮＭＯＳＭＳ） ＝Ｉａ：Ｉｓ となるように設定されている。
【００７３】ここで、 Ｖ（ＳＧＳＴＢＹ）＜Ｖ（ＧＧＡＣＴ） とすることにより、 ＶＤＣ（アクティブ時）＝ＶＤＣ（スタンドバイ時） を保ちつつ、 ゲート幅ＷＳ（ＮＭＯＳＳＧ）／ゲート幅ＷＡ（ＮＭＯ
ＳＧ）＞Ｉｄｃｓ／Ｉｄｃａ とするのが、本発明の特徴である。
ＳＧ）＞Ｉｄｃｓ／Ｉｄｃａ とするのが、本発明の特徴である。
【００７４】図７は、ジャイアントトランジスタＮＭＯ
ＳＧおよびスモールトランジスタＮＭＯＳＳＧに用いら
れるＭＯＳトランジスタの、単位ゲート幅Ｗ当たりの負
荷特性を示すもの（片対数グラフ）である。
ＳＧおよびスモールトランジスタＮＭＯＳＳＧに用いら
れるＭＯＳトランジスタの、単位ゲート幅Ｗ当たりの負
荷特性を示すもの（片対数グラフ）である。
【００７５】図中に示す曲線Ｇは、ゲート電位がＶ（Ｇ
ＧＡＣＴ）のジャイアントトランジスタＮＭＯＳＧの負
荷特性を、曲線ＳＧは、ゲート電位がＶ（ＳＧＳＴＢ
Ｙ）のスモールトランジスタの負荷特性を示している。
ただし、Ｖ（ＳＧＳＴＢＹ）＜Ｖ（ＧＧＡＣＴ）であ
る。
ＧＡＣＴ）のジャイアントトランジスタＮＭＯＳＧの負
荷特性を、曲線ＳＧは、ゲート電位がＶ（ＳＧＳＴＢ
Ｙ）のスモールトランジスタの負荷特性を示している。
ただし、Ｖ（ＳＧＳＴＢＹ）＜Ｖ（ＧＧＡＣＴ）であ
る。
【００７６】スタンドバイ時においては、 Ｉｄｃｓ＜＜Ｉｄｃａ なので、 Ｖ（ＳＧＳＴＢＹ）＜Ｖ（ＧＧＡＣＴ） ゲート幅ＷＳ（ＮＭＯＳＳＧ）／ゲート幅ＷＡ（ＮＭＯ
ＳＧ）＞Ｉｄｃｓ／Ｉｄｃａ となるように、ゲート電位Ｖ（ＳＧＳＴＢＹ）およびゲ
ート幅ＷＳを決めても、スモールトランジスタＮＭＯＳ
ＳＧのゲート幅ＷＳはチップ全体のレイアウトに影響を
与えるほど大きな値にはならない。
ＳＧ）＞Ｉｄｃｓ／Ｉｄｃａ となるように、ゲート電位Ｖ（ＳＧＳＴＢＹ）およびゲ
ート幅ＷＳを決めても、スモールトランジスタＮＭＯＳ
ＳＧのゲート幅ＷＳはチップ全体のレイアウトに影響を
与えるほど大きな値にはならない。
【００７７】これにより、ジャイアントトランジスタと
して十分な大きさのものを確保できない場合において
も、スモールトランジスタＮＭＯＳＳＧのゲート幅ＷＳ
として、ある大きさを確保することが可能となり、アク
ティブ時に比べて、単位ゲート幅Ｗ当たりの負荷電流値
を下げることで、負荷電流値の変動幅に対するＶＤＣ電
位の変動幅を下げ、回復に要する時間を短縮できるよう
になる。
して十分な大きさのものを確保できない場合において
も、スモールトランジスタＮＭＯＳＳＧのゲート幅ＷＳ
として、ある大きさを確保することが可能となり、アク
ティブ時に比べて、単位ゲート幅Ｗ当たりの負荷電流値
を下げることで、負荷電流値の変動幅に対するＶＤＣ電
位の変動幅を下げ、回復に要する時間を短縮できるよう
になる。
【００７８】しかも、ゲート幅ＷＳのばらつきによる影
響、および、狭チャネル効果によるカット・オフ特性の
悪化をも防ぐことが可能となるものである。
響、および、狭チャネル効果によるカット・オフ特性の
悪化をも防ぐことが可能となるものである。
【００７９】上記したように、スタンドバイ時に内部回
路に電圧および電流を供給するのに用いるスモールトラ
ンジスタのゲート電位を、アクティブ時に用いるジャイ
アントトランジスタのゲート電位よりも低くなるように
し、かつ、ＷＳ／ＷＡ＞Ｉｄｃｓ／Ｉｄｃａにしなが
ら、ＶＤＣ（アクティブ）＝ＶＤＣ（スタンドバイ）に
なるようにしている。これにより、負荷電流の変動に対
する供給電位の変動を抑えることが可能となるととも
に、スモールトランジスタのゲート幅としてある大きさ
を確保することが可能となる。したがって、スタンドバ
イ時においては負荷電流の変動に対するＶＤＣ電位の変
動を抑えられ、その発生電位に変動があった場合には速
やかに回復することが可能となり、かつ、狭チャネル効
果によるしきい値の変動も低減できる。
路に電圧および電流を供給するのに用いるスモールトラ
ンジスタのゲート電位を、アクティブ時に用いるジャイ
アントトランジスタのゲート電位よりも低くなるように
し、かつ、ＷＳ／ＷＡ＞Ｉｄｃｓ／Ｉｄｃａにしなが
ら、ＶＤＣ（アクティブ）＝ＶＤＣ（スタンドバイ）に
なるようにしている。これにより、負荷電流の変動に対
する供給電位の変動を抑えることが可能となるととも
に、スモールトランジスタのゲート幅としてある大きさ
を確保することが可能となる。したがって、スタンドバ
イ時においては負荷電流の変動に対するＶＤＣ電位の変
動を抑えられ、その発生電位に変動があった場合には速
やかに回復することが可能となり、かつ、狭チャネル効
果によるしきい値の変動も低減できる。
【００８０】（第６の実施形態）図８は、本発明の第６
の実施形態にかかる電圧発生回路の構成例を示すもので
ある。ここでは、電源電圧ＶＤＤを抵抗分割することに
よって、ある参照電位（基準電圧）を発生させるための
回路について説明する。
の実施形態にかかる電圧発生回路の構成例を示すもので
ある。ここでは、電源電圧ＶＤＤを抵抗分割することに
よって、ある参照電位（基準電圧）を発生させるための
回路について説明する。
【００８１】同図において、電源電圧ＶＤＤ（第１の電
源電圧ＶＤＤ１）が供給される電源端２１は、抵抗素子
Ｒ２１の一端に接続されている。この抵抗素子Ｒ２１の
他の一端は、抵抗素子Ｒ２２の一端に接続されている。
源電圧ＶＤＤ１）が供給される電源端２１は、抵抗素子
Ｒ２１の一端に接続されている。この抵抗素子Ｒ２１の
他の一端は、抵抗素子Ｒ２２の一端に接続されている。
【００８２】この抵抗素子Ｒ２２の他の一端には、複数
（この場合、６個）の抵抗素子ＲＡ１１〜ＲＡ１６を直
列に接続してなる第１の抵抗素子列の、一方のノードが
接続されている。この第１の抵抗素子列の他方のノード
は、電源電圧ＶＳＳ（第２の電源電圧ＶＤＤ２）に接続
されている。
（この場合、６個）の抵抗素子ＲＡ１１〜ＲＡ１６を直
列に接続してなる第１の抵抗素子列の、一方のノードが
接続されている。この第１の抵抗素子列の他方のノード
は、電源電圧ＶＳＳ（第２の電源電圧ＶＤＤ２）に接続
されている。
【００８３】また、上記抵抗素子Ｒ２２の他の一端に
は、上記第１の抵抗素子列の抵抗素子ＲＡ１１〜ＲＡ１
６と同数の抵抗素子ＲＳ１１〜ＲＳ１６を直列に接続し
てなる第２の抵抗素子列の、一方のノードが接続されて
いる。この第２の抵抗素子列の他方のノードは、電源電
圧ＶＳＳに接続されている。
は、上記第１の抵抗素子列の抵抗素子ＲＡ１１〜ＲＡ１
６と同数の抵抗素子ＲＳ１１〜ＲＳ１６を直列に接続し
てなる第２の抵抗素子列の、一方のノードが接続されて
いる。この第２の抵抗素子列の他方のノードは、電源電
圧ＶＳＳに接続されている。
【００８４】そして、値の小さな方の上記第１の抵抗素
子列の、各抵抗素子ＲＡ１１〜ＲＡ１６間には、それぞ
れ、スイッチ回路ＳＷが設けられている。各スイッチ回
路ＳＷは、ＰＭＯＳトランジスタＱ２１とＮＭＯＳトラ
ンジスタＱ２２とから構成されている。ＰＭＯＳトラン
ジスタＱ２１の各ゲートには、信号ＡＣＴＢが、また、
ＮＭＯＳトランジスタＱ２２の各ゲートには、信号ＡＣ
Ｔが、それぞれ供給されるようになっている。
子列の、各抵抗素子ＲＡ１１〜ＲＡ１６間には、それぞ
れ、スイッチ回路ＳＷが設けられている。各スイッチ回
路ＳＷは、ＰＭＯＳトランジスタＱ２１とＮＭＯＳトラ
ンジスタＱ２２とから構成されている。ＰＭＯＳトラン
ジスタＱ２１の各ゲートには、信号ＡＣＴＢが、また、
ＮＭＯＳトランジスタＱ２２の各ゲートには、信号ＡＣ
Ｔが、それぞれ供給されるようになっている。
【００８５】なお、このスイッチ回路ＳＷは、上記第１
の抵抗素子列の各抵抗素子ＲＡ１１〜ＲＡ１６間にそれ
ぞれ設ける場合に限らず、たとえば、各抵抗素子ＲＡ１
１〜ＲＡ１６間の少なくとも１箇所に設けるようにして
もよい。
の抵抗素子列の各抵抗素子ＲＡ１１〜ＲＡ１６間にそれ
ぞれ設ける場合に限らず、たとえば、各抵抗素子ＲＡ１
１〜ＲＡ１６間の少なくとも１箇所に設けるようにして
もよい。
【００８６】さらに、スイッチ回路ＳＷを設けた場合、
スイッチ回路ＳＷのＮＭＯＳトランジスタＱ２２のソー
ス側およびＰＭＯＳトランジスタＱ２１のドレイン側と
抵抗素子ＲＳ１１〜ＲＳ１６の対応するノードとがすべ
て接続される。
スイッチ回路ＳＷのＮＭＯＳトランジスタＱ２２のソー
ス側およびＰＭＯＳトランジスタＱ２１のドレイン側と
抵抗素子ＲＳ１１〜ＲＳ１６の対応するノードとがすべ
て接続される。
【００８７】また、上記接続された抵抗素子ＲＳ１１〜
ＲＳ１６と抵抗素子ＲＡ１１〜ＲＡ１６のノード間のそ
れぞれ（または、少なくとも１箇所以上）の間は容量素
子Ｃａp．を介して接続されている。
ＲＳ１６と抵抗素子ＲＡ１１〜ＲＡ１６のノード間のそ
れぞれ（または、少なくとも１箇所以上）の間は容量素
子Ｃａp．を介して接続されている。
【００８８】このような構成において、 Ｉａ’：電流パス（抵抗素子ＲＡ１１〜ＲＡ１６）を流
れる電流値 Ｉｓ’：電流パス（抵抗素子ＲＳ１１〜ＲＳ１６）を流
れる電流値 とした場合、各抵抗素子ＲＡ１１〜ＲＡ１６，ＲＳ１１
〜ＲＳ１６の比は、 ＲＳ１１：ＲＡ１１＝ＲＳ１２：ＲＡ１２＝ＲＳ１３：
ＲＡ１３＝ＲＳ１４：ＲＡ１４＝ＲＳ１５：ＲＡ１５＝
ＲＳ１６：ＲＡ１６＝１／Ｉｓ’：１／Ｉａ’ となる。
れる電流値 Ｉｓ’：電流パス（抵抗素子ＲＳ１１〜ＲＳ１６）を流
れる電流値 とした場合、各抵抗素子ＲＡ１１〜ＲＡ１６，ＲＳ１１
〜ＲＳ１６の比は、 ＲＳ１１：ＲＡ１１＝ＲＳ１２：ＲＡ１２＝ＲＳ１３：
ＲＡ１３＝ＲＳ１４：ＲＡ１４＝ＲＳ１５：ＲＡ１５＝
ＲＳ１６：ＲＡ１６＝１／Ｉｓ’：１／Ｉａ’ となる。
【００８９】すなわち、スタンドバイ時においては、電
流Ｉｓ’が抵抗素子ＲＳ１１〜ＲＳ１６の電流パスを貫
通し、参照電位Ｖ（ＭＯＮＩ）として出力される。ま
た、その際に、アクティブ側の電流パスにおける抵抗素
子ＲＡ１１〜ＲＡ１６の各ノードが、抵抗素子ＲＳ１１
〜ＲＳ１６の電流パスの抵抗分割によって定まる値にそ
れぞれ充電される。
流Ｉｓ’が抵抗素子ＲＳ１１〜ＲＳ１６の電流パスを貫
通し、参照電位Ｖ（ＭＯＮＩ）として出力される。ま
た、その際に、アクティブ側の電流パスにおける抵抗素
子ＲＡ１１〜ＲＡ１６の各ノードが、抵抗素子ＲＳ１１
〜ＲＳ１６の電流パスの抵抗分割によって定まる値にそ
れぞれ充電される。
【００９０】アクティブ時には、スイッチ回路ＳＷの各
ＰＭＯＳトランジスタＱ２１および各ＮＭＯＳトランジ
スタＱ２２がそれぞれオンすることにより、電流Ｉａ’
が抵抗素子ＲＡ１１〜ＲＡ１６の電流パスを貫通し、参
照電位ＶＲＥＦとして出力される。
ＰＭＯＳトランジスタＱ２１および各ＮＭＯＳトランジ
スタＱ２２がそれぞれオンすることにより、電流Ｉａ’
が抵抗素子ＲＡ１１〜ＲＡ１６の電流パスを貫通し、参
照電位ＶＲＥＦとして出力される。
【００９１】なお、抵抗素子ＲＳ１１〜ＲＳ１６の電流
パスも貫通しているが、Ｉｓ’＜＜Ｉａ’であり、電位
はアクティブ側のパスでのみ決まる。
パスも貫通しているが、Ｉｓ’＜＜Ｉａ’であり、電位
はアクティブ側のパスでのみ決まる。
【００９２】ここで、スタンドバイ状態からアクティブ
状態へと遷移する場合について考察する。遷移後は、参
照電位ＶＲＥＦは、抵抗素子ＲＡ１１〜ＲＡ１６の電流
パスによって決まる。この場合、抵抗素子ＲＡ１１〜Ｒ
Ａ１６の各ノードは、スタンドバイ時に所望の電位に充
電されている。よって、参照電位Ｖ（ＭＯＮＩ）は、遷
移に際して安定した値を保つ。
状態へと遷移する場合について考察する。遷移後は、参
照電位ＶＲＥＦは、抵抗素子ＲＡ１１〜ＲＡ１６の電流
パスによって決まる。この場合、抵抗素子ＲＡ１１〜Ｒ
Ａ１６の各ノードは、スタンドバイ時に所望の電位に充
電されている。よって、参照電位Ｖ（ＭＯＮＩ）は、遷
移に際して安定した値を保つ。
【００９３】また、図９に示すように、各容量素子Ｃａ
ｐ．（Ｃａ，Ｃｂ，Ｃｃ，Ｃｄ）は以下の式を満たすよ
うに決められており、これ自身に電位を決める作用があ
り、各抵抗素子Ｒｓａ〜Ｒｓｄ間を高速に所望の電位に
設定することができる。したがって、スタンドバイ，ア
クティブ間の遷移で電位変動が起こった際にも高速に所
望の電位に復旧する。
ｐ．（Ｃａ，Ｃｂ，Ｃｃ，Ｃｄ）は以下の式を満たすよ
うに決められており、これ自身に電位を決める作用があ
り、各抵抗素子Ｒｓａ〜Ｒｓｄ間を高速に所望の電位に
設定することができる。したがって、スタンドバイ，ア
クティブ間の遷移で電位変動が起こった際にも高速に所
望の電位に復旧する。
【００９４】Ｒａａ：Ｒａｂ：Ｒａｃ：Ｒａｄ ＝Ｒｓａ：Ｒｓｂ：Ｒｓｃ：Ｒｓｄ ＝１／Ｃａ：１／Ｃｂ：１／Ｃｃ：１／Ｃｄ ＝Ｖａ：Ｖｂ：Ｖｃ：Ｖｄ 上記したように、抵抗分割によって基準電圧を発生させ
る回路において、スタンドバイ時およびアクティブ時の
両モードで使用する抵抗素子列と、アクティブ時にのみ
使用する抵抗素子列とで、それぞれ対応する抵抗素子の
ノード間を接続し、さらに、その接続したノード間に容
量素子を挿入するようにしている。これにより、スタン
ドバイ時のＶＤＣ電位とアクティブ時のＶＤＣ電位と
を、両モード間で円滑に遷移させることが可能となる。
したがって、スタンドバイ時とアクティブ時とで最適な
ＶＤＣ電位を発生できるとともに、スタンドバイ状態か
らアクティブ状態への遷移およびアクティブ状態からス
タンドバイ状態への遷移を円滑に行うことが可能な電圧
発生回路を提供できる。
る回路において、スタンドバイ時およびアクティブ時の
両モードで使用する抵抗素子列と、アクティブ時にのみ
使用する抵抗素子列とで、それぞれ対応する抵抗素子の
ノード間を接続し、さらに、その接続したノード間に容
量素子を挿入するようにしている。これにより、スタン
ドバイ時のＶＤＣ電位とアクティブ時のＶＤＣ電位と
を、両モード間で円滑に遷移させることが可能となる。
したがって、スタンドバイ時とアクティブ時とで最適な
ＶＤＣ電位を発生できるとともに、スタンドバイ状態か
らアクティブ状態への遷移およびアクティブ状態からス
タンドバイ状態への遷移を円滑に行うことが可能な電圧
発生回路を提供できる。
【００９５】なお、本願発明は、上記実施形態に限定さ
れるものではなく、実施段階ではその要旨を逸脱しない
範囲で種々に変形することが可能である。
れるものではなく、実施段階ではその要旨を逸脱しない
範囲で種々に変形することが可能である。
【００９６】（第７の実施形態）たとえば、図１０に示
すように、図２に示した構成の電圧発生回路と図８に示
した構成の電圧発生回路とを組み合わせることも容易に
可能である。
すように、図２に示した構成の電圧発生回路と図８に示
した構成の電圧発生回路とを組み合わせることも容易に
可能である。
【００９７】その他、上記各実施形態には種々の段階の
発明が含まれており、開示される複数の構成要件におけ
る適宜な組み合わせにより種々の発明が抽出され得る。
たとえば、各実施形態に示される全構成要件からいくつ
かの構成要件が削除されても、発明が解決しようとする
課題の欄で述べた課題（の少なくとも１つ）が解決で
き、発明の効果の欄で述べられている効果（の少なくと
も１つ）が得られる場合には、この構成要件が削除され
た構成が発明として抽出され得る。
発明が含まれており、開示される複数の構成要件におけ
る適宜な組み合わせにより種々の発明が抽出され得る。
たとえば、各実施形態に示される全構成要件からいくつ
かの構成要件が削除されても、発明が解決しようとする
課題の欄で述べた課題（の少なくとも１つ）が解決で
き、発明の効果の欄で述べられている効果（の少なくと
も１つ）が得られる場合には、この構成要件が削除され
た構成が発明として抽出され得る。
【００９８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、スタンドバイ時とアクティブ時とで発生電位に変動
があった場合には速やかに回復することが可能な電圧発
生回路を提供できる。
ば、スタンドバイ時とアクティブ時とで発生電位に変動
があった場合には速やかに回復することが可能な電圧発
生回路を提供できる。
【００９９】また、この発明によれば、スタンドバイ状
態からアクティブ状態への遷移およびアクティブ状態か
らスタンドバイ状態への遷移を円滑に行うことが可能な
電圧発生回路を提供できる。
態からアクティブ状態への遷移およびアクティブ状態か
らスタンドバイ状態への遷移を円滑に行うことが可能な
電圧発生回路を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態にかかる電圧発生回
路の概略を示す回路構成図。
路の概略を示す回路構成図。
【図２】この発明の第２の実施形態にかかる電圧発生回
路の概略を示す回路構成図。
路の概略を示す回路構成図。
【図３】この発明の第３の実施形態にかかる電圧発生回
路の概略を示す回路構成図。
路の概略を示す回路構成図。
【図４】同じく、図３の構成における、ジャイアントト
ランジスタの負荷特性を示す概略図。
ランジスタの負荷特性を示す概略図。
【図５】この発明の第４の実施形態にかかる電圧発生回
路の概略を示す回路構成図。
路の概略を示す回路構成図。
【図６】この発明の第５の実施形態にかかる電圧発生回
路の概略を示す回路構成図。
路の概略を示す回路構成図。
【図７】同じく、図５，６の構成における、ジャイアン
トトランジスタとスモールトランジスタとの、単位ゲー
ト幅Ｗ当たりの負荷特性を比較して示す概略図。
トトランジスタとスモールトランジスタとの、単位ゲー
ト幅Ｗ当たりの負荷特性を比較して示す概略図。
【図８】この発明の第６の実施形態にかかる電圧発生回
路の概略を示す回路構成図。
路の概略を示す回路構成図。
【図９】同じく、図８の構成において、容量素子の作用
について説明するために示す回路図。
について説明するために示す回路図。
【図１０】この発明の第７の実施形態にかかる電圧発生
回路の概略を示す回路構成図。
回路の概略を示す回路構成図。
【図１１】従来技術とその問題点を説明するために示す
電圧発生回路（スタンドバイ時）の回路構成図。
電圧発生回路（スタンドバイ時）の回路構成図。
【図１２】同じく、従来の電圧発生回路（アクティブ
時）の概略を示す回路構成図。
時）の概略を示す回路構成図。
１１…電源端 Ｒ１１，Ｒ１２，ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ４，Ｒ
Ａ１，ＲＡ２，ＲＡ３…抵抗素子 Ｑ１１，Ｑ１２，Ｑ１３，ＰＭＯＳａ…ＰＭＯＳトラン
ジスタ Ｑ１４…ＮＭＯＳトランジスタ ＮＭＯＳＧ…ジャイアントトランジスタ（第１のＮＭＯ
Ｓトランジスタ） Ｖ（ＧＧＡＣＴ）…ゲート電位（ＶＧＡ） ＮＭＯＳＭＡ…ＮＭＯＳトランジスタ（ミラートランジ
スタ） ＮＭＯＳＳＧ…スモールトランジスタ（第２のＮＭＯＳ
トランジスタ） Ｖ（ＳＧＳＴＢＹ）…ゲート電位（ＶＧＳ） ＮＭＯＳＭＳ…ＮＭＯＳトランジスタ ＯＰ１，ＯＰ２…オペアンプ Ｉｄｃａ…負荷電流（ＩＡ） Ｉｄｃｓ…負荷電流（ＩＳ） Ｉａ…電流パス（抵抗素子ＲＡ１〜ＲＡ４）を流れる電
流値 Ｉｓ…電流パス（抵抗素子ＲＳ１〜ＲＳ４）を流れる電
流値 ２１…電源端 Ｒ２１，Ｒ２２，ＲＡ１１〜ＲＡ１６，ＲＳ１１〜ＲＳ
１６，Ｒａａ〜Ｒａｄ，Ｒｓａ〜Ｒｓｄ…抵抗素子 ＳＷ…スイッチ回路 Ｑ２１…ＰＭＯＳトランジスタ Ｑ２２…ＮＭＯＳトランジスタ Ｃａp．，Ｃａ〜Ｃｄ…容量素子 Ｉａ’…電流パス（抵抗素子ＲＡ１１〜ＲＡ１６）を流
れる電流値 Ｉｓ’…電流パス（抵抗素子ＲＳ１１〜ＲＳ１６）を流
れる電流値
Ａ１，ＲＡ２，ＲＡ３…抵抗素子 Ｑ１１，Ｑ１２，Ｑ１３，ＰＭＯＳａ…ＰＭＯＳトラン
ジスタ Ｑ１４…ＮＭＯＳトランジスタ ＮＭＯＳＧ…ジャイアントトランジスタ（第１のＮＭＯ
Ｓトランジスタ） Ｖ（ＧＧＡＣＴ）…ゲート電位（ＶＧＡ） ＮＭＯＳＭＡ…ＮＭＯＳトランジスタ（ミラートランジ
スタ） ＮＭＯＳＳＧ…スモールトランジスタ（第２のＮＭＯＳ
トランジスタ） Ｖ（ＳＧＳＴＢＹ）…ゲート電位（ＶＧＳ） ＮＭＯＳＭＳ…ＮＭＯＳトランジスタ ＯＰ１，ＯＰ２…オペアンプ Ｉｄｃａ…負荷電流（ＩＡ） Ｉｄｃｓ…負荷電流（ＩＳ） Ｉａ…電流パス（抵抗素子ＲＡ１〜ＲＡ４）を流れる電
流値 Ｉｓ…電流パス（抵抗素子ＲＳ１〜ＲＳ４）を流れる電
流値 ２１…電源端 Ｒ２１，Ｒ２２，ＲＡ１１〜ＲＡ１６，ＲＳ１１〜ＲＳ
１６，Ｒａａ〜Ｒａｄ，Ｒｓａ〜Ｒｓｄ…抵抗素子 ＳＷ…スイッチ回路 Ｑ２１…ＰＭＯＳトランジスタ Ｑ２２…ＮＭＯＳトランジスタ Ｃａp．，Ｃａ〜Ｃｄ…容量素子 Ｉａ’…電流パス（抵抗素子ＲＡ１１〜ＲＡ１６）を流
れる電流値 Ｉｓ’…電流パス（抵抗素子ＲＳ１１〜ＲＳ１６）を流
れる電流値
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｇ１１Ｃ 17/00 ６３２Ｚ 21/8238 Ｈ０１Ｌ 27/08 ３２１Ｌ 27/04 27/088 27/092 (72)発明者 伊藤 寧夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B015 HH01 JJ00 JJ32 JJ37 KB64 KB73 5B025 AD09 AE00 5F038 BB04 BB05 DF05 DT12 EZ20 5F048 AB08 AC10 5M024 AA32 AA55 AA91 BB29 BB37 FF02 FF22 HH09 HH11 PP03 PP09
Claims (15)
- 【請求項１】 一方のノードが電源に接続され、他方の
ノードからチップの内部回路に所望の電圧ＶＤＣおよび
電流ＩＡを供給する、ＷＡのゲート幅を有する第１のＭ
ＯＳトランジスタと、 一方のノードが電源に接続され、他方のノードからチッ
プの内部回路に所望の電圧ＶＤＣおよび電流ＩＳを供給
する、ＷＳのゲート幅を有する第２のＭＯＳトランジス
タとを具備し、 ＩＡ＞ＩＳ、 ＷＡ＞ＷＳ であることを特徴とする電圧発生回路。 - 【請求項２】 前記第１のＭＯＳトランジスタのゲート
電位をＶＧＡ、前記第２のＭＯＳトランジスタのゲート
電位をＶＧＳとすると、 ＩＳ／ＩＡ＝ＷＳ／ＷＡ、 ＶＧＳ＝ＶＧＡ であることを特徴とする請求項１に記載の電圧発生回
路。 - 【請求項３】 一方のノードが電源に接続され、他方の
ノードからチップの内部回路に所望の電圧ＶＤＣおよび
電流ＩＡを供給する、ＷＡのゲート幅を有する第１のＭ
ＯＳトランジスタと、 一方のノードが電源に接続され、他方のノードからチッ
プの内部回路に所望の電圧ＶＤＣおよび電流ＩＳを供給
する、前記第１のＭＯＳトランジスタのゲート幅ＷＡよ
りも小さいＷＳのゲート幅を有する第２のＭＯＳトラン
ジスタとを具備し、 前記第１のＭＯＳトランジスタのゲート電位をＶＧＡ、
前記第２のＭＯＳトランジスタのゲート電位をＶＧＳと
すると、 ＶＧＳ＜ＶＧＡ、 かつ、 ＷＳ／ＷＡ＞ＩＳ／ＩＡ であることを特徴とする電圧発生回路。 - 【請求項４】 前記第１のＭＯＳトランジスタは、アク
ティブ状態でのみオンすることを特徴とする請求項１〜
３に記載の電圧発生回路。 - 【請求項５】 前記第２のＭＯＳトランジスタは、スタ
ンドバイ状態でのみオンすることを特徴とする請求項１
〜３に記載の電圧発生回路。 - 【請求項６】 前記第２のＭＯＳトランジスタは、スタ
ンドバイ状態およびアクティブ状態でオンすることを特
徴とする請求項１〜３に記載の電圧発生回路。 - 【請求項７】 一方のノードが電源に接続され、他方の
ノードからチップの内部回路に所望の電圧ＶＤＣおよび
電流Ｉを供給するＷのゲートを持つ第１のトランジスタ
を具備し、 スタンドバイおよびアクティブの両状態で常にこのトラ
ンジスタのみから前記電圧ＶＤＣおよび電流Ｉを供給す
ることを特徴とする電圧発生回路。 - 【請求項８】 複数の抵抗素子を直列に接続してなり、
一方のノードが第１の電源電圧ＶＤＤ１に接続され、他
方のノードが第２の電源電圧ＶＤＤ２に接続された一本
のみの抵抗素子列に対し、前記第１または第２のトラン
ジスタのゲートが接続されることを特徴とする請求項１
〜７に記載の電圧発生回路。 - 【請求項９】 複数の抵抗素子を直列に接続してなり、
一方のノードが第１の電源電圧ＶＤＤ１に接続され、他
方のノードが第２の電源電圧ＶＤＤ２に接続された第１
の抵抗素子列と、 前記第１の抵抗素子列の抵抗素子と同数の抵抗素子を直
列に接続してなり、一方のノードが前記第１の電源電圧
ＶＤＤ１に接続され、他方のノードが前記第２の電源電
圧ＶＤＤ２に接続された第２の抵抗素子列と、 前記第１の電源電圧ＶＤＤ１＞前記第２の電源電圧ＶＤ
Ｄ２とした場合、前記第１および第２の抵抗素子列の、
対応する少なくとも１箇所のノード間が相互に接続さ
れ、その接続されたノードと前記第１または第２の抵抗
素子列のいずれか一方の抵抗素子との間に挿入されたス
イッチ回路とを具備したことを特徴とする電圧発生回
路。 - 【請求項１０】 前記第１および第２の抵抗素子列の対
応する各抵抗素子の抵抗値の比がすべて等しいことを特
徴とする請求項９に記載の電圧発生回路。 - 【請求項１１】 前記スイッチ回路は、前記第１または
第２の抵抗素子列のうち、値の小さな抵抗列の方に挿入
されることを特徴とする請求項９に記載の電圧発生回
路。 - 【請求項１２】 前記第１および第２の抵抗素子列にお
ける各抵抗素子の両端の対応するノード間を３箇所以上
で接続する、そのノード間の少なくとも２箇所が容量素
子を介して接続されてなることを特徴とする請求項９に
記載の電圧発生回路。 - 【請求項１３】 前記第１の抵抗素子列における抵抗素
子の各抵抗値をＲＡ１，ＲＡ２、前記第２の抵抗素子列
における抵抗素子の各抵抗値をＲＳ１，ＲＳ２、前記容
量素子の各容量値を１／Ｃ１，１／Ｃ２とすると、 ＲＡ１：ＲＡ２＝ＲＳ１：ＲＳ２＝１／Ｃ１：１／Ｃ２ であることを特徴とする請求項１２に記載の電圧発生回
路。 - 【請求項１４】 前記第１および第２の抵抗素子列にお
ける各抵抗素子の両端の対応するノード間をすべて接続
し、それぞれ前記スイッチ回路を挿入することを特徴と
する請求項９に記載の電圧発生回路。 - 【請求項１５】 前記第１および第２の抵抗素子列にお
ける各抵抗素子の両端の対応するノード間をすべて接続
し、それぞれ前記スイッチ回路を挿入する、そのノード
間のそれぞれが容量素子を介して接続されてなることを
特徴とする請求項１４に記載の電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001133460A JP2002329791A (ja) | 2001-04-27 | 2001-04-27 | 電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001133460A JP2002329791A (ja) | 2001-04-27 | 2001-04-27 | 電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329791A true JP2002329791A (ja) | 2002-11-15 |
Family
ID=18981319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001133460A Pending JP2002329791A (ja) | 2001-04-27 | 2001-04-27 | 電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002329791A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744302B2 (en) | 2001-12-07 | 2004-06-01 | Kabushiki Kaisha Toshiba | Voltage generator circuit for use in a semiconductor device |
| JP2007080355A (ja) * | 2005-09-13 | 2007-03-29 | Toshiba Corp | 電源電位制御回路 |
| JP2008234767A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | 電源降圧回路 |
| JP2010033631A (ja) * | 2008-07-25 | 2010-02-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
-
2001
- 2001-04-27 JP JP2001133460A patent/JP2002329791A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6744302B2 (en) | 2001-12-07 | 2004-06-01 | Kabushiki Kaisha Toshiba | Voltage generator circuit for use in a semiconductor device |
| JP2007080355A (ja) * | 2005-09-13 | 2007-03-29 | Toshiba Corp | 電源電位制御回路 |
| JP2008234767A (ja) * | 2007-03-20 | 2008-10-02 | Toshiba Corp | 電源降圧回路 |
| JP2010033631A (ja) * | 2008-07-25 | 2010-02-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
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