JP2596685B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリシステムに関し、
特にダイナミツク・ランダム・アクセス・メモリ（ＤＲ
ＡＭ）セルからの情報読出し又は情報書込みの際の信号
余裕度を向上させる手段に関し、更に詳細にいえば、選
択したローカルワードラインを駆動するための調整され
たブースト電圧を提供する回路に関する。

【０００２】

【従来の技術】従来のＤＲＡＭアレイにおいてはトラン
ジスタ素子のゲート電極は共通のワードラインに接続さ
れ、トランジスタ素子のドレインはワードラインと直交
する共通のビツトラインに接続される。選択したセルを
読み出したり書き込んだりする場合、ワードラインが選
択されて適正な転送素子をターンオンする。その時記憶
用キヤパシタに蓄積されている電荷がビツトラインに転
送され（又はビツトラインに分配される）、ビツトライ
ンはセルによつて蓄積されている電荷並びにセル及びビ
ツトライン間の容量結合比の関数として電荷の変化を経
験する。このセル及びビツトライン間の容量結合比は極
めて小さいので、ビツトライン電圧の変化は１００〜２
００〔ｍＶ〕程度より大きくはない。周知のようにセン
スアンプを用いてこの小さな電圧変化を増幅する。

【０００３】このように電圧の差が小さいので、記憶用
キヤパシタは完全なレール電位（すなわち一般的には接
地電位である完全な「０」電圧レベル又は一般的には５
〔Ｖ〕である完全な「１」電圧レベル）を蓄積すること
が不可欠である。トランジスタ素子がＮＭＯＳの場合、
完全な「１」レベルは蓄積されず、キヤパシタはＶｄｄ
−Ｖｔ（ここでＶｔは素子のしきい値電圧である）の電
荷を蓄積する。一般にこの問題は「ブートストラツプ」
技術を用いてトランジスタ素子のゲート又はソースにお
ける電圧をＶｄｄを上回るしきい値にブーストすること
によつて処理されて来た。これによりＮＭＯＳは完全な
Ｖｄｄを記憶キヤパシタに渡すことができる。

【０００４】ワードラインブースト電圧を発生させてク
ロツク信号として与えてワードラインを駆動する一般的
アイデアについては多数の参考資料がある。このうちの
幾つかはワードラインドライバ内の離散的コンデンサを
用いることによつてブースト電圧を発生させるものであ
る（米国特許第４，６７８，９４１号「半導体メモリに
おけるブーストワードラインクロツク及びデコーダード
ライバ回路」、米国特許第４，６３９，６２２号「半導
体メモリのためのブーストワードラインクロツク回
路」、米国特許第４，８１４，６４７号「立上がり時間
の速いブースト回路」及び米国特許第４，９５４，７３
１号「相補形ダイナミツクＲＡＭのためのワードライン
電圧ブースト回路」を参照）。他の幾つかは補償形の供
給電圧を用いてブーストキヤパシタにおける電圧を確実
に比較的一定に留まらせる（米国特許第４，８９６，２
９７号「ワードラインのためのブーストされた信号を発
生する回路」参照）。米国特許第４，６４９，５２３号
「ブーストされたワードラインをもつ半導体メモリ」に
おいてブースト電圧はアクセスサイクルの初め及び終り
の双方においてワードラインに与えられる。

【０００５】米国特許第５，０３８，３２５号「高性能
チヤージポンプ回路」には漂遊容量及びデカツプリング
コンデンサをチヤージポンプによつてブースト電圧に充
電するブースト回路が開示されており、その出力はブー
スト電圧を所望のレベルに保持するクランプネツトワー
クを通過する。ブースト回路はワードラインから離れた
領域に配置され、メモリアレイ内の実領域を節約する。

【０００６】１９８７年開催、ＶＬＳＩ回路シンポジウ
ム、セツシヨンＶＩ−４、８１頁〜８２頁、「オフセツ
トワードラインアーキテクチヤ」と題する論文にはドラ
イバのためのプルダウン素子として高ＶｔＰＭＯＳを利
用するワードライン駆動システムが開示されている。ア
レイ素子は支援素子よりもしきい値が低いので、高いタ
ーンオフ電圧を経験して漏れを防ぐ。アレイワードライ
ンは接地を１〔Ｖ〕下回るまでブーストされる。ドライ
バ素子の高Ｖｔに信頼を置くことにより、アレイワード
ラインは高いゲートストレスを経験する前に当該素子を
ターンオフさせる。クロツク回路に高Ｖｔ素子を使用す
ることに関しては米国特許第４，９０５，３１４号を参
照。

【０００７】

【発明が解決しようとする課題】素子の寸法が一段と小
さくなるに従つて、強い電界を加えられるためにＦＥＴ
は一段と故障し易くなつてくる。同時に上述のブースト
技術は強い電界を設定しようとする。かくして強電界を
低減できる効率的なワードラインブーストシステムが必
要となる。

【０００８】従つて本発明の目的はメモリアレイのワー
ドラインを高電圧で駆動すると共に、加える強電界を低
減できるようにすることである。

【０００９】本発明の他の目的は良好に制御された容量
と効率的なレイアウトとを有する電荷蓄積器からブース
ト電圧を発生させることである。

【００１０】

【課題を解決するための手段】本発明は、高供給電圧及
び低供給電圧の双方を外部電源から受け取り、アクセス
サイクル中に複数のメモリセルのうちの特定のメモリセ
ルにアクセスするメモリ装置である。本発明のメモリ装
置は、それぞれが上記複数のメモリセルのうちの異なる
メモリセルに相互接続された複数のローカルワードライ
ン（ＬＷＬ）と、それぞれが上記ローカルワードライン
のうちの選択された複数のローカルワードラインに結合
された複数のマスタワードライン（ＭＷＬ）と、上記複
数のマスタワードラインのうちの１つを選択する第１の
選択手段（ＡＤＥＣ１）と、上記選択されたマスタワー
ドラインに結合された上記複数のローカルワードライン
のうちの１つを選択する第２の選択手段（ＡＤＥＣ２、
４０、５１、５３）と、上記高供給電圧を超過するブー
スト電圧を発生するブースト手段（２０）とを含む。上
記第２の選択手段は、上記選択されたマスタワードライ
ンに結合されたゲート電極、上記選択されたローカルワ
ードラインに結合された第１の電極、及び第２の電極を
有する第１ＦＥＴ（５１）と、上記選択されたマスタワ
ードラインが活性化された後に上記第１ＦＥＴの上記第
２の電極を上記ブースト電圧でバイアスする第１の手段
（４０）と、制御信号（ＳＥＬＮ）を受け取るゲート電
極、上記選択されたローカルワードラインに結合された
第１の電極、及び上記ローカルワードラインを非活性化
させるのに十分な電圧に結合された第２の電極を有する
第２ＦＥＴ（５３）と、第１ＦＥＴの上記第２の電極に
おける上記ブースト電圧が上記高供給電圧よりも低い所
定の電圧まで低下した後に上記第２ＦＥＴをターンオン
させるように上記制御信号を発生する第２の手段（４０
のＴＰ２０、ＴＰ２１、ＴＮ２１）と有する。

【００１１】

【作用】本発明の上述の目的及び他の目的は、ブースト
電圧を与えると共に、加える強電界によつて生ずる高い
ゲートストレスを最小限にするワードラインドライバシ
ステムを提供することによつて実現される。本発明の第
１の特徴においては、ローカルワードラインドライバの
ためのプルアツプ素子は対応するマスタワードラインが
実質的にイネーブルされるまではイネーブルされない。
本発明の他の特徴においては、ドライバのプルダウン素
子はワードライン電圧が高い供給電位のレベルに降下す
るまでイネーブルされない。本発明のさらに他の特徴に
おいては、プルアツプ素子を電荷蓄積器から駆動するこ
とによつてドライバの性能を向上させる。この場合この
電荷蓄積器の一部を形成するウエル領域内にプルアツプ
素子が配設されてゲートストレスを一段と減少させると
共に、電荷蓄積器のエリアインパクトを最小にする。本
発明のさらに他の特徴においては、高い供給電位が低下
すると電荷蓄積器における電圧も低下して、加えられる
高いゲートストレスから保護する。

【００１２】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１３】図１は本発明の好適な実施例における回路
のブロツク図である。電圧調整器１０は電荷制御ポンプ
１５を制御し、電荷制御ポンプ１５は電荷蓄積器２０に
よつて蓄積される電荷を制御する。図４との関連で後述
するように、電圧調整器１０は電荷蓄積器２０の電圧Ｖ
ｂを監視してこれを４〔Ｖ〕に調整すると同時にＶｄｄ
の変動を修正する。電圧調整器１０の出力ＲＥＧは電荷
蓄積器２０によつて蓄積される電荷の量を制御する従来
の電荷制御ポンプ１５（上述の米国特許第５，０３８，
３２５号の図２（従来技術）及び図３（従来技術）を参
照）に送出される。図５との関連で後に詳述するが、電
荷蓄積器２０はＰ型基板内に形成された大きなＮ型ウエ
ル領域に結合されている一連のデカツプリングコンデン
サからなる大きな分布容量である。これらの素子が組み
合わせられて大きな容量を供給し、回路の製造において
その容量値を比較的良好に制御することができる。この
デカツプリングコンデンサは米国特許第４，６８８，０
６３号（「ＣＭＯＳ内にＭＯＳトレンチキヤパシタを備
えたダイナミツクＲＡＭセル」）及び米国特許第４，８
０１，９８８号（「組合わせたアイソレーシヨン及びノ
ードトレンチ構成を備えた半導体トレンチキヤパシタセ
ル」）に述べられているような基板プレートトレンチセ
ル型からなる。この米国特許第４，８０１，９８８号の
キヤパシタ構成が当該明細書内において実現される。一
般的には２万ないし３万個のデカツプリングコンデンサ
がメモリチツプ上における各メモリアレイの上部に配列
される。

【００１４】電荷蓄積器２０はインバータネツトワーク
４０に接続され、インバータネツトワーク４０はＡＤＥ
Ｃ２からのデコーダ信号によつて選択的にイネーブルさ
れて高Ｖｔローカルワードラインドライバ５０のプルア
ツプ素子であるＰ型ＦＥＴ（ＰＦＥＴ）５１のソースに
出力ラインＢＳＴを介してＶｂを与える。メモリ（好適
にはダイナミツク・ランダム・アクセス・メモリ（ＤＲ
ＡＭ））の各アレイ内には４つのローカルワードライン
ＬＷＬがあり、ローカルワードラインＬＷＬはマスタワ
ードラインＭＷＬに選択的に結合される。マスタワード
ラインＭＷＬは多数のアレイにまたがつている。従来の
慣用手段では、行アドレスストローブ（ＲＡＳ）サイク
ルの活性化期間の間に受け取るアドレス信号がアドレス
バツフアＡＢＵＦによつてラツチされる。アドレス信号
の最上位ビツトＭＳＢｓ（すなわち２つの最下位ビツト
以外の全て）はアドレスデコーダＡＤＥＣ１、ＡＤＥＣ
１′によつてデコードされてそれぞれ特定のマスタワー
ドラインＭＷＬ、ＭＷＬ′を選択する。２つの最下位ア
ドレスビツトＬＳＢはアドレスデコーダＡＤＥＣ２によ
つてデコードされて選択されたマスタワードラインＭＷ
Ｌに結合されている４つのローカルワードラインＬＷＬ
のうちの１つを選択する。アドレスデコーダはすべて従
来のＮＯＲデコーダである。マスタワードラインＭＷＬ
を選択すべきであるということをアドレスデコーダＡＤ
ＥＣ１が確認したとき、アドレスデコーダＡＤＥＣ１は
高レベル信号を発生してマスタワードラインＭＷＬ駆動
回路をイネーブルする（標準的なＮＯＲデコード動作に
おいては、選択されなかったアドレスデコーダＡＤＥＣ
１′はイネーブル信号を発生しないのでその特定のアク
セスサイクル中にマスタワードラインＭＷＬ′駆動回路
はデイスイネーブルされる）。マスタワードラインＭＷ
Ｌ駆動回路及びマスタワードラインＭＷＬ′駆動回路は
時間的なずれを持たせたＣＭＯＳインバータであり、接
地に結合された大きなＮＦＥＴ素子及びＶｄｄに結合さ
れた小さなＰＦＥＴ素子によつて構成されている。大き
なＮＦＥＴ素子は選択したラインを低い活性化レベル状
態に素早く駆動させ、小さなＰＦＥＴ素子は選択したマ
スタワードラインＭＷＬを確実にゆつくりと非活性化さ
せる。ＮＦＥＴのサイズはＰＦＥＴの３倍あるので、マ
スタワードラインＭＷＬに容量性負荷が与えられている
場合、マスタワードラインＭＷＬはそれがアクセスサイ
クルの終りに立ち上がることによつて非活性化されるよ
りも６倍の速度で低レベル状態に移行することによつて
活性化される。同時にアドレスデコーダＡＤＥＣ２はデ
コードされたＬＳＢの状態の関数として、選択されたロ
ーカルワードラインＬＷＬに結合されているそれぞれの
インバータネツトワーク４０にイネーブル信号を与え
る。複数のマスタワードラインがあり、各アレイ内の４
つのローカルワードラインＬＷＬにそれぞれ選択的に接
続される。ワードラインをマスタワードライン及びロー
カルワードラインに分解することによつて、ワードライ
ンの実際上の時定数が減少するのでアクセス速度が向上
する。各ローカルワードラインＬＷＬは比較的少数のメ
モリセルＭＣに結合される。

【００１５】ドライバ５０は第１のプルダウン素子５
２、第２のプルダウン素子５３及びプルアツプ素子５１
からなる。マスタワードラインＭＷＬが選択されて低レ
ベル状態に移行し、遅れてＰＦＥＴ５１のソース側の出
力ラインＢＳＴがＢＳＴ＝４〔Ｖ〕になつた場合、ロー
カルワードラインＬＷＬにおける電圧は即座に４〔Ｖ〕
に上昇する。注意すべきはこのドライバはｎ型ＦＥＴ
（ＮＦＥＴ）５２及び５３をターンオフすることによつ
てイネーブルされることである。ローカルワードライン
ＬＷＬが４〔Ｖ〕の場合、メモリセルＭＣの記憶用キヤ
パシタ及びビツトラインＢＬ間に３．３〔Ｖ〕の完全な
「１」レベルが転送される。特定のローカルワードライ
ンＬＷＬのためのインバータネツトワークが選択された
とき出力ラインＢＳＴは４〔Ｖ〕に上昇し、この４
〔Ｖ〕はＰＦＥＴ５１のソースに結合される。注意すべ
きはアレイ及び支援回路にはＶｄｄ＝３．３〔Ｖ〕が与
えられているが、出力ラインＢＳＴにおける電圧はほぼ
０．７〔Ｖ〕だけＶｄｄを上回つていることである。

【００１６】注意すべきはＰＦＥＴ５１は１．６〔Ｖ〕
の高いしきい値電圧を有していることである（アレイ内
の他のＰＦＥＴ及び支援回路はＮＦＥＴと同様にほぼ
０．６〔Ｖ〕のしきい値電圧を有する）。この高しきい
値ＰＦＥＴは燐イオンを浅いＮ型チヤネルを介して適正
に注入することによりそれ自身のＮウエル内に製造され
る。注意すべきは異なるＰＦＥＴのゲート材料としてＮ
型ポリシリコン及びＰ型ポリシリコンを利用するような
他の技術を用いてしきい値の差を生じさせることができ
るが、高密度ＤＲＡＭを製造する際に使用される場合の
コストが低いので本発明においてはチヤネル注入を用い
るのが好適である。高Ｖｔ素子をドライバプルアツプと
して用いることによつて、選択されなかつたドライバの
オフドライブが増加し、選択されなかつたドライバは出
力ラインＢＳＴにおける電圧が４〔Ｖ〕に上昇するとき
も確実にオフに留まり、選択されなかつたマスタワード
ラインＭＷＬは確実に３．３〔Ｖ〕に留まる。さらに詳
細に述べれば高Ｖｔ素子を用いることによつて、選択さ
れなかつたドライバをターンオンするためにはゲート及
びソース間の電圧差を１．６〔Ｖ〕にしなければなら
ず、これが生ずる可能性は大幅に減少する。

【００１７】このドライバの特徴はドライバ素子が高電
圧においてストレスを与えられることがないように信号
タイミング及びスルーレートを制御することである。本
発明はサブミクロンすなわち０．５ミクロンのＣＭＯＳ
プロセスにおいて使用することを目的としている。高い
スイツチング速度を保持しながらゲートストレスを減少
させることができることにより、ＦＥＴのゲート酸化物
の厚さを減少させ得ると共に、供給電圧Ｖｄｄを５
〔Ｖ〕から３．３〔Ｖ〕に減少させ得る。酸化物が薄く
なりかつチヤネルの寸法が減少させると、ゲート絶縁体
に高電界をかけ（絶縁破壊を生じさせる）及びソースー
ドレイン間又は拡散層−基板間に高い電位差を与える
（ホツト電子注入及びチヤネル短絡効果を生じさせる）
と、このようなＦＥＴは故障しやすくなる。これらの故
障メカニズムはすべて、強い電界及び電位差が加わらな
いように供給する信号を制御することによつて、少なく
とも部分的に制御することができる。

【００１８】本発明においてはこれを次のようにして実
現する。 （１）アクセスサイクルの開始において、マスタワード
ラインＭＷＬの電圧がほぼゼロに降下した後にだけ出力
ラインＢＳＴの信号が立ち上がるようにマスタワードラ
インＭＷＬ及び出力ラインＢＳＴにおける信号のタイミ
ングを制御する。実際上これは上述のようにマスタワー
ドラインＭＷＬ駆動回路のサイズを適切に選定し、アク
セスサイクルの開始において出力ラインＢＳＴが高レベ
ル状態に移行することによつて素子５１を活性化させる
のに比較してマスタワードラインＭＷＬ信号が十分に速
い速度で立ち下がるようにすることにより実現される。
注意すべきはアドレス信号を受け取つたときと選択され
たマスタワードラインＭＷＬが立ち下がるときとの間に
おける最悪の遅延をシミユレートする疑似ＭＷＬ回路を
含むような他の技術を使用することもできることであ
る。同様に、選択したマスタワードラインＭＷＬが実質
的に活性化されるまで（すなわち接地を上回る低いしき
い値電圧にほぼ降下するまで）、出力ラインＢＳＴが立
ち上がらないようにインバータネツトワーク４０の素子
のサイズを選定する（下記の図２についての記述を参
照）ことによつて出力ラインＢＳＴの信号のスルーレー
ト（すなわち立上がり時間／立下がり時間）は制御され
る。これらの技術を用いることによつてターンオンサイ
クル中にいつでも素子５１の両端のドレイン−ソース電
圧がほぼ３．６〔Ｖ〕を超過しないようにする。

【００１９】（２）ＰＦＥＴ５１にゲートストレスが加
えられることを防ぐためにはローカルワードラインＬＷ
Ｌが出力ラインＢＳＴとともに３．６〔Ｖ〕よりも低い
電圧に降下する必要があるが、これはマスタワードライ
ンＭＷＬがまだ活性化状態にあるときにだけ生ずる。上
述のように活性化サイクルの終りにインバータネツトワ
ーク４０によつて低レベル状態に駆動されつつある出力
ラインＢＳＴに比較してマスタワードラインＭＷＬがゆ
つくりと立ち上がるようにマスタワードラインＭＷＬ駆
動回路のサイズが選定される。出力ラインＢＳＴが立ち
下がるとき、マスタワードラインＭＷＬが立ち上がる前
にローカルワードラインＬＷＬはＶｄｄを下回る電圧に
なる。図２との関連で詳述するが、インバータネツトワ
ーク４０は出力ラインＳＥＬＮの立上がりが出力ライン
ＢＳＴの立下がり後になるように遅延させる回路を含ん
でいるので、素子５３はローカルワードラインＬＷＬの
電圧がＶｄｄ未満に降下し、素子５１が少なくとも部分
的にターンオフした後だけターンオンする。またマスタ
ワードラインＭＷＬが立ち上がるのでＰＦＥＴ５１はタ
ーンオフし、ローカルワードラインＬＷＬは素子５２に
よつて完全に接地まで引き下げられる。

【００２０】上述したようにこれらのタイミングシーケ
ンスは通常のＡＮＤ／ＯＲ理論を用いて作ることがで
き、信号スルーレートは出力ＦＥＴを適切にサイズ選定
することによつて制御できる（すなわち出力ＣＭＯＳプ
ルアツプ素子及びプルダウン素子は異なるチヤネル幅及
びチヤネル長を有し、その結果得られる信号は制御し得
る立上がり時間及び立下がり時間を有する）。

【００２１】図２は図１に示すインバータネツトワーク
４０の回路図である。一般に入力インバータ脚内のＰＦ
ＥＴ及びＮＦＥＴは同じサイズであり、ＢＳＴを作り出
す出力インバータ脚内のＰＦＥＴはほぼ1.4 対１の比で
ＮＦＥＴよりも強力である（すなわち高めの相互コンダ
クタンスを有し、すなわち電流を運ぶ容量が大きい）。
これだけではＢＳＴはそれが立ち下がるときと比較して
ほぼ 1.4倍速く立ち上がるに過ぎない（ＭＷＬ駆動回路
素子はそれが立ち上がるときと比較してほぼ６倍速く立
ち下がり、すなわち活動化するようにサイズを選定され
ていることに注意）。ＡＤＥＣ２の出力はインバータの
第１の脚のＴＰＨ１３及びＴＮ１３のゲートに送られ
る。高Ｖｔ素子（Ｖｔ＝ 1.6〔Ｖ〕）ＴＰＨ１３はゲー
ト信号が高レベル状態であるとき、インバータのプルア
ツプ部分は確実にソースに与えられるＶｂ電圧及び接地
間において切り替えられ得る。注意すべきはｐ型素子は
すべてＶｂにバイアスされるＮウエル（図示せず）内に
配設される。出力インバータ脚内の素子ＴＰ１３及びＴ
Ｎ１４並びにに素子ＴＰ１５及びＴＮ１５のゲートはそ
れぞれに対応するＶdd電源及び接地電源に結合される。
これらの素子はそれぞれのインバータ脚の出力間に付加
的ダイオードドロツプをもたらし、それぞれの脚は高電
圧状態と低電圧状態との間で切り替わるので、スイツチ
ング素子ＴＰＨ１３、ＴＮ１３、ＴＰ１４及びＴＮ１６
はそれぞれ 3.6〔Ｖ〕を越えるドレイン−ソース間電圧
を見ることはない。一例として1985年４月に登録された
米国特許第 4,508,978号「ＭＯＳ集積回路内のブートさ
れたドノードに関するゲート酸化物降伏の減少」を参
照。ＡＤＥＣ２が立ち上がつたとき、素子ＴＮ１３はタ
ーンオンしかつ素子ＴＰＨ１３はターンオフするので、
出力インバータ脚に低電位が与えられる。ＴＰ１４がタ
ーンオンしかつＴＮ１６がターンオフするので、ＢＳＴ
出力はＶｂに立ち上がる。インバータネツトワークによ
つて駆動される容量性負荷（ＢＳＴ＋ＬＷＬ）はＭＷＬ
ライブによつて駆動される容量性負荷（ＭＷＬ）のほぼ
２倍の負荷を有し、さらに上述のようにＭＷＬ駆動回路
ＣＭＯＳインバータが素早くＭＷＬ駆動回路を活動化さ
せるようにサイズが選定されるので、実際にはＭＷＬは
ＢＳＴが立ち上がり始める前にはＶｔ（＋0.6 〔Ｖ〕）
以下の電圧範囲内にある。

【００２２】またＢＳＴ出力はＰＦＥＴであるＴＰ２０
のゲートを制御し、ＡＤＥＣ２の出力はＴＰ２１及びＴ
Ｎ２１からなるインバータのゲートを制御し、これらす
べての素子はＬＷＬドライバのプルダウン素子５３を制
御するＳＥＬＮ信号を制御する。これらの素子はほぼ同
じサイズである。サイクルの始めにおいて、ＡＤＥＣ２
の出力が高レベル状態に移行されることによつて示され
るように特定のＬＷＬが選択された場合、ＳＥＬＮは低
レベル状態に移行して素子５３をデイスイネーブルし、
ＬＷＬを接地から離すことによつて素子５１によりＬＷ
Ｌを容易に駆動することができる。サイクルの終りにお
いてＡＤＥＣ２は立ち下がり、これによりＢＳＴの立下
がりを開始させる。しかしＢＳＴは非活動化サイクルの
始めに４〔Ｖ〕であるので、ＴＰ２０はＶddをＶｔだけ
下回る電位までＢＳＴが降下するまでターンオンしな
い。従つてＢＳＴが十分に降下するまでＳＥＬＮは立ち
上がらず（従つて素子５３はターンオンしない）、ゲー
トストレスをさらに減少させる。

【００２３】図３は電荷蓄積器２０によつて蓄積される
電圧Ｖｂと高い供給電圧Ｖｄｄとの関係を示すグラフで
ある。注意すべきはＶｄｄ＞３〔Ｖ〕の範囲ではＶｂは
一定であり、それを下回るとＶｄｄ＝２．５〔Ｖ〕以下
の範囲でＶｂが３．５〔Ｖ〕になるまでＶｂはＶｄｄの
降下に従つて降下することである。これにより高ＶｔＦ
ＥＴがサブしきい値領域で動作することを防ぎ、ストレ
スによる故障を最小にする。電圧調整器１０はＶｂがこ
の特性を実現するように電荷制御ポンプ１５を制御しな
ければならない。

【００２４】図４は本発明の電圧調整器１０を示す。こ
の回路は米国特許第 5,221,864号（特願平04-328657
号）の目的である基準電圧発生器の２つの実施例を利用
する。この回路の第１の脚は素子ＴＰＨ１、素子ＴＰ１
及び素子ＴＮ１からなる。素子ＴＮ１のゲートはＶdd
（＝ 3.3〔Ｖ〕）に結合されているので第１の脚のため
の電流源として作用する。ＴＰＨ１及びＴＰ１の双方の
ゲートはＴＰ１のドレイン及びＴＮ１のドレイン間に接
続されており、ＴＰ１のソースはＴＰＨ１のドレインに
接続されている。ＴＰＨ１のソースはＶddに接続されて
いる。ＴＰＨ１及びＴＰ１は実質的に同じ相互コンダク
タンス（これはすなわち電流を運ぶ性質であり、ドーピ
ング、面積及び電荷移動度などのチヤネル特性並びにゲ
ート酸化物の厚さなどのゲート特性の積である）を有す
る。かくしてＴＮ１からＴＰＨ１及びＴＰ１を通つて流
れる電流は同じ（ほぼ５〔μＡ〕）である。

【００２５】ＴＰＨ１及びＴＰ１はＴＮ１によつて導か
れる電流の飽和領域において動作する。ＴＮ１によつて
５〔μＡ〕の電流が導かれるとき、ＴＰＨ１及びＴＰ１
におけるそれぞれのダイオードドロツプはそれらのしき
い値電圧に等しい。ＴＰＨ１のしきい値電圧はほぼ１．
６〔Ｖ〕であり、ＴＰ１のしきい値電圧はほぼ０．６
〔Ｖ〕である。かくしてＴＰＨ１のソース及びそのゲー
ト（すなわちＴＰＨ１のゲートに相互接続されているの
でＴＰ１のドレインと同じことになる）間の電圧降下は
１．６〔Ｖ〕であり、これがＴＰＨ１のＶｔであり、Ｔ
Ｐ１のソース及びドレイン間の電圧降下は０．６
〔Ｖ〕、すなわちＴＰ１のＶｔである。かくしてＴＰ１
のソースにおける電圧は（Ｖｄｄ＋（−１．６）＋０．
６）すなわち、Ｖｄｄ−１〔Ｖ〕である。ＴＰ１のソー
スにおける電圧は本発明の回路の第２の脚におけるＴＰ
２のゲート電極をバイアスする。

【００２６】注意すべきは上記の説明はＶｄｄがほぼ一
定である定常状態を条件としていることである。Ｖｄｄ
が著しく増大したとき、ＴＮ１により供給される電流が
増大し、ＴＰＨ１及びＴＰ１のオーバードライブがそれ
に対応して増大する。しかしながらＴＰＨ１及びＴＰ１
のオーバードライブは互いに相殺し、その結果ＴＰ１の
ソースにＶｄｄの偏位に影響を受けないＶｄｄ−１の定
電圧が生じる。

【００２７】基準電圧発生器の第１の出力脚はＴＰ２の
ゲートにおけるＶｄｄ−１〔Ｖ〕の電圧を、接地電位を
２〔Ｖ〕上回る出力電圧に変換する。この出力脚はＴＰ
２及びＴＰＨ２を含み、ＴＰ２のソースはＶｄｄに結合
されドレインは出力に結合されており、ＴＰＨ２のゲー
ト及びドレインは接地に接続されそのソースは出力に接
続される。ＴＰ２のゲートはＶｄｄを１〔Ｖ〕下回る電
圧であり、ソース及びゲートが同じ電圧ではないので厳
密に述べればこれはダイオード接続されてはいない。し
かしながら素子のゲートに与えられるこの定電圧のため
にトランジスタは飽和領域で動作し、ドレインに電流が
流れる。上述の第１の脚と同様にＴＰＨ２及びＴＰ２は
ほぼ同じ相互コンダクタンスを有するように作られてい
るので、この電流はＴＰＨ２において同じオーバードラ
イブを発生させる。ＴＰ２のゲートにおける電圧は１
〔Ｖ〕だけソースを下回つており、ＴＰ２のしきい値は
０．６〔Ｖ〕であるので、ＴＰＨ２へのオーバードライ
ブ電圧は１．０〔Ｖ〕−０．６〔Ｖ〕、すなわち０．４
〔Ｖ〕となる。上述のようにＴＰＨ２へのオーバードラ
イブは０．４〔Ｖ〕であり、それは１．６〔Ｖ〕のしき
い値を有しかつダイオード構成となるように接続されて
いるので、Ｖｏｕｔにおける電圧は１．６＋０．４
〔Ｖ〕、すなわち２〔Ｖ〕である。注意すべきはＴＰＨ
１の両端の降下はダイオード特性及びそこに供給される
オーバードライブに左右されるので、出力電圧はＶｄｄ
に依存する。

【００２８】電圧基準回路の第２の部分が供給する出力
電圧Ｖｏｕｔ １は、電荷蓄積器２０によつて蓄積され
たブースト電圧Ｖｂを２〔Ｖ〕下回る。素子ＴＰ３及び
素子ＴＰＨ３は同じ相互コンダクタンスを有し、ＴＮ２
及びＴＮ３も同様であるので、ＴＮ２及びＴＮ３は、そ
れらのゲートが相互に接続されていることにより電流ミ
ラー機能をもつ。かくしてこの回路の第２の脚における
電流及び第３の脚における電流は同一である。素子ＴＰ
Ｈ３は図１の素子ＴＰＨ２が経験したものと同じオーバ
ードライブ電圧に遭遇するのでこの同じ０．４〔Ｖ〕の
オーバードライブ電圧に１．６〔Ｖ〕のダイオードドロ
ツプを加算したものがＴＰＨ３の両端に発生する。しか
しながらＴＰＨ３はブースト供給電圧Ｖｂに結合される
ので、出力Ｖｏｕｔ １はＶｂを２〔Ｖ〕下回る電圧
（すなわちＶｂが４〔Ｖ〕のとき２〔Ｖ〕）であり、本
発明の第１の出力脚の接地出力Ｖｏｕｔを２〔Ｖ〕上回
る電圧ではない。

【００２９】電圧調整器の第３部分において、ＴＮ４の
ゲートはＴＮ２のゲート及びＴＮ３のゲートに結合され
ている。素子ＴＮ２〜ＴＮ４は実質的に同じ相互コンダ
クタンスを有するので、ともにＰＦＥＴであるＴＰ４及
びＴＰ５はＴＰＨ３が流すのと同じだけの電流を流す。
注意すべきはこの電流はＴＮ１及びＴＰ２を通つて流れ
ている電流と同じであることである。さらに素子ＴＰ４
はＴＰ２と実質的に同じ相互コンダクタンスを持つよう
に製造されるので、その両端と同じ１〔Ｖ〕のドロツプ
を生ずる（注意すべきはＴＰ２のオーバードライブは
０．４〔Ｖ〕であり、しきい値ドロツプは０．６〔Ｖ〕
であつたことである）。従つてＴＰ４のソースはＴＰ２
のゲートと同じＶｄｄ−１〔Ｖ〕の電圧である。ＴＰ５
の相互コンダクタンスはＴＰ２の相互コンダクタンスよ
りもかなり大きいので、ＴＰ２のドレイン−ソース電圧
はＴＰ２のＶｔ（０．６〔Ｖ〕）にほぼ等しい（すなわ
ちＦＥＴのサイズが増大するに従つて、オーバードライ
ブの関数としての電圧はＶｔ＋Ｖｏｖｅｒ ｄｒｉｖｅ
≒Ｖｔの点まで減少する）。従つてＴＰ６のゲートはＶ
ｄｄ−１〔Ｖ〕−Ｖｔｐである。またＴＰ６は大きい素
子であるので、ＴＰ６のソース（すなわち２〔Ｖ〕基
準）がＶｄｄ−１〔Ｖ〕−ＶｔｐをＶｔだけ越えたとき
ＴＰ６はオンとなる。言い換えれば、ソースが２〔Ｖ〕
の場合にＴＰ６がターンオンするためにはＶｄｄ−１
〔Ｖ〕−Ｖｔｐが１．４〔Ｖ〕未満でなければならず、
それはＶｄｄが３〔Ｖ〕未満へ降下した場合だけに生じ
得る。ＴＰ６がオンになると、Ｖｏｕｔは２〔Ｖ〕から
＋Ｖｔ〔Ｖ〕に降下する。ＴＰ６は十分に大きいので、
ＴＰ２により供給される電流を減衰させるのに必要なオ
ーバードライブはＴＰ６のＶｔと比較して小さい。要す
るにこの電圧基準回路の第３部分は比較的Ｖｄｄから独
立している（ＴＮ２〜ＴＮ４により導かれる）電流に基
づき、素子ＴＰ４〜ＴＰ５によるＶｄｄへの依存度を付
加して、比較電圧を確立する。従つてＴＰ６はＶｄｄが
降下して３〔Ｖ〕を下回つたときだけターンオンしてＶ
ｏｕｔを２〔Ｖ〕以下に降下させる。

【００３０】注意すべきは出力Ｖｏｕｔ及び出力Ｖｏｕ
ｔ １は比較器に進む。この比較器は従来の差動増幅器
を使用してどちらの電圧が他より低いかを判定し、これ
に対応する制御信号ＲＥＧを電荷制御ポンプ１５のため
に作り出す。定常状態においては双方の電圧は２〔Ｖ〕
に等しい（Ｖｏｕｔ＝０＋２〔Ｖ〕、Ｖｏｕｔ １＝４
〔Ｖ〕−２〔Ｖ〕）。制御信号ＲＥＧは、Ｖｏｕｔ＞Ｖ
ｏｕｔ １のとき立ち上がつて電荷制御ポンプ１５を活
性化させ、双方の電圧が等しくなるまで高い電圧の活性
化状態を維持する（従つてポンプは電荷蓄積器２０内に
電荷を送り続けてＶｂを上昇させる）。制御信号ＲＥＧ
は、Ｖｏｕｔ＜Ｖｏｕｔ １のとき立ち下がつて電荷制
御ポンプ１５を非活性化させ、双方の電圧が再び等しく
なるまで低い電圧の非活性化状態に留まる（電荷蓄積器
２０から電荷が漏出するのを許容し、従つてＶｂは低下
する）。

【００３１】図５は本発明の電荷蓄積器２０の一部の断
面図である。上述のようにこの電荷蓄積器２０は一連の
デカツプリングコンデンサＤＣＡ及びＤＣＢ並びにＮ型
ウエルＮＷの２つの主たる構成要素から構成され、これ
らすべてが基板１００内に形成される。相互接続ライン
Ｍは電荷制御ポンプ出力ＣＰに結合され、この出力ＣＰ
は垂直相互接続部Ｉを介してトレンチ型のデカツプリン
グコンデンサＤＣＡ及びＤＣＢに結合される。注意すべ
きはデカツプリングコンデンサはメモリセルＭＣのトレ
ンチ記憶用キヤパシタと同じ処理ステツプを用いて形成
されるので、これらが有するトレンチートレンチ間漏れ
防止用のトレンチアイソレーシヨンＴＩは、アレイ内に
おけるものと同じである。米国特許第４，７８９，６４
８号（「同平面多重レベル金属／絶縁体膜を基板上に作
つてパターン状導電性ラインをスタツドバイアと同時に
形成する方法」）及び米国特許第４，９４４，８３６号
（「同平面金属／絶縁体膜を基板上に作るための化学−
機械的研磨法」）に開示されている手法を用いて、相互
接続部Ｉ（及び平坦化された誘電体構造物ＰＤ）を形成
することができる。また相互接続部ＭはＮ^＋型コンタク
ト相互接続拡散領域を介してＮ型ウエルＮＷに結合され
る。Ｎ型ウエルＮＷは２０ミクロンの幅と５００ミクロ
ンの長さとを有し、コンタクト／ＰＦＥＴ対を２５６個
有する。また注意すべきはＮ型ウエルの寄生容量を電荷
蓄積器２０の一部として含むことにより、ブースト電圧
にバイアスされる領域内にプルアツプ素子５１が配設さ
れ、過電圧状態を一段と防止することである。

【００３２】図５に示すような組合せ構造を用いること
により、電荷蓄積器２０はローカルワードラインＬＷＬ
における容量のほぼ４０倍の大きな容量を有する。従つ
て電荷蓄積器２０は（上述のように過電圧状態を防ぐた
めのスルーレート制御を条件として）ローカルワードラ
インＬＷＬの電圧を極く短時間の間に出力ラインＢＳＴ
の電圧に引き上げる。この電荷蓄積器２０を用いること
により、多数のブースト回路に使用されている離散的容
量構成に極めて安定なブースト電圧を与える。特にデカ
ツプリングコンデンサ及びＮ型ウエル寄生容量の組合わ
せを使用することによつて、本発明の電荷蓄積器２０は
離散的容量を提供すると共に、ローカルワードラインＬ
ＷＬの立上がり時間を最適化する。

【００３３】かくして本発明の精神及び範囲から脱する
ことなく詳細構成について種々の変更を加えてもよい。
例えば各アレイ内の単一のマスタワードラインＭＷＬに
５つ以上のローカルワードラインＬＷＬを接続すること
ができる。スイツチング用ＦＥＴのサイズを選定してス
ルーレートを制御することにより、インバータネツトワ
ーク内の熱い電子防護用素子を削除することができる。

【００３４】

【発明の効果】上述のように本発明によれば外部高電源
を超過する電圧において駆動回路素子にストレスを与え
ることなく、ローカルワードラインを選択して駆動させ
る速度を向上させ得る統合された電圧ブースト及びワー
ドライン駆動回路装置を提供することができる。

【図面の簡単な説明】

【図１】図１は本発明の好適な実施例における回路の説
明に供するブロツク図である。

【図２】図２は図１に示すインバータネツトワークの説
明に供するブロツク図である。

【図３】図３は電荷蓄積器の電圧Ｖｂ対Ｖｄｄの関係を
示すグラフである。

【図４】図４は図１に示す電圧調整器の説明に供するブ
ロツク図である。

【図５】図５は図１に示す電荷蓄積器の断面図を示す。

【符号の説明】

１０……電圧調整器、１５……電荷制御ポンプ、２０…
…電荷蓄積器、４０……インバータネツトワーク、５０
……高Ｖｔローカルワードラインドライバ、５１……プ
ルアツプ素子、５２……第１のプルダウン素子、５３…
…第２のプルダウン素子、１００……基板。

フロントページの続き (72)発明者 ラツセル・ジエームス・ホートン アメリカ合衆国、ベルモント州05452、 エセツクス・ジヤンクシヨン、オール ド・ステージ・ロード 310番地 (72)発明者 リチヤード・マイケル・パレント アメリカ合衆国、ベルモント州05482、 シエルバーン、ベイフイールド・ドライ ブ ５番地 (56)参考文献 特開 昭59−56285（ＪＰ，Ａ) 特開 昭59−30294（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】高供給電圧及び低供給電圧の双方を外部電
   源から受け取り、アクセスサイクル中に複数のメモリセ
   ルのうちの特定のメモリセルにアクセスするメモリ装置
   において、 上記メモリ装置は、 それぞれが上記複数のメモリセルのうちの異なるメモリ
   セルに相互接続された複数のローカルワードラインと、 それぞれが上記ローカルワードラインのうちの選択され
   た複数のローカルワードラインに結合された複数のマス
   タワードラインと、 上記複数のマスタワードラインのうちの１つを選択する
   第１の選択手段と、上記 選択されたマスタワードラインに結合された上記複
   数のローカルワードラインのうちの１つを選択する第２
   の選択手段と、 上記高供給電圧を超過するブースト電圧を発生するブー
   スト手段とを含み、 上記第２の選択手段は、上記 選択されたマスタワードラインに結合されたゲート
   電極と、上記選択されたローカルワードラインに結合さ
   れた第１の電極と、第２の電極とを有する第１ＦＥＴ
   と、 上記選択されたマスタワードラインが活性化された後に
   上記第１ＦＥＴの上記第２の電極を上記ブースト電圧で
   バイアスする第１の手段と、 制御信号を受け取るゲート電極と、上記選択されたロー
   カルワードラインに結合された第１の電極と、上記ロー
   カルワードラインを非活性化させるのに十分な電圧に結
   合された第２の電極とを有する第２ＦＥＴと、 第１ＦＥＴの上記第２の電極における上記ブースト電圧
   が上記高供給電圧よりも低い所定の電圧まで低下した後
   に上記第２ＦＥＴをターンオンさせるように上記制御信
   号を発生する第２の手段 と有することを特徴とするメモ
   リ装置。