JPH082016B2 - 昇圧回路 - Google Patents
昇圧回路Info
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- JPH082016B2 JPH082016B2 JP1158586A JP15858689A JPH082016B2 JP H082016 B2 JPH082016 B2 JP H082016B2 JP 1158586 A JP1158586 A JP 1158586A JP 15858689 A JP15858689 A JP 15858689A JP H082016 B2 JPH082016 B2 JP H082016B2
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- 238000010586 diagram Methods 0.000 description 8
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Manipulation Of Pulses (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は昇圧回路に関し、特に高速で動作し且つ高い
電圧を得ることが可能な昇圧回路に関する。
電圧を得ることが可能な昇圧回路に関する。
従来、ゲート電位等を昇圧する為の昇圧回路は、第６
図に示したように出力端子（OUT）と、第１及び第２の
信号端子（T11及びT12）を備え、ドレインが出力端子
（OUT）に、ゲートが第１の信号端子（T11）に、ソース
が第１の電源電圧端子（GND）に接続されたＮチャネル
型MOS−FET（N11:以降N11と記す）と、ゲートに第１の
信号端子（T11）の信号がインバータ（IN11）により反
転された信号が印加され、ドレインが第２の電源電圧端
子（VCC）に、ソースが出力端子（OUT）に接続されたＮ
チャネル型MOS−FET（N12:以降N12と記す）及び、一端
が第２の信号端子（T12）に他端が出力端子（OUT）に接
続された容量素子（Ｃ）で構成されている。
図に示したように出力端子（OUT）と、第１及び第２の
信号端子（T11及びT12）を備え、ドレインが出力端子
（OUT）に、ゲートが第１の信号端子（T11）に、ソース
が第１の電源電圧端子（GND）に接続されたＮチャネル
型MOS−FET（N11:以降N11と記す）と、ゲートに第１の
信号端子（T11）の信号がインバータ（IN11）により反
転された信号が印加され、ドレインが第２の電源電圧端
子（VCC）に、ソースが出力端子（OUT）に接続されたＮ
チャネル型MOS−FET（N12:以降N12と記す）及び、一端
が第２の信号端子（T12）に他端が出力端子（OUT）に接
続された容量素子（Ｃ）で構成されている。
次に、第７図も参照しながら動作の説明をしておく。
まず、T11がハイ、T12がロウの期間、N11がオン、N12が
オフしているので出力端子（OUT）はロウとなる。次にT
11がロウになるとN11がオフ、N12がオンして出力端子
（OUT）は（VCC−VTN:Nチャンネル型MOS−FETのしきい
値電圧。以降VTNと記す。）にチャージアップされ、T12
がハイになると同時に、容量素子（Ｃ）により出力端子
（OUT）は（2VCC−VTN）まで昇圧される。
まず、T11がハイ、T12がロウの期間、N11がオン、N12が
オフしているので出力端子（OUT）はロウとなる。次にT
11がロウになるとN11がオフ、N12がオンして出力端子
（OUT）は（VCC−VTN:Nチャンネル型MOS−FETのしきい
値電圧。以降VTNと記す。）にチャージアップされ、T12
がハイになると同時に、容量素子（Ｃ）により出力端子
（OUT）は（2VCC−VTN）まで昇圧される。
又、第６図に記載されたN12と容量素子（Ｃ）のかわ
りに、第８図に示したように、ゲートに第１の信号端子
（T11）の信号がインバータ（IN11）により反転された
信号が印加され、ドレインが第２の電源電圧端子
（VCC）に、ソースが第１の接続点（11）に接続された
Ｎチャネル型MOS−FET（N13:以降N13と記す）と、ドレ
イン及びゲートが第１の接続点（11）に、ソースが第２
の接続点（12）に接続されたＮチャネル型MOS−FET（N
14:以降N14と記す）とドレイン及びゲートが第２の接続
点（12）に、ソースが出力端子（OUT）に接続されたＮ
チャネル型MOS−FET（N15:以降N15と記す）と、一端に
クロック信号（φ）が印加され、他端が第１の接続点に
接続された容量素子（C11）及び、一端に反転されたク
ロック信号（）が印加され、他端が第２の接続点（1
2）に接続された容量素子（C12）で構成されたチャージ
ポンプを接続した昇圧回路も従来用いられていた。
りに、第８図に示したように、ゲートに第１の信号端子
（T11）の信号がインバータ（IN11）により反転された
信号が印加され、ドレインが第２の電源電圧端子
（VCC）に、ソースが第１の接続点（11）に接続された
Ｎチャネル型MOS−FET（N13:以降N13と記す）と、ドレ
イン及びゲートが第１の接続点（11）に、ソースが第２
の接続点（12）に接続されたＮチャネル型MOS−FET（N
14:以降N14と記す）とドレイン及びゲートが第２の接続
点（12）に、ソースが出力端子（OUT）に接続されたＮ
チャネル型MOS−FET（N15:以降N15と記す）と、一端に
クロック信号（φ）が印加され、他端が第１の接続点に
接続された容量素子（C11）及び、一端に反転されたク
ロック信号（）が印加され、他端が第２の接続点（1
2）に接続された容量素子（C12）で構成されたチャージ
ポンプを接続した昇圧回路も従来用いられていた。
第８図に記載された昇圧回路は、第１の接続点（11）
がN14により（VCC−VTN）にチャージアップされ、容量
素子（C11）により（2VCC−VTN）まで押し上げられ、N
15を介して第２の接続点（12）は（2VCC−2VTN）にチャ
ージアップされ、さらに容量素子（C12）により（3VCC
−2VTN）まで押し上げられて出力端子（OUT）はN16を介
して（3VCC−3VTN）まで昇圧される。
がN14により（VCC−VTN）にチャージアップされ、容量
素子（C11）により（2VCC−VTN）まで押し上げられ、N
15を介して第２の接続点（12）は（2VCC−2VTN）にチャ
ージアップされ、さらに容量素子（C12）により（3VCC
−2VTN）まで押し上げられて出力端子（OUT）はN16を介
して（3VCC−3VTN）まで昇圧される。
第８図に記載されたチャージポンプは、（N14,C11）
及び（C15,C12）の２段構成となっているが、段数を増
加させればならない高い電圧まで昇圧可能でＮ段構成す
れば（Ｎ＋１）・（VCC−VTN）まで昇圧される。
及び（C15,C12）の２段構成となっているが、段数を増
加させればならない高い電圧まで昇圧可能でＮ段構成す
れば（Ｎ＋１）・（VCC−VTN）まで昇圧される。
第６図に示した従来の昇圧回路は、T12がハイになる
と同時に出力端子（OUT）の電位が昇圧されるが、N12に
よるチャージアップが（VCC−VTN）までしか行なわれな
いので、出力端子（OUT）は（2VCC−VTN）までしか昇圧
されないという欠点がある。
と同時に出力端子（OUT）の電位が昇圧されるが、N12に
よるチャージアップが（VCC−VTN）までしか行なわれな
いので、出力端子（OUT）は（2VCC−VTN）までしか昇圧
されないという欠点がある。
一方、第８図に示した従来の昇圧回路は、（3VCC−3V
TN）まで昇圧され、さらに段数を増加させればさらに高
い昇圧電位が得られるが、チャージポンプはクロック信
号（φ，）を10周期程度印加しなければ所望の出力が
得られないので、出力端子（OUT）の電位が昇圧される
までに長い時間を要するという欠点がある。たとえば、
クロック信号（φ，）の周期:T＝１μ・secである場
合、出力端子（OUT）が所望の電位に昇圧されるまでに1
0T＝10μ・sec程度の時間を要し、また高い昇圧電位を
得る為に段数を増加させると、出力端子（OUT）が所望
の電位に昇圧されるまでにさらに長い時間を要する。
TN）まで昇圧され、さらに段数を増加させればさらに高
い昇圧電位が得られるが、チャージポンプはクロック信
号（φ，）を10周期程度印加しなければ所望の出力が
得られないので、出力端子（OUT）の電位が昇圧される
までに長い時間を要するという欠点がある。たとえば、
クロック信号（φ，）の周期:T＝１μ・secである場
合、出力端子（OUT）が所望の電位に昇圧されるまでに1
0T＝10μ・sec程度の時間を要し、また高い昇圧電位を
得る為に段数を増加させると、出力端子（OUT）が所望
の電位に昇圧されるまでにさらに長い時間を要する。
本発明の昇圧回路は、出力端子と、第１及び第２の信
号端子を備え、ドレインが出力端子に、ゲートが第１の
信号端子に、ソースが第１の電源電圧端子に接続された
第１のMOS−FETと、ドレインに第１の信号端子の反転信
号が印加され、ゲートが第１の接続点に、ソースが出力
端子に接続された第２のMOS−FETと、ドレインが第２の
信号端子に、ゲートが第２の電源電圧端子に、ソースが
第１の接続点に接続された第３のMOS−FET及び、一端に
第２の信号端子の反転信号が印加され、他端が出力端子
に接続された容量素子で構成されている。
号端子を備え、ドレインが出力端子に、ゲートが第１の
信号端子に、ソースが第１の電源電圧端子に接続された
第１のMOS−FETと、ドレインに第１の信号端子の反転信
号が印加され、ゲートが第１の接続点に、ソースが出力
端子に接続された第２のMOS−FETと、ドレインが第２の
信号端子に、ゲートが第２の電源電圧端子に、ソースが
第１の接続点に接続された第３のMOS−FET及び、一端に
第２の信号端子の反転信号が印加され、他端が出力端子
に接続された容量素子で構成されている。
したがった、出力端子をMOS−FETのしきい値電圧に依
存することなく電源電圧までチャージアップすることが
可能でしかも高速で動作することができる。
存することなく電源電圧までチャージアップすることが
可能でしかも高速で動作することができる。
〔実施例〕 次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す回路図であり、
出力端子（OUT）と第１及び第２の信号端子（T1及び
T2）を備え、ドレインが出力端子（OUT）に、ゲートが
第１の信号端子（T1）に、ソースが第１の電源電圧端子
（GND）に接続された第１のＮチャネル型MOS−FET（N1:
以降N1と記す）と、ドレインに第１の信号端子（T1）の
信号が第１のインバータ（IN1）により反転された信号
が印加され、ゲートが第１の接続点（１）に、ソースが
出力端子（OUT）に接続された第２のＮチャネル型MOS−
FET（N2:以降N2と記す）と、ドレインが第２の信号端子
（T2）に、ゲートが第２の電源電圧端子（VCC）に、ソ
ースが第１の接続点（１）に接続された第３のＮチャネ
ル型MOS−FET（N3:以降N3と記す）及び、一端に第２の
信号端子（T2）の信号が第２のインバータ（IN2）によ
り反転された信号が印加され、他端が出力端子（OUT）
に接続された容量素子で構成されている。
出力端子（OUT）と第１及び第２の信号端子（T1及び
T2）を備え、ドレインが出力端子（OUT）に、ゲートが
第１の信号端子（T1）に、ソースが第１の電源電圧端子
（GND）に接続された第１のＮチャネル型MOS−FET（N1:
以降N1と記す）と、ドレインに第１の信号端子（T1）の
信号が第１のインバータ（IN1）により反転された信号
が印加され、ゲートが第１の接続点（１）に、ソースが
出力端子（OUT）に接続された第２のＮチャネル型MOS−
FET（N2:以降N2と記す）と、ドレインが第２の信号端子
（T2）に、ゲートが第２の電源電圧端子（VCC）に、ソ
ースが第１の接続点（１）に接続された第３のＮチャネ
ル型MOS−FET（N3:以降N3と記す）及び、一端に第２の
信号端子（T2）の信号が第２のインバータ（IN2）によ
り反転された信号が印加され、他端が出力端子（OUT）
に接続された容量素子で構成されている。
次に第２図も参照しながら動作の説明をする。
まずT1,T2共にハイの期間N1がオンして出力端子（OU
T）はロウ（GND電位）となっている。又第１の接続点
（１）はN1を介して（VCC−VTN）までチャージアップさ
れ、この状態でN3はカットオフする。次にT1がロウとな
ると、N1がオフすると共に第１のインバータ（IN1）の
出力がハイ（VCC電位）となる。ここでN2のゲート〜ド
レイン及びゲート〜ソースはそれぞれ寄生容量（CGD及
びCGS）で容量結合している為、N2のドレイン及びソー
スの電位が上昇すると共に第１の接続点（１）の電位も
上昇して（VCC＋VTN）以上となり、出力端子（OUT）はV
TNとは無関係に（VCC）までチャージアップされる。
T）はロウ（GND電位）となっている。又第１の接続点
（１）はN1を介して（VCC−VTN）までチャージアップさ
れ、この状態でN3はカットオフする。次にT1がロウとな
ると、N1がオフすると共に第１のインバータ（IN1）の
出力がハイ（VCC電位）となる。ここでN2のゲート〜ド
レイン及びゲート〜ソースはそれぞれ寄生容量（CGD及
びCGS）で容量結合している為、N2のドレイン及びソー
スの電位が上昇すると共に第１の接続点（１）の電位も
上昇して（VCC＋VTN）以上となり、出力端子（OUT）はV
TNとは無関係に（VCC）までチャージアップされる。
次にT2がロウとなると、N1がオフすると共にN3のカッ
トオフが解けてオンし、第１の接続点（１）の電位もロ
ウとなってN2もオフする。そして第２のインバータ（IN
2）の出力がロウ（GND電位）からハイ（VCC電位）とな
り容量素子（Ｃ）により出力端子（OUT）の電位は
（VCC）から（2VCC）まで昇圧される。ここでT1がロウ
になってからT2がロウになるまでの期間（t12）は出力
端子（OUT）をロウ（GND電位）から（VCC）までチャー
ジアップする為の期間であり、10〜20N・sec程度でチャ
ージアップが完了するので、t12も10〜20N・sec程度あ
ればよい。従って第１図に示した昇圧回路は、T1がロウ
になって10〜20N・secという非常に短時間の後に出力端
子（OUT）は（2VCC）にまで昇圧される。
トオフが解けてオンし、第１の接続点（１）の電位もロ
ウとなってN2もオフする。そして第２のインバータ（IN
2）の出力がロウ（GND電位）からハイ（VCC電位）とな
り容量素子（Ｃ）により出力端子（OUT）の電位は
（VCC）から（2VCC）まで昇圧される。ここでT1がロウ
になってからT2がロウになるまでの期間（t12）は出力
端子（OUT）をロウ（GND電位）から（VCC）までチャー
ジアップする為の期間であり、10〜20N・sec程度でチャ
ージアップが完了するので、t12も10〜20N・sec程度あ
ればよい。従って第１図に示した昇圧回路は、T1がロウ
になって10〜20N・secという非常に短時間の後に出力端
子（OUT）は（2VCC）にまで昇圧される。
次にT1がハイになるとN1が再びオンして出力端子（OU
T）はロウ（GND電位）となり、さらにT2がハイになると
第１の接続点（１）がN3を介して再び（VCC−VTN）まで
チャージアップされる。
T）はロウ（GND電位）となり、さらにT2がハイになると
第１の接続点（１）がN3を介して再び（VCC−VTN）まで
チャージアップされる。
尚、T2がハイになると第２のインバータ（IN2）の出
力がハイからロウに変化するが、このとき出力端子（OU
T）の電位は容量素子（Ｃ）によりGND以下の電位に引き
下げられる。しかしこの期間N1がオンしているので、引
き下げられた電位:vUSはvUS＝VCC×（N1のインピーダン
ス）／［（N1のインピーダンス）＋（容量素子:Cのイン
ピーダンス）］で与えられ、（N1のインピーダンス）≪
（容量素子:Cのインピーダンス）となるように設定すれ
ばvUSを非常に小さな値に抑えることができる。
力がハイからロウに変化するが、このとき出力端子（OU
T）の電位は容量素子（Ｃ）によりGND以下の電位に引き
下げられる。しかしこの期間N1がオンしているので、引
き下げられた電位:vUSはvUS＝VCC×（N1のインピーダン
ス）／［（N1のインピーダンス）＋（容量素子:Cのイン
ピーダンス）］で与えられ、（N1のインピーダンス）≪
（容量素子:Cのインピーダンス）となるように設定すれ
ばvUSを非常に小さな値に抑えることができる。
第３図は本発明の第２の実施例を示す回路図であり、
第１図に示した本発明の第１の実施例において、第１の
信号端子（T1）の信号を遅延回路で遅延させて第２の信
号端子（T2）に印加することにより構成されている。
第１図に示した本発明の第１の実施例において、第１の
信号端子（T1）の信号を遅延回路で遅延させて第２の信
号端子（T2）に印加することにより構成されている。
第３図に示された昇圧回路において、第１の信号端子
（T1）の信号を遅延回路で遅延させて得られる信号は第
１図に示したT2の信号と同様であるので、第１図に示さ
れた昇圧回路と同様の動作をし、しかも第２図に示され
た信号:T2が不要になるという利点も有する。
（T1）の信号を遅延回路で遅延させて得られる信号は第
１図に示したT2の信号と同様であるので、第１図に示さ
れた昇圧回路と同様の動作をし、しかも第２図に示され
た信号:T2が不要になるという利点も有する。
第４図は本発明の第３の実施例を示す回路図であり、
容量素子（Ｃ）の一端に、第２の信号端子（T2）の反転
信号であると共に第１の信号端子（T1）に印加された信
号がハイの場合はロウとなる信号を印加する為、第１図
に示した本発明の第１の実施例において、第２のインバ
ータ（IN2）をノア（NOR1）に置き換えると共にNORの第
１の入力を第１の信号端子（T1）に、NORの第２の入力
を信号端子（T2）に接続することにより構成されてい
る。
容量素子（Ｃ）の一端に、第２の信号端子（T2）の反転
信号であると共に第１の信号端子（T1）に印加された信
号がハイの場合はロウとなる信号を印加する為、第１図
に示した本発明の第１の実施例において、第２のインバ
ータ（IN2）をノア（NOR1）に置き換えると共にNORの第
１の入力を第１の信号端子（T1）に、NORの第２の入力
を信号端子（T2）に接続することにより構成されてい
る。
第４図に示された昇圧回路では、T1がハイになってN1
がオンすると同時にノア（NOR）の出力がハイ（VCC電
位）からロウ（GND電位）に変化し、出力端子（OUT）の
電位は容量素子（Ｃ）によりVCCだけ引き下げられる。
一方、T1がハイになる以前の出力端子（OUT）の電位は2
VCCであるのでノア（NOR1）の出力がハイ（VCC電位）か
らロウ（GND電位）に変化する時間をtDとするの、N1を
介して出力端子（OUT）から第１の電源電圧端子（GND）
に流れる電流を（Ｃ×VCC）/tD以下となるように設定す
れば、出力端子（OUT）の電位が容量素子（Ｃ）によっ
てGND電位以下に引き下げられることがないという利点
も有する。
がオンすると同時にノア（NOR）の出力がハイ（VCC電
位）からロウ（GND電位）に変化し、出力端子（OUT）の
電位は容量素子（Ｃ）によりVCCだけ引き下げられる。
一方、T1がハイになる以前の出力端子（OUT）の電位は2
VCCであるのでノア（NOR1）の出力がハイ（VCC電位）か
らロウ（GND電位）に変化する時間をtDとするの、N1を
介して出力端子（OUT）から第１の電源電圧端子（GND）
に流れる電流を（Ｃ×VCC）/tD以下となるように設定す
れば、出力端子（OUT）の電位が容量素子（Ｃ）によっ
てGND電位以下に引き下げられることがないという利点
も有する。
第５図は本発明の第４の実施例を示す回路図であり、
第１図に示した本発明の第１の実施例において、ドレイ
ン及びゲートが出力端子（OUT）にソースが第２の電源
電圧端子（VCC）に接続された第４のＮチャネル型MOS−
FET（N4:以降N4と記す）を追加接続して構成されてい
る。
第１図に示した本発明の第１の実施例において、ドレイ
ン及びゲートが出力端子（OUT）にソースが第２の電源
電圧端子（VCC）に接続された第４のＮチャネル型MOS−
FET（N4:以降N4と記す）を追加接続して構成されてい
る。
第５図に示された昇圧回路において、出力端子（OU
T）の電位が（VCC＋VTN）以上になるとN4がオンし、出
力端子（OUT）の電位が（VCC＋VTN）でクランプされ、
電源電圧が高い場合でも出力端子（OUT）の電位が上が
り過ぎないという利点もある。
T）の電位が（VCC＋VTN）以上になるとN4がオンし、出
力端子（OUT）の電位が（VCC＋VTN）でクランプされ、
電源電圧が高い場合でも出力端子（OUT）の電位が上が
り過ぎないという利点もある。
尚、第２の実施例と第３の実施例、第３の実施例と第
４の実施例、第４の実施例と第２の実施例及び、第２の
実施例と第３の実施例と第４の実施例を組み合わせても
同様の効果が得られることは明らかであり、ここでの説
明は省略する。
４の実施例、第４の実施例と第２の実施例及び、第２の
実施例と第３の実施例と第４の実施例を組み合わせても
同様の効果が得られることは明らかであり、ここでの説
明は省略する。
又、MOS集積回路において、容量素子としてMOS−FET
のゲート容量や多結晶シリコン／酸化膜／多結晶シリコ
ンの３層構造を有する容量を用いることも公知であり、
ここでの説明は省略する。
のゲート容量や多結晶シリコン／酸化膜／多結晶シリコ
ンの３層構造を有する容量を用いることも公知であり、
ここでの説明は省略する。
以上説明したように本発明は、出力端子をMOS−FETの
しきい値電圧に依存することなく電源電圧までチャージ
アップすることにより、高速で動作し且つ高い昇圧電位
を得ることができるという効果がある。
しきい値電圧に依存することなく電源電圧までチャージ
アップすることにより、高速で動作し且つ高い昇圧電位
を得ることができるという効果がある。
第１図及び第２図は本発明の第１の実施例を示す回路図
及びその動作を説明する為のタイミングチャート、第３
図，第４図及び第５図は本発明の第2,第３及び第４の実
施例を示す回路図、第６図及び第７図は従来の第１の実
施例を示す回路図及びその動作を説明する為のタイミン
グチャート、第８図は従来の第２の実施例を示す回路図
である。 OUT……出力端子、T1,T2,T11,T12……信号端子、GND,V
CC……電源電圧端子、N1,N2,N3,N4,N11,N12,N13,N14,N
15……Ｎチャネル型MOS−FET、C,C11,C12……容量素
子、CGD,CGS……寄生容量、IN1,IN2,IN11,IN12……イン
バータ、NOR……ノア、φ，……クロック信号。
及びその動作を説明する為のタイミングチャート、第３
図，第４図及び第５図は本発明の第2,第３及び第４の実
施例を示す回路図、第６図及び第７図は従来の第１の実
施例を示す回路図及びその動作を説明する為のタイミン
グチャート、第８図は従来の第２の実施例を示す回路図
である。 OUT……出力端子、T1,T2,T11,T12……信号端子、GND,V
CC……電源電圧端子、N1,N2,N3,N4,N11,N12,N13,N14,N
15……Ｎチャネル型MOS−FET、C,C11,C12……容量素
子、CGD,CGS……寄生容量、IN1,IN2,IN11,IN12……イン
バータ、NOR……ノア、φ，……クロック信号。
Claims (3)
- 【請求項１】出力端子と、第１及び第２の信号端子と、
ドレインが前記出力端子に、ゲートが前記第１の信号端
子に、ソースが第１の電源電圧端子にそれぞれ接続され
た第１のMOS−FETと、ドレインに前記第１の信号端子に
印加される信号の反転信号が印加され、ゲートが第１の
接続点に、ソースが前記出力端子にそれぞれ接続された
第２のMOS−FETと、ドレインが前記第２の信号端子に、
ゲートが第２の電源電圧端子に、ソースが前記第１の接
続点にそれぞれ接続された第３のMOS−FETと、一端に前
記第２の信号端子に印加される信号の反転信号が印加さ
れ他端が前記出力端子に接続された容量素子とを備え、
前記第１のMOS−FETのインピーダンスは前記容量素子の
それよりも充分に小さいことを特徴とする昇圧回路。 - 【請求項２】出力端子と、第１及び第２の信号端子と、
ドレインが前記出力端子に、ゲートが前記第１の信号端
子に、ソースが第１の電源電圧端子にそれぞれ接続され
た第１のMOS−FETと、ドレインに前記第１の信号端子に
印加される信号の反転信号が印加され、ゲートが第１の
接続点に、ソースが前記出力端子にそれぞれ接続された
第２のMOS−FETと、ドレインが前記第２の信号端子に、
ゲートが第２の電源電圧端子に、ソースが前記第１の接
続点にそれぞれ接続された第３のMOS−FETと、一端に前
記出力端子に他端が第２の接続点にそれぞれ接続された
容量素子と、出力が前記第２の接続点に、第１の入力が
前記第１の信号端子に、第２の入力が前記第２の信号端
子にそれぞれ接続され、前記第１及び第２の信号端子が
共に第１の論理レベルのときに前記第２の接続点を前記
第２の電源端子に接続し、前記第１及び第２の信号端子
の少なくとも一方が第２の論理レベルのときに前記第２
の接続点を前記第１の電源端子に接続するゲート回路と
を有することを特徴とする昇圧回路。 - 【請求項３】出力端子と、第１及び第２の信号端子と、
ドレインが前記出力端子に、ゲートが前記第１の信号端
子に、ソースが第１の電源電圧端子にそれぞれ接続され
た第１のMOS−FETと、ドレインに前記第１の信号端子に
印加される信号の反転信号が印加され、ゲートが第１の
接続点に、ソースが前記出力端子にそれぞれ接続された
第２のMOS−FETと、ドレインが前記第２の信号端子に、
ゲートが第２の電源電圧端子に、ソースが前記第１の接
続点にそれぞれ接続された第３のMOS−FETと、一端に前
記第２の信号端子に印加される信号の反転信号が印加さ
れ他端が前記出力端子に接続された容量素子と、ドレイ
ン及びゲートが前記出力端子に、ソースが前記第２の電
源電圧端子に接続された第４のMOS−FETとを備えること
を特徴とする昇圧回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1158586A JPH082016B2 (ja) | 1989-06-20 | 1989-06-20 | 昇圧回路 |
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| EP90111688A EP0404125B1 (en) | 1989-06-20 | 1990-06-20 | Booster circuit |
Applications Claiming Priority (1)
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Family Applications (1)
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| JP1158586A Expired - Lifetime JPH082016B2 (ja) | 1989-06-20 | 1989-06-20 | 昇圧回路 |
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