JPH061900B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH061900B2 JPH061900B2 JP61181315A JP18131586A JPH061900B2 JP H061900 B2 JPH061900 B2 JP H061900B2 JP 61181315 A JP61181315 A JP 61181315A JP 18131586 A JP18131586 A JP 18131586A JP H061900 B2 JPH061900 B2 JP H061900B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- node
- transistor
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＭＯＳ型電界効果トランジスタによって構成
された半導体回路に関するものである。
された半導体回路に関するものである。
従来この種の半導体集積回路の例を第３図に示す。本図
の回路は、ＰチャネルＭＯＳトランジスタＱP1〜ＱP5、
ＮチャネルＭＯＳトランジスタＱN1〜ＱN7及び容量Ｃか
ら構成されている。記号Ｎ１〜Ｎ６は節点である。
の回路は、ＰチャネルＭＯＳトランジスタＱP1〜ＱP5、
ＮチャネルＭＯＳトランジスタＱN1〜ＱN7及び容量Ｃか
ら構成されている。記号Ｎ１〜Ｎ６は節点である。
次に、この従来の回路の動作説明をする。第４図は、入
力節点、出力節点及びＮ６の信号波形である。入力節点
が“Ｈｉｇｈ”レベルの場合、トランジスタＱP1はＯＦ
Ｆ、トランジスタＱN1はＯＮ、トランジスタＱN4はＯＮ
であるため出力節点はグランドレベルとなる。入力節点
が“Ｌｏｗ”レベルになると、トランジスタＱP1がＯ
Ｎ、トランジスタＱN4がＯＦＦとなる。入力節点が“Ｌ
ｏｗ”レベルになってしばらくの間はトランジスタＱN1
はＯＮ状態であるため、トランジスタＱP1がＯＮすると
セルフブート作用により節点Ｎ２の電位は電源レベル以
上となり、出力節点は電源レベルとなる。入力節点が
“Ｌｏｗ”レベルになった時刻から少し遅れてトランジ
スタＱN1がＯＦＦし、さらに、少し遅れて遅延部出力節
点Ｎ６が電源レベルになると、容量Ｃによるブートアッ
プ作用によって出力節点の電位は電源レベル以上とな
る。
力節点、出力節点及びＮ６の信号波形である。入力節点
が“Ｈｉｇｈ”レベルの場合、トランジスタＱP1はＯＦ
Ｆ、トランジスタＱN1はＯＮ、トランジスタＱN4はＯＮ
であるため出力節点はグランドレベルとなる。入力節点
が“Ｌｏｗ”レベルになると、トランジスタＱP1がＯ
Ｎ、トランジスタＱN4がＯＦＦとなる。入力節点が“Ｌ
ｏｗ”レベルになってしばらくの間はトランジスタＱN1
はＯＮ状態であるため、トランジスタＱP1がＯＮすると
セルフブート作用により節点Ｎ２の電位は電源レベル以
上となり、出力節点は電源レベルとなる。入力節点が
“Ｌｏｗ”レベルになった時刻から少し遅れてトランジ
スタＱN1がＯＦＦし、さらに、少し遅れて遅延部出力節
点Ｎ６が電源レベルになると、容量Ｃによるブートアッ
プ作用によって出力節点の電位は電源レベル以上とな
る。
上述した従来の回路においてはノイズによって出力節点
の電位が大きく変化するという欠点がある。第５図は、
その欠点を説明するための入力節点、出力節点及び節点
Ｎ４〜Ｎ６の信号波形である。入力節点が“Ｌｏｗ”レ
ベルの状態においてノイズが生じ、入力節点電位が第５
図のＩＮのような信号波形になったとする。ノイズが生
じる前の出力節点の電位は電源レベル以上となってい
る。ノイズが入力節点に加わるとトランジスタＱP1が短
時間ＯＦＦし、トランジスタＱN4が短時間ＯＮする。そ
のため、出力節点の電位はノイズ入力以前よりも小さく
なる。入力信号を受けた遅延部のノイズによる各節点信
号は、遅延部を構成している各トランジスタがノイズ信
号に追従できない場合、最終段になるほど電位変化量が
小さくなる。この場合、節点Ｎ６の信号によって出力節
点をノイズ入力以前のレベルにすることができない。ノ
イズ信号によってトランジスタＱN4はＯＮするが遅延部
の各トランジスタがノイズ信号に追従できずに、節点Ｎ
２が“Ｌｏｗ”レベル、節点Ｎ６が“Ｈｉｇｈ”レベル
の場合、ノイズ信号によって出力節点電位は下がるだけ
である。従って従来の回路を用いた集積回路装置では、
ノイズによって誤動作する場合が考えられ、信頼性上重
大な問題である。
の電位が大きく変化するという欠点がある。第５図は、
その欠点を説明するための入力節点、出力節点及び節点
Ｎ４〜Ｎ６の信号波形である。入力節点が“Ｌｏｗ”レ
ベルの状態においてノイズが生じ、入力節点電位が第５
図のＩＮのような信号波形になったとする。ノイズが生
じる前の出力節点の電位は電源レベル以上となってい
る。ノイズが入力節点に加わるとトランジスタＱP1が短
時間ＯＦＦし、トランジスタＱN4が短時間ＯＮする。そ
のため、出力節点の電位はノイズ入力以前よりも小さく
なる。入力信号を受けた遅延部のノイズによる各節点信
号は、遅延部を構成している各トランジスタがノイズ信
号に追従できない場合、最終段になるほど電位変化量が
小さくなる。この場合、節点Ｎ６の信号によって出力節
点をノイズ入力以前のレベルにすることができない。ノ
イズ信号によってトランジスタＱN4はＯＮするが遅延部
の各トランジスタがノイズ信号に追従できずに、節点Ｎ
２が“Ｌｏｗ”レベル、節点Ｎ６が“Ｈｉｇｈ”レベル
の場合、ノイズ信号によって出力節点電位は下がるだけ
である。従って従来の回路を用いた集積回路装置では、
ノイズによって誤動作する場合が考えられ、信頼性上重
大な問題である。
本発明では、入力信号を受けて出力信号を電源レベルに
する手段と、入力信号が入力される遅延部と、出力信号
をグランドレベルにする第１のＭＯＳトランジスタと、
遅延部出力信号を受けて出力信号を電源レベル以上にす
る手段を有する半導体集積回路において、ドレインが第
１のＭＯＳトランジスタのゲートに接続され、入力信号
がソースに、遅延部出力信号がゲートにそれぞれ入力さ
れる第２のＭＯＳトランジスタを追加している。
する手段と、入力信号が入力される遅延部と、出力信号
をグランドレベルにする第１のＭＯＳトランジスタと、
遅延部出力信号を受けて出力信号を電源レベル以上にす
る手段を有する半導体集積回路において、ドレインが第
１のＭＯＳトランジスタのゲートに接続され、入力信号
がソースに、遅延部出力信号がゲートにそれぞれ入力さ
れる第２のＭＯＳトランジスタを追加している。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。本実施例
は、ＰチャネルのトランジスタＱ1〜ＱP5、Ｎチャネル
トランジスタＱN1〜ＱN8及び容量Ｃから構成されてい
る。
は、ＰチャネルのトランジスタＱ1〜ＱP5、Ｎチャネル
トランジスタＱN1〜ＱN8及び容量Ｃから構成されてい
る。
次に本実施例の動作説明をする。第２図は、入力節点、
出力節点及び節点Ｎ４〜Ｎ７の信号波形である。従来例
の第３図と違うところは、出力節点をグランドレベルに
するトランジスタＱN5のゲートと入力節点の間にトラン
ジスタＱN4を設け、ＱN4のゲートと遅延部出力節点Ｎ６
を接続したことである。入力節点が“Ｌｏｗ”レベルの
状態においてノイズが生じ、入力節点電位が第２図のＩ
Ｎのような信号波形になったとする。ノイズが生じる前
の出力節点の電位は電源レベル以上になっている。入力
信号を受けた遅延部のノイズによる各節点信号は、遅延
部の各トランジスタがノイズ信号に追従できない場合最
終段になるほど電位変化量が小さくなる。そのためノイ
ズ信号による節点Ｎ７の電位変化は微小となり、ノイズ
信号によって小さくなった出力節点電位をノイズ信号入
力以前の値にすることができない。しかし、本実施例で
は、節点Ｎ４の電位と節点Ｎ７の電位が逆相でほぼ同レ
ベルであるため、ノイズ信号による節点Ｎ７の電位変化
が微小な場合トランジスタＱN5がＯＦＦのままとなり、
ノイズ信号終了後もノイズ信号入力以前の出力電位を維
持できる。
出力節点及び節点Ｎ４〜Ｎ７の信号波形である。従来例
の第３図と違うところは、出力節点をグランドレベルに
するトランジスタＱN5のゲートと入力節点の間にトラン
ジスタＱN4を設け、ＱN4のゲートと遅延部出力節点Ｎ６
を接続したことである。入力節点が“Ｌｏｗ”レベルの
状態においてノイズが生じ、入力節点電位が第２図のＩ
Ｎのような信号波形になったとする。ノイズが生じる前
の出力節点の電位は電源レベル以上になっている。入力
信号を受けた遅延部のノイズによる各節点信号は、遅延
部の各トランジスタがノイズ信号に追従できない場合最
終段になるほど電位変化量が小さくなる。そのためノイ
ズ信号による節点Ｎ７の電位変化は微小となり、ノイズ
信号によって小さくなった出力節点電位をノイズ信号入
力以前の値にすることができない。しかし、本実施例で
は、節点Ｎ４の電位と節点Ｎ７の電位が逆相でほぼ同レ
ベルであるため、ノイズ信号による節点Ｎ７の電位変化
が微小な場合トランジスタＱN5がＯＦＦのままとなり、
ノイズ信号終了後もノイズ信号入力以前の出力電位を維
持できる。
以上説明したように本発明は、入力信号を受けて出力信
号を電源レベルにする手段と、入力信号が入力される遅
延部と、出力信号をグランドレベルにする第１のＭＯＳ
トランジスタと、遅延部出力を受けて出力信号を電源レ
ベル以上にする手段を有する半導体集積回路において、
ドレインが第１のＭＯＳトランジスタのゲートに接続さ
れ、入力信号がソースに、遅延部出力信号がゲートにそ
れぞれ入力される第２のＭＯＳトランジスタを追加する
ことにより、ノイズによって出力信号レベルが変化しな
い。つまり、ノイズによって誤動作しにくいという効果
がある。
号を電源レベルにする手段と、入力信号が入力される遅
延部と、出力信号をグランドレベルにする第１のＭＯＳ
トランジスタと、遅延部出力を受けて出力信号を電源レ
ベル以上にする手段を有する半導体集積回路において、
ドレインが第１のＭＯＳトランジスタのゲートに接続さ
れ、入力信号がソースに、遅延部出力信号がゲートにそ
れぞれ入力される第２のＭＯＳトランジスタを追加する
ことにより、ノイズによって出力信号レベルが変化しな
い。つまり、ノイズによって誤動作しにくいという効果
がある。
第１図は、本発明の一実施例の回路図、第３図は、従来
の回路図である。又、第２図、第４図及び第５図は回路
動作を説明するための入力節点、出力節点及び各節点の
信号波形である。 回路図中の説明 ＱP1〜ＱP5…ＰチャネルＭＯＳトランジスタ， ＱN1〜ＱN8…ＮチャネルＭＯＳトランジスタ， Ｎ１〜Ｎ７…節点， ＩＮ …入力節点， ＯＵＴ …出力節点，
の回路図である。又、第２図、第４図及び第５図は回路
動作を説明するための入力節点、出力節点及び各節点の
信号波形である。 回路図中の説明 ＱP1〜ＱP5…ＰチャネルＭＯＳトランジスタ， ＱN1〜ＱN8…ＮチャネルＭＯＳトランジスタ， Ｎ１〜Ｎ７…節点， ＩＮ …入力節点， ＯＵＴ …出力節点，
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/16 Ｄ 9184−5Ｊ 19/003 Ｃ 8941−5Ｊ
Claims (1)
- 【請求項１】入力信号を受けて出力信号を電源レベルに
する手段と、入力信号が入力される遅延部と、出力信号
をグランドレベルにする第１のＭＯＳトランジスタと、
ドレインが第１のＭＯＳトランジスタのゲートに接続さ
れ、入力信号がソースに、遅延部出力信号がゲートにそ
れぞれ入力される第２のＭＯＳトランジスタと、遅延部
出力信号を受けて出力信号を電源レベル以上にする手段
を有する半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181315A JPH061900B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61181315A JPH061900B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6337645A JPS6337645A (ja) | 1988-02-18 |
| JPH061900B2 true JPH061900B2 (ja) | 1994-01-05 |
Family
ID=16098530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61181315A Expired - Lifetime JPH061900B2 (ja) | 1986-07-31 | 1986-07-31 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061900B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2697024B2 (ja) * | 1988-11-15 | 1998-01-14 | 日本電気株式会社 | 出力回路 |
| JPH082016B2 (ja) * | 1989-06-20 | 1996-01-10 | 日本電気株式会社 | 昇圧回路 |
-
1986
- 1986-07-31 JP JP61181315A patent/JPH061900B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6337645A (ja) | 1988-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2531267B2 (ja) | チャ―ジポンプ | |
| JPH041440B2 (ja) | ||
| JPS58215827A (ja) | 論理回路 | |
| IE50902B1 (en) | Circuit for maintaining the potential of a node of an mos dynamic circuit | |
| JP3071312B2 (ja) | データアウトバッファ回路 | |
| JPH0220017B2 (ja) | ||
| JPH061900B2 (ja) | 半導体回路 | |
| JP2758735B2 (ja) | 論理回路 | |
| JP2803448B2 (ja) | 出力回路 | |
| JPH0793987A (ja) | 半導体集積回路装置 | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPH03179814A (ja) | レベルシフト回路 | |
| JP2798510B2 (ja) | 半導体集積回路 | |
| JPH0777344B2 (ja) | 出力バッファ回路 | |
| SU741470A1 (ru) | Дешифратор адреса | |
| JP3090552B2 (ja) | 半導体装置 | |
| JPH05288782A (ja) | 高電位検知回路 | |
| JP2647923B2 (ja) | 論理回路 | |
| JP3098832B2 (ja) | 同期型ｅｃｌ−ｃｍｏｓ変換器 | |
| JP2882193B2 (ja) | 信号制御回路 | |
| JP2933466B2 (ja) | 入力回路 | |
| JPH05191258A (ja) | Ｃｍｏｓ出力回路 | |
| JPS60173795A (ja) | トランジスタ回路 | |
| JPH0821851B2 (ja) | インバータ回路 | |
| JPS61153898A (ja) | 読み出し専用半導体記憶装置 |