JPS61153898A - 読み出し専用半導体記憶装置 - Google Patents
読み出し専用半導体記憶装置Info
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- JPS61153898A JPS61153898A JP59278232A JP27823284A JPS61153898A JP S61153898 A JPS61153898 A JP S61153898A JP 59278232 A JP59278232 A JP 59278232A JP 27823284 A JP27823284 A JP 27823284A JP S61153898 A JPS61153898 A JP S61153898A
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- mos transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野１
この発明はＰチャネルおよびＮチャネルのＭＯＳトラン
ジスタを用いて構成される相補ＭＯＳ型の読み出し専用
半導体記憶装置に係り、特に高速、高粟積度化が可能な
読み出し専用半導体記憶装置に関する。
ジスタを用いて構成される相補ＭＯＳ型の読み出し専用
半導体記憶装置に係り、特に高速、高粟積度化が可能な
読み出し専用半導体記憶装置に関する。
［発明の技術的背景とその問題点］
第５図はマイクロプロセッサ等によく採用されている二
段構成の従来の読み出し専用半導体記憶装置（以下、Ｒ
ＯＭと称する）のブロック図である。このＲＯＭは入力
信号が供給される一段目のＲＯＭ部１およびこの一段目
のＲＯＭ部１の出力信号が供給される二段目のＲＯＭ部
２とから構成されている。それぞれのＲＯＭ部１．２は
、複数のＮチャネルＭＯＳトランジスタが並列接続され
ゲートに入力信号もしくはＲＯＭ部１の出力信号が供給
されるＮチャネルＭＯＳトランジスタマトリクス回路３
，４、電源ｖＤＤと上記ＮチャネルＭＯＳトランジスタ
マトリクス回路３，４それぞれとの間に挿入され、ゲー
トにプリチャージ信号φＲＯＭ１もしくはφＲＯＭ２が
供給されるプリチャージ用の複数のＰチャネルＭＣ１Ｓ
トランジスタＱＰ、アース電源Ｖｓｓと上記Ｎチャネル
ＭＯＳトランジスタマトリクス回路３．４それぞれとの
間に挿入され、ゲートにプリチャージ信号φＲ−ジ用の
複数のＮチャネルＭＯＳトランジスタＱＮとから構成さ
れている。
段構成の従来の読み出し専用半導体記憶装置（以下、Ｒ
ＯＭと称する）のブロック図である。このＲＯＭは入力
信号が供給される一段目のＲＯＭ部１およびこの一段目
のＲＯＭ部１の出力信号が供給される二段目のＲＯＭ部
２とから構成されている。それぞれのＲＯＭ部１．２は
、複数のＮチャネルＭＯＳトランジスタが並列接続され
ゲートに入力信号もしくはＲＯＭ部１の出力信号が供給
されるＮチャネルＭＯＳトランジスタマトリクス回路３
，４、電源ｖＤＤと上記ＮチャネルＭＯＳトランジスタ
マトリクス回路３，４それぞれとの間に挿入され、ゲー
トにプリチャージ信号φＲＯＭ１もしくはφＲＯＭ２が
供給されるプリチャージ用の複数のＰチャネルＭＣ１Ｓ
トランジスタＱＰ、アース電源Ｖｓｓと上記Ｎチャネル
ＭＯＳトランジスタマトリクス回路３．４それぞれとの
間に挿入され、ゲートにプリチャージ信号φＲ−ジ用の
複数のＮチャネルＭＯＳトランジスタＱＮとから構成さ
れている。
このようなＲＯＭは、高速動作を実現するために論理を
並列接続されたＮチャネルのＭＯＳ トランジスタで構
成しており、さらに集積度を高めるためにダイナミック
回路形式とし、ＮチャネルのＭＯＳトランジスタによる
論理部をなくしている。
並列接続されたＮチャネルのＭＯＳ トランジスタで構
成しており、さらに集積度を高めるためにダイナミック
回路形式とし、ＮチャネルのＭＯＳトランジスタによる
論理部をなくしている。
第６図は上記のようなＲＯＭの一般的なタイミングチャ
ートであり、図中Ｄ１ｎは入力信号、Ｄｌは一段目のＲ
ＯＭ部１の出力信号、Ｄ２は二段目のＲＯＭ部２の出力
信号すなわちこのＲＯＭの出力信号である。図示のよう
に入力信号Ｄｉｎが成立するタイミングで一段目および
二段目のＲＯＯＭ２が“０′ルベルとなり、プリチャー
ジ用の各ＰチャネルＭｏＳトランジスタＱＰにより各Ｍ
ＯＳトランジスタのドレインの拡散容量、次段回路のゲ
ート容量等からなる出力容量が゛１°ルベルにプリチャ
ージされる。次にまず、φＲＯＭＩが１”レベルになる
と、一段目のＲＯＭ部１ではプリチャージ用の複数の各
ＮチャネルＭＯＳトランジスタＱＮがオンする。そして
、ＮチャネルＭＯＳトランジスタマトリクス回路３内の
トランジスタのいずれか一つのゲートに゛１パレベルの
信号が供給されると、このＲＯＭ部１の出力信号は゛Ｏ
″レベルにされ、他方、ＮチャネルＭＯＳトランジスタ
マトリクス回路３内のトランジスタのゲートにすべて°
°Ｏ′°レベルの信号が供給されると出力信号は″“１
″レベルにされる。
ートであり、図中Ｄ１ｎは入力信号、Ｄｌは一段目のＲ
ＯＭ部１の出力信号、Ｄ２は二段目のＲＯＭ部２の出力
信号すなわちこのＲＯＭの出力信号である。図示のよう
に入力信号Ｄｉｎが成立するタイミングで一段目および
二段目のＲＯＯＭ２が“０′ルベルとなり、プリチャー
ジ用の各ＰチャネルＭｏＳトランジスタＱＰにより各Ｍ
ＯＳトランジスタのドレインの拡散容量、次段回路のゲ
ート容量等からなる出力容量が゛１°ルベルにプリチャ
ージされる。次にまず、φＲＯＭＩが１”レベルになる
と、一段目のＲＯＭ部１ではプリチャージ用の複数の各
ＮチャネルＭＯＳトランジスタＱＮがオンする。そして
、ＮチャネルＭＯＳトランジスタマトリクス回路３内の
トランジスタのいずれか一つのゲートに゛１パレベルの
信号が供給されると、このＲＯＭ部１の出力信号は゛Ｏ
″レベルにされ、他方、ＮチャネルＭＯＳトランジスタ
マトリクス回路３内のトランジスタのゲートにすべて°
°Ｏ′°レベルの信号が供給されると出力信号は″“１
″レベルにされる。
二段目のＲＯＭ部２のプリチャージ信号φＲＯＭ２は、
プリチャージされた“１゛ルベルが誤動作によりディス
チャージされることがないよう、一段目の８０Ｍ部１の
動作が完了するのを持って＆ａ Ｉ Ｔ？レベルになる
。φＲＯＭ２が“１″レベルになると、ＮチャネルＭＯ
Ｓトランジスタマトリクス回路４内のトランジスタのい
ずれか一つのゲートに“１″レベルの信号が供給されて
いれば、この８０Ｍ部２の出力信号が゛０″レベルとな
り、他方、ＮチャネルＭｏＳトランジスタマトリクス回
路４内のトランジスタのゲートにすべて゛０″レベルの
信号が供給されると、予め寄生容量で保持されている“
１゛°レベルの信号がそのまま保持され続ける。
プリチャージされた“１゛ルベルが誤動作によりディス
チャージされることがないよう、一段目の８０Ｍ部１の
動作が完了するのを持って＆ａ Ｉ Ｔ？レベルになる
。φＲＯＭ２が“１″レベルになると、ＮチャネルＭＯ
Ｓトランジスタマトリクス回路４内のトランジスタのい
ずれか一つのゲートに“１″レベルの信号が供給されて
いれば、この８０Ｍ部２の出力信号が゛０″レベルとな
り、他方、ＮチャネルＭｏＳトランジスタマトリクス回
路４内のトランジスタのゲートにすべて゛０″レベルの
信号が供給されると、予め寄生容量で保持されている“
１゛°レベルの信号がそのまま保持され続ける。
しかし、このようなダイナミックＲＯＭでは、゛１″レ
ベルの出力は奇生容量で保持されているだけである。
ベルの出力は奇生容量で保持されているだけである。
ところで、ＭＯＳトランジスタを構成する場合、拡散容
量、ゲート容量、ミラー容量等、種々の容量成分が各所
に寄生的に存在している。ＲＯＭの場合、構成トランジ
スタの数が多くなり、上記のような種々の容量成分が、
保持されたＲＯＭ出力に影響を与えるので、ＲＯＭの動
作速度が遅れてしまう。この点について第７図を用いて
説明する。
量、ゲート容量、ミラー容量等、種々の容量成分が各所
に寄生的に存在している。ＲＯＭの場合、構成トランジ
スタの数が多くなり、上記のような種々の容量成分が、
保持されたＲＯＭ出力に影響を与えるので、ＲＯＭの動
作速度が遅れてしまう。この点について第７図を用いて
説明する。
第７図は上記従来のダイナミックＲＯＭの等価回路図で
ある。図において、１１は前記一段目の８０Ｍ部１のプ
リチャージ用のＰチャネルＭＯＳトランジスタであり、
１２はそれぞれ前記二段目の８０Ｍ部２のプリチャージ
用のＰチャネルＭＯＳトランジスタであり、１３はそれ
ぞれ二段目の８０Ｍ部２のＮチャネルＭＯＳトランジス
タマトリクス回路４内の論理用ＮチャネルＭＯＳトラン
ジスタであり、１４はそれぞれ二段目の８０Ｍ部２のプ
リチャージ用のＮチャネルＭＯＳトランジスタである。
ある。図において、１１は前記一段目の８０Ｍ部１のプ
リチャージ用のＰチャネルＭＯＳトランジスタであり、
１２はそれぞれ前記二段目の８０Ｍ部２のプリチャージ
用のＰチャネルＭＯＳトランジスタであり、１３はそれ
ぞれ二段目の８０Ｍ部２のＮチャネルＭＯＳトランジス
タマトリクス回路４内の論理用ＮチャネルＭＯＳトラン
ジスタであり、１４はそれぞれ二段目の８０Ｍ部２のプ
リチャージ用のＮチャネルＭＯＳトランジスタである。
また、Ｃ１は上記トランジスタ１１のドレイン拡散と基
板との間に寄生的に存在している接合容量、Ｃ２は一段
目の８０Ｍ部１のＮチャネルＭＯＳトランジスタのドレ
イン拡散と基板との間の接合容量および二段目の８０Ｍ
部２のゲート容ｌ、ＣＭはそれぞれゲート、ドレイン間
、ゲート、ソース間に存在するミラー容量、Ｃ３はそれ
ぞれ二段目の８０Ｍ部２のＮチャネルＭＯＳトランジス
タマトリクス回路４に存在するドレイン客員である。
板との間に寄生的に存在している接合容量、Ｃ２は一段
目の８０Ｍ部１のＮチャネルＭＯＳトランジスタのドレ
イン拡散と基板との間の接合容量および二段目の８０Ｍ
部２のゲート容ｌ、ＣＭはそれぞれゲート、ドレイン間
、ゲート、ソース間に存在するミラー容量、Ｃ３はそれ
ぞれ二段目の８０Ｍ部２のＮチャネルＭＯＳトランジス
タマトリクス回路４に存在するドレイン客員である。
この第７図において、いま、一段目の８０Ｍ部１のトラ
ンジスタ１１のゲートにパ０”レベルのプリチャージ信
号φＲＯＭ１が供給され、容量Ｃ１、Ｃ２にトランジス
タ１１を介して“１”レベルがプリチャージされたとき
、二段目の８０Ｍ部２の出力も各トランジスタ１２を介
して“１”レベルにプリチャージ、される。このとき、
論理用の各ＮチャネルＭＯＳトランジスタ１３にはバッ
クゲートバイアスが印加されるので、その各ドレインで
ある各ａ点は電源ＶＤＤが５ｖの場合に約４Ｖ程度の電
位にされる。次にφＲＯＭ２が１１１ ＩＩレベルにな
ると、予め各容量Ｃ３にＷ２Ｎされていた電荷はＮチャ
ネルの各トランジスタ１４を介して“Ｏ゛°°レベルィ
スチャージされる。これにより上記ａ点の電位は４■か
らアース電位であるｏＶになる。
ンジスタ１１のゲートにパ０”レベルのプリチャージ信
号φＲＯＭ１が供給され、容量Ｃ１、Ｃ２にトランジス
タ１１を介して“１”レベルがプリチャージされたとき
、二段目の８０Ｍ部２の出力も各トランジスタ１２を介
して“１”レベルにプリチャージ、される。このとき、
論理用の各ＮチャネルＭＯＳトランジスタ１３にはバッ
クゲートバイアスが印加されるので、その各ドレインで
ある各ａ点は電源ＶＤＤが５ｖの場合に約４Ｖ程度の電
位にされる。次にφＲＯＭ２が１１１ ＩＩレベルにな
ると、予め各容量Ｃ３にＷ２Ｎされていた電荷はＮチャ
ネルの各トランジスタ１４を介して“Ｏ゛°°レベルィ
スチャージされる。これにより上記ａ点の電位は４■か
らアース電位であるｏＶになる。
ａ点の電位がＯｖになると、容量ｃ１、Ｃ２で保持され
ていた一段目の８０Ｍ部１の出力である１１１ ＩＴレ
ベルが、各ミラー容量ＣＭによって°゛０″０″レベル
側れ、これにより各ＮチャネルＭＯＳトランジスタ１３
のゲート電位が下げられる。この結果、二段目の８０Ｍ
部２の動作速度が遅れてしまうことになる。
ていた一段目の８０Ｍ部１の出力である１１１ ＩＴレ
ベルが、各ミラー容量ＣＭによって°゛０″０″レベル
側れ、これにより各ＮチャネルＭＯＳトランジスタ１３
のゲート電位が下げられる。この結果、二段目の８０Ｍ
部２の動作速度が遅れてしまうことになる。
この問題を解決するため、さらに従来では種々の提案が
なされている。例えば、第８図のＲＯＭでは、上記一段
目の８０Ｍ部１をプリチャージが可能なＮＯＲゲート論
理回路に置換えるようにしたものである。このＮＯＲゲ
ート論理回路は第５図の８０Ｍ部１に対して、複数のＰ
チャネルＭＯＳトランジスタが直列接続されゲートに入
力信号が供給されるＰチャネルＭｏＳトランジスタマト
リクス回路５が追加されている。
なされている。例えば、第８図のＲＯＭでは、上記一段
目の８０Ｍ部１をプリチャージが可能なＮＯＲゲート論
理回路に置換えるようにしたものである。このＮＯＲゲ
ート論理回路は第５図の８０Ｍ部１に対して、複数のＰ
チャネルＭＯＳトランジスタが直列接続されゲートに入
力信号が供給されるＰチャネルＭｏＳトランジスタマト
リクス回路５が追加されている。
このようなＲＯＭによれば前記のような問題は解消され
るが、一段目の８０Ｍ部１をＰチャネルみよびＮチャネ
ルの双方の論理で構成しなければならないので、集積度
の大幅な低下を余儀なくされる。
るが、一段目の８０Ｍ部１をＰチャネルみよびＮチャネ
ルの双方の論理で構成しなければならないので、集積度
の大幅な低下を余儀なくされる。
他方、第５図のようなＲＯＭにおいて、一段目の出力を
二段のインバータで受ける方法も提案されているが、こ
のインバータの遅延時間によりＲＯＭの動作速度が低下
する他、パターン的に無駄な部分が生じ易く、集積度が
かなり低下してしまう。
二段のインバータで受ける方法も提案されているが、こ
のインバータの遅延時間によりＲＯＭの動作速度が低下
する他、パターン的に無駄な部分が生じ易く、集積度が
かなり低下してしまう。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
あり、その目的は高速動作が可能であり、かつ、高集積
度化が実現できる読み出し専用半導体記憶装置を提供す
ることにある。
あり、その目的は高速動作が可能であり、かつ、高集積
度化が実現できる読み出し専用半導体記憶装置を提供す
ることにある。
［発明の概要］
上記目的を達成するためこの発明の読み出し専用半導体
記憶装置にあっては、第１チャネルの第１のＭＯＳトラ
ンジスタのソース、ドレイン間の一端を上記第１の電源
に、他端をデータ出力端子にそれぞれ接続し、ゲートに
はプリチャージ信号を結合し、第１チャネルの第２のＭ
ＯＳ）−ランジスタのソース、ドレイン間の一端を上記
データ出力端子に、他端を上記第１の電源にそれぞれ接
続し、ゲートを第１の回路点に接続し、第１チャネルの
第３のＭＯＳトランジスタのソース、ドレイン間の一端
を上記第１のＮ＃！に、他端を上記第１の回路点にそれ
ぞれ接続し、ゲートを上記データ出力端子に接続し、第
２チャネルの第４のＭ ＯＳ。
記憶装置にあっては、第１チャネルの第１のＭＯＳトラ
ンジスタのソース、ドレイン間の一端を上記第１の電源
に、他端をデータ出力端子にそれぞれ接続し、ゲートに
はプリチャージ信号を結合し、第１チャネルの第２のＭ
ＯＳ）−ランジスタのソース、ドレイン間の一端を上記
データ出力端子に、他端を上記第１の電源にそれぞれ接
続し、ゲートを第１の回路点に接続し、第１チャネルの
第３のＭＯＳトランジスタのソース、ドレイン間の一端
を上記第１のＮ＃！に、他端を上記第１の回路点にそれ
ぞれ接続し、ゲートを上記データ出力端子に接続し、第
２チャネルの第４のＭ ＯＳ。
トランジスタのソース、ドレイン間の一端を上記第１の
回路点に、他端を第２の回路点にそれぞｔｉ接続し、ゲ
ートを上記データ出力端子に接続し５（上記第３のＭＯ
Ｓトランジスタと共に反転回路を構成し、第２チャネル
の第５のＭＯＳ トランジスタのソース、ドレイン間の
一端を上記第２の回路点に、他端を上記第２の電源にそ
れぞれ接続し、ゲートには上記プリチャージ信号を結合
し、論理構成用の複数の第２チャネルのＭＯ３ｔ−ラン
ジスタのソース、ドレイン間を上記第２の回路点と上記
データ出力端子との閂に並列に挿入し、ゲートには異な
る入力信号をそれぞれ結合するようにしている。
回路点に、他端を第２の回路点にそれぞｔｉ接続し、ゲ
ートを上記データ出力端子に接続し５（上記第３のＭＯ
Ｓトランジスタと共に反転回路を構成し、第２チャネル
の第５のＭＯＳ トランジスタのソース、ドレイン間の
一端を上記第２の回路点に、他端を上記第２の電源にそ
れぞれ接続し、ゲートには上記プリチャージ信号を結合
し、論理構成用の複数の第２チャネルのＭＯ３ｔ−ラン
ジスタのソース、ドレイン間を上記第２の回路点と上記
データ出力端子との閂に並列に挿入し、ゲートには異な
る入力信号をそれぞれ結合するようにしている。
［発明の実施例〕
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明をダイナミックＲＯＭに実施した場合
の、その一部の構成を示す回路図である９図においてＰ
チャネルＭＯ８トランジスタ２１は前記第５図のＲＯＭ
の一段目もしくは二段目のＲＯＭ１．２のプリチャージ
用トランジスタＱＰに相当するものであり、ソース、ド
レイン間の一端は電源■ＤＤに、他端は出力端子２２に
それぞれ接続され、ゲートにはプリチャージ信号φＲＯ
Ｍが供給される。上記出力端子２２と電源Ｖｏｏとの間
にはざらにＰチャネルＭＯＳトランジスタ２３のソース
、ドレイン間が挿入されており、このトランジ、スタ２
３のゲートは第１の回路点２４に接続されている。また
電源ＶＤＤと上記第１の回路点２４との間にはＰチャネ
ルＭＯＳトランジスタ２５のソース、ドレイン間が挿入
されており、このトランジスタ２５のゲートは上記出力
端子２２に接続されている。
の、その一部の構成を示す回路図である９図においてＰ
チャネルＭＯ８トランジスタ２１は前記第５図のＲＯＭ
の一段目もしくは二段目のＲＯＭ１．２のプリチャージ
用トランジスタＱＰに相当するものであり、ソース、ド
レイン間の一端は電源■ＤＤに、他端は出力端子２２に
それぞれ接続され、ゲートにはプリチャージ信号φＲＯ
Ｍが供給される。上記出力端子２２と電源Ｖｏｏとの間
にはざらにＰチャネルＭＯＳトランジスタ２３のソース
、ドレイン間が挿入されており、このトランジ、スタ２
３のゲートは第１の回路点２４に接続されている。また
電源ＶＤＤと上記第１の回路点２４との間にはＰチャネ
ルＭＯＳトランジスタ２５のソース、ドレイン間が挿入
されており、このトランジスタ２５のゲートは上記出力
端子２２に接続されている。
上記第１の回路点２４と第２の回路点２６との間にはＮ
チャネルＭＯ８）ランジスタ２７のソース、ドレイン間
が挿入されでおり、このトランジスタ２１のゲートも上
記出力端子２２に接続されている。また、上記第２の回
路点２Ｇとアースの電１１ｉＶｓ ｎ（０■）との間に
は、前記第５図のＲＯＭの一段目もしくは二段目のＲＯ
Ｍ１．２のプリチャージ用トランジスタＱＮに相当する
ＮチャネルＭＯＳトランジスタ２８のソース、ドレイン
間が挿入さねでおり、このトランジスタ２８のゲートに
は上記プリチャージ信号φＲＯＭが供給されている。さ
らに、上記第２の回路点２６と上記出力端子２２との間
には、前記第５図のＲＯＭのＮチャネルＭＯＳトランジ
スタマトリクス回路３，４内に設けられている論理用Ｍ
ＯＳトランジスタに相当する複数のＮチャネルＭＯＳト
ランジスタ２９が並列に接続されており、これら各トラ
ンジスタ２９のゲートには異なる入力信号が供給される
。
チャネルＭＯ８）ランジスタ２７のソース、ドレイン間
が挿入されでおり、このトランジスタ２１のゲートも上
記出力端子２２に接続されている。また、上記第２の回
路点２Ｇとアースの電１１ｉＶｓ ｎ（０■）との間に
は、前記第５図のＲＯＭの一段目もしくは二段目のＲＯ
Ｍ１．２のプリチャージ用トランジスタＱＮに相当する
ＮチャネルＭＯＳトランジスタ２８のソース、ドレイン
間が挿入さねでおり、このトランジスタ２８のゲートに
は上記プリチャージ信号φＲＯＭが供給されている。さ
らに、上記第２の回路点２６と上記出力端子２２との間
には、前記第５図のＲＯＭのＮチャネルＭＯＳトランジ
スタマトリクス回路３，４内に設けられている論理用Ｍ
ＯＳトランジスタに相当する複数のＮチャネルＭＯＳト
ランジスタ２９が並列に接続されており、これら各トラ
ンジスタ２９のゲートには異なる入力信号が供給される
。
ここで上記ＰチャネルＭＯＳトランジスタ２５とＮチャ
ネルＭＯＳトランジスタ２７は、それぞれのソース、ド
レイン間の一端が第１の回路点２４に接続されており、
ゲートが出力端子２２１．：共通に接続されているので
、出力端子２２の信号を反転して第１の回路点２４に出
力するセンス用のＣＭ （’） Ｓイ、・バーク３０を
構成している。
ネルＭＯＳトランジスタ２７は、それぞれのソース、ド
レイン間の一端が第１の回路点２４に接続されており、
ゲートが出力端子２２１．：共通に接続されているので
、出力端子２２の信号を反転して第１の回路点２４に出
力するセンス用のＣＭ （’） Ｓイ、・バーク３０を
構成している。
このような構成のＲＯＭは、前記第５閏に示した従来の
ＲＯＭに対して、出力端子２２の信号レベルを判定する
トランジスタ２５および２７からなるＣＭＯＳインバー
タ３０と、このインバータ３０の出力信号がゲートに供
給され、プリチャージ用トランジスタ２１と電源Ｖｏｏ
に対して並列に接続されているＰチャネルＭＯ３トラン
ジスタ２３とを追加したことにより、出力端子２２の信
号が゛１パレベルにされる際に、ＰチャネルＭＯＳトラ
ンジスタ２３をオンにして゛１″レベル出力をスタティ
ックに保持するようにしたものであり、以下、その詳細
な動作を説明する。
ＲＯＭに対して、出力端子２２の信号レベルを判定する
トランジスタ２５および２７からなるＣＭＯＳインバー
タ３０と、このインバータ３０の出力信号がゲートに供
給され、プリチャージ用トランジスタ２１と電源Ｖｏｏ
に対して並列に接続されているＰチャネルＭＯ３トラン
ジスタ２３とを追加したことにより、出力端子２２の信
号が゛１パレベルにされる際に、ＰチャネルＭＯＳトラ
ンジスタ２３をオンにして゛１″レベル出力をスタティ
ックに保持するようにしたものであり、以下、その詳細
な動作を説明する。
先ず、プリチャージ信号φＲＯＭが０”レベルになると
、出力端子２２の信号はトランジスタ２１を介して゛１
″レベルにプリチャージされる。このとき、入力信号は
すべて゛０″レベルであるとする。出力信号が゛°１″
レベルにされるとトランジスタ２７がオン状態となり、
第２の回路点２６に存在している図示しない寄生容量と
第１の回路点２４に存在している図示しない寄生容量と
間で電荷の再分割が行われる。ここで、その前に信号φ
ＲＯ〜１が“１°ルベルにされているとき、第２の回路
点２６はトランジスタ２８によって゛０パレベルにディ
スチャージされており、また第１の回路点２４の容量よ
り第２の回路点２６の容量の方がはるかに大きいので、
上記の電荷再分割により第１の回路点２４はほぼ゛Ｏ″
レベルになる。
、出力端子２２の信号はトランジスタ２１を介して゛１
″レベルにプリチャージされる。このとき、入力信号は
すべて゛０″レベルであるとする。出力信号が゛°１″
レベルにされるとトランジスタ２７がオン状態となり、
第２の回路点２６に存在している図示しない寄生容量と
第１の回路点２４に存在している図示しない寄生容量と
間で電荷の再分割が行われる。ここで、その前に信号φ
ＲＯ〜１が“１°ルベルにされているとき、第２の回路
点２６はトランジスタ２８によって゛０パレベルにディ
スチャージされており、また第１の回路点２４の容量よ
り第２の回路点２６の容量の方がはるかに大きいので、
上記の電荷再分割により第１の回路点２４はほぼ゛Ｏ″
レベルになる。
第１の回路点２４が゛Ｏ゛ルベルになるとトランジスタ
２３がオン状態となり、このトランジスタ２３を介して
出力端子２２がプリチャージされるので、このときのプ
リチャージ時間は大幅に短縮される。
２３がオン状態となり、このトランジスタ２３を介して
出力端子２２がプリチャージされるので、このときのプ
リチャージ時間は大幅に短縮される。
次に信号φＲＯＭが“１″レベルになると、トランジス
タ２８がオン状態になり、トランジスタ２５と２７から
なるＣＭＯＳインバータ３０が動作し、第１の回路点２
４は十分に低い°０”レベルにされる。
タ２８がオン状態になり、トランジスタ２５と２７から
なるＣＭＯＳインバータ３０が動作し、第１の回路点２
４は十分に低い°０”レベルにされる。
他方、トランジスタ２３はオン状態のままであるので、
プリチャージ用トランジスタ２１がオフ状態になっても
出力端子２２は゛１″レベルのまま保持され続ける。
プリチャージ用トランジスタ２１がオフ状態になっても
出力端子２２は゛１″レベルのまま保持され続ける。
次に、プリチャージ信号φＲＯＭが“０ルベルになった
ときに、入力信号のうち少なくとも一つが１”レベルに
された場合を説明する。信号φＲＯＭが＊ Ｏｎレベル
になると、トランジスタ２１がオン状態、トランジスタ
２８がオフ状態になり、上記と同様に出力端子２２の信
号は“１”レベルにプリチャージされる。さらに入力信
号によりトランジスタ２９のうちの少なくとも一つがオ
ン状態となっているので、第２の回路点２６はこのトラ
ンジスタ２９を介して°“１″レベルにプリチャージさ
れ、ざらにトランジスタ２１もオン状態となっているの
で、第１の回路点２４も“１”レベルにプリチャージさ
れる。しかし、第１の回路点２４および第２の回路点２
６はそれぞれＮチャネルＭＯＳトランジスタを介してプ
リチャージされ、ＮチャネルＭＯＳトランジスタはバッ
クゲートバイアスの影響を受けるので、それぞれの“１
”レベルは完全な“１′ルベル（Ｖｏｏ）とはならない
。このため、ＰチャネルＭｏＳトランジスタ２３はオン
状態になっている。
ときに、入力信号のうち少なくとも一つが１”レベルに
された場合を説明する。信号φＲＯＭが＊ Ｏｎレベル
になると、トランジスタ２１がオン状態、トランジスタ
２８がオフ状態になり、上記と同様に出力端子２２の信
号は“１”レベルにプリチャージされる。さらに入力信
号によりトランジスタ２９のうちの少なくとも一つがオ
ン状態となっているので、第２の回路点２６はこのトラ
ンジスタ２９を介して°“１″レベルにプリチャージさ
れ、ざらにトランジスタ２１もオン状態となっているの
で、第１の回路点２４も“１”レベルにプリチャージさ
れる。しかし、第１の回路点２４および第２の回路点２
６はそれぞれＮチャネルＭＯＳトランジスタを介してプ
リチャージされ、ＮチャネルＭＯＳトランジスタはバッ
クゲートバイアスの影響を受けるので、それぞれの“１
”レベルは完全な“１′ルベル（Ｖｏｏ）とはならない
。このため、ＰチャネルＭｏＳトランジスタ２３はオン
状態になっている。
この状態から信号φＲＯＭが“１′ルベルに変化すると
、トランジスタ２１はオフ状態、トランジスタ２８はオ
ン状態となり、上記インバータ３０が動作する。このと
き、出力端子２２の信号の電位は、ＰチャネルＭＯＳト
ランジスタ２３のオン抵抗と、ＮチャネルＭＯＳトラン
ジスタ２８のオン抵抗とＮチャネルＭＯＳトランジスタ
２９のオン抵抗の和の抵抗との比に応じて決定される。
、トランジスタ２１はオフ状態、トランジスタ２８はオ
ン状態となり、上記インバータ３０が動作する。このと
き、出力端子２２の信号の電位は、ＰチャネルＭＯＳト
ランジスタ２３のオン抵抗と、ＮチャネルＭＯＳトラン
ジスタ２８のオン抵抗とＮチャネルＭＯＳトランジスタ
２９のオン抵抗の和の抵抗との比に応じて決定される。
従って、このときの出力信号電位がインバータ３０の回
路しきい値電圧以下となるように上記各トランジスタの
オン抵抗の値を設定しておけば、第１の回路点２４は“
１ルベルとなり、これによりトランジスタ２３はオフ状
態になって出力端子２２の信号は完全な゛°Ｏ°ルベル
となる。
路しきい値電圧以下となるように上記各トランジスタの
オン抵抗の値を設定しておけば、第１の回路点２４は“
１ルベルとなり、これによりトランジスタ２３はオフ状
態になって出力端子２２の信号は完全な゛°Ｏ°ルベル
となる。
なお、出力端子２２の信号を０”レベルにする場合に、
上記トランジスタのオン抵抗の比率によりそのレベルが
設定されているので若干の速度低下が予想される。とこ
ろが、電源Ｖｏｏが５■の場合に出力端子２２の゛０°
°レベル電位を１．５■程度に設定するのは容易であり
、ＣＭＯＳインバータ３０の回路しきい値電圧を３．５
■程度に設定しておけば上記のような速度の低下は少な
くなる。
上記トランジスタのオン抵抗の比率によりそのレベルが
設定されているので若干の速度低下が予想される。とこ
ろが、電源Ｖｏｏが５■の場合に出力端子２２の゛０°
°レベル電位を１．５■程度に設定するのは容易であり
、ＣＭＯＳインバータ３０の回路しきい値電圧を３．５
■程度に設定しておけば上記のような速度の低下は少な
くなる。
第２図はこの発明の他の実施例の回路図である。
この実施例回路では上記第１図の実施例回路に対し、新
たに、出力端子２２と第２の回路点２６との間にソース
、ドレイン間が挿入され、ゲートが第１の回路点２４に
接続されたＮチャネルＭＯＳトランジスタ３１を設ける
よう′にしたものである。、このトランジスタ３１と前
記トランジスタ２３とは、それぞれのソース、ドレイン
間の一端が出力端子２２に接続されており、ゲートが第
１の回路点２４に共通に接続されているので、第１の回
路点２４の信号を反転して出力端子２２に出力するＣＭ
ＯＳインバータ３２を構成している。
たに、出力端子２２と第２の回路点２６との間にソース
、ドレイン間が挿入され、ゲートが第１の回路点２４に
接続されたＮチャネルＭＯＳトランジスタ３１を設ける
よう′にしたものである。、このトランジスタ３１と前
記トランジスタ２３とは、それぞれのソース、ドレイン
間の一端が出力端子２２に接続されており、ゲートが第
１の回路点２４に共通に接続されているので、第１の回
路点２４の信号を反転して出力端子２２に出力するＣＭ
ＯＳインバータ３２を構成している。
この実施例では、上記トランジスタ３１を追加してＣＭ
ＯＳインバータ３２を構成したことにより、インバータ
３０が反転動作し、第１の回路点２４の信号が“１”レ
ベルにされると、トランジスタ３１がオン状態になって
トランジスタ２９と並列的に出力端子２２に０”レベル
を出力する。このため、“Ｏｎレベル出力時の速度を高
めることができる。
ＯＳインバータ３２を構成したことにより、インバータ
３０が反転動作し、第１の回路点２４の信号が“１”レ
ベルにされると、トランジスタ３１がオン状態になって
トランジスタ２９と並列的に出力端子２２に０”レベル
を出力する。このため、“Ｏｎレベル出力時の速度を高
めることができる。
また、上記第１図および第２図の実施例回路を実際に集
積回路化する際のマスクパターンは、第３図および第４
図にそれぞれ示すように、従来のＲＯＭピッチと同様の
ピッチで作画が可能であり、しかも論理を一方チャネル
のＭＯ８Ｉ−ランジスタのみで構成しているため、従来
の相補型構成のＲＯＭと比較すると約半分程度の面積で
スタティックＲＯＭを構成することができる。なお、第
３図および第４図において第１図および第２図と対応す
る箇所には同一符号を付している。
積回路化する際のマスクパターンは、第３図および第４
図にそれぞれ示すように、従来のＲＯＭピッチと同様の
ピッチで作画が可能であり、しかも論理を一方チャネル
のＭＯ８Ｉ−ランジスタのみで構成しているため、従来
の相補型構成のＲＯＭと比較すると約半分程度の面積で
スタティックＲＯＭを構成することができる。なお、第
３図および第４図において第１図および第２図と対応す
る箇所には同一符号を付している。
なお、以上の説明はＮチャネルＭＯＳトランジスタを並
列接続して論理を構成した場合の例であるが、これはＰ
チャネルＭＯ８ｔ−ランジスタを並列接続して論理を構
成するようなＮＡＮＤ型ＲＯＭであってもよく、あるい
は他のいかなる論理のＲＯＭであってもよい。
列接続して論理を構成した場合の例であるが、これはＰ
チャネルＭＯ８ｔ−ランジスタを並列接続して論理を構
成するようなＮＡＮＤ型ＲＯＭであってもよく、あるい
は他のいかなる論理のＲＯＭであってもよい。
［発明の効果］
以上説明したようにこの発明によれば、スタティック動
作するために、ミラー容量によりレベルが浮いても動作
速度の低下が生じないので高速動作が可能である。また
、論理を一方チャネルのＭＯＳトランジスタにより構成
しているので、高集積度化が実現できる。
作するために、ミラー容量によりレベルが浮いても動作
速度の低下が生じないので高速動作が可能である。また
、論理を一方チャネルのＭＯＳトランジスタにより構成
しているので、高集積度化が実現できる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図はこの発明の他の実施例の回路図、第３図および第４
図はそれぞれ上記第１図、第２図の実施例回路を集積回
路化する際のマスクパターンを示す図、イ５図は従来の
ＲＯＭのブロック図、第６図は第５図のＲＯＭの一般的
なタイミングチャート、第７図は第５図のＲＯＭの等価
回路図、第８図は従来の他のＲＯＭのブロック図である
。 ２１・・・プリチャージ用のＰチャネルＭＯＳトランジ
スタ、２３．２５・・・ＰチャネルＭＯＳトランジスタ
、２２ ・・・出力端子、２４・・・第１の回路点、２
６・・・第２の回路点、２７．３１・・・ＮチャネルＭ
ＯＳトランジスタ、２８・・・プリチャージ用のＮチャ
ネルＭＯＳトランジスタ、２９・・・論理用のＮチャネ
ルＭＯＳトランジスタ、 ３Ｇ・・・センス用のＣＭＯ
Ｓインバータ、３２・・・ＣＭＯＳインバータ。 第１図 第２図 Ｖｓｓ み 第３図 第４図
図はこの発明の他の実施例の回路図、第３図および第４
図はそれぞれ上記第１図、第２図の実施例回路を集積回
路化する際のマスクパターンを示す図、イ５図は従来の
ＲＯＭのブロック図、第６図は第５図のＲＯＭの一般的
なタイミングチャート、第７図は第５図のＲＯＭの等価
回路図、第８図は従来の他のＲＯＭのブロック図である
。 ２１・・・プリチャージ用のＰチャネルＭＯＳトランジ
スタ、２３．２５・・・ＰチャネルＭＯＳトランジスタ
、２２ ・・・出力端子、２４・・・第１の回路点、２
６・・・第２の回路点、２７．３１・・・ＮチャネルＭ
ＯＳトランジスタ、２８・・・プリチャージ用のＮチャ
ネルＭＯＳトランジスタ、２９・・・論理用のＮチャネ
ルＭＯＳトランジスタ、 ３Ｇ・・・センス用のＣＭＯ
Ｓインバータ、３２・・・ＣＭＯＳインバータ。 第１図 第２図 Ｖｓｓ み 第３図 第４図
Claims (2)
- （１）第１の電源および第２の電源と、ソース、ドレイ
ン間の一端が上記第１の電源に、他端がデータ出力端子
にそれぞれ接続されゲートにプリチャージ信号が結合さ
れる第１チャネルの第１のＭＯＳトランジスタと、ソー
ス、ドレイン間の一端が上記データ出力端子に、他端が
上記第１の電源にそれぞれ接続され、ゲートが第１の回
路点に接続された第１チャネルの第２のＭＯＳトランジ
スタと、ソース、ドレイン間の一端が上記第１の電源に
、他端が上記第１の回路点にそれぞれ接続されゲートが
上記データ出力端子に接続された第１チャネルの第３の
ＭＯＳトランジスタと、ソース、ドレイン間の一端が上
記第１の回路点に、他端が第２の回路点にそれぞれ接続
されゲートが上記データ出力端子に接続され、上記第３
のＭＯＳトランジスタと共に反転回路を構成する第２チ
ャネルの第４のＭＯＳトランジスタと、ソース、ドレイ
ン間の一端が上記第２の回路点に、他端が上記第２の電
源にそれぞれ接続されゲートに上記プリチャージ信号が
結合される第２チャネルの第５のＭＯＳトランジスタと
、ソース、ドレイン間が上記第２の回路点と上記データ
出力端子との間に並列に挿入されゲートに異なる入力信
号がそれぞれ結合される論理構成用の複数の第２チャネ
ルのＭＯＳトランジスタとを具備したことを特徴とする
読み出し専用半導体記憶装置。 - （２）第１の電源および第２の電源と、ソース、ドレイ
ン間の一端が上記第１の電源に、他端がデータ出力端子
にそれぞれ接続されゲートにプリチヤージ信号が結合さ
れる第１チャネルの第１のＭＯＳトランジスタと、ソー
ス、ドレイン間の一端が上記データ出力端子に、他端が
上記第１の電源にそれぞれ接続され、ゲートが第１の回
路点に接続された第１チャネルの第２のＭＯＳトランジ
スタと、ソース、ドレイン間の一端が上記第１の電源に
、他端が上記第１の回路点にそれぞれ接続されゲートが
上記データ出力端子に接続された第１チャネルの第３の
ＭＯＳトランジスタと、ソース、ドレイン間の一端が上
記第１の回路点に、他端が第２の回路点にそれぞれ接続
されゲートが上記データ出力端子に接続され、上記第３
のＭＯＳトランジスタと共に第１の反転回路を構成する
第２チャネルの第４のＭＯＳトランジスタと、ソース、
ドレイン間の一端が上記第２の回路点に、他端が上記第
２の電源にそれぞれ接続されゲートに上記プリチャージ
信号が結合される第２チャネルの第５のＭＯＳトランジ
スタと、上記データ出力端子と上記第２の回路点との間
にソース、ドレイン間が挿入され、ゲートが上記第１の
回路点に接続され、上記第２のＭＯＳトランジスタと共
に第２の反転回路を構成する第２チャネルの第６のＭＯ
Ｓトランジスタと、ソース、ドレイン間が上記第２の回
路点と上記データ出力端子との間に並列に挿入されゲー
トに異なる入力信号がそれぞれ結合される論理構成用の
複数の第２チャネルのＭＯＳトランジスタとを具備した
ことを特徴とする読み出し専用半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278232A JPS61153898A (ja) | 1984-12-27 | 1984-12-27 | 読み出し専用半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59278232A JPS61153898A (ja) | 1984-12-27 | 1984-12-27 | 読み出し専用半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61153898A true JPS61153898A (ja) | 1986-07-12 |
Family
ID=17594458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59278232A Pending JPS61153898A (ja) | 1984-12-27 | 1984-12-27 | 読み出し専用半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61153898A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134792A (ja) * | 1987-10-20 | 1989-05-26 | Sgs Thomson Microelettronica Spa | 読出し専用メモリ |
| JPH0671361A (ja) * | 1992-08-25 | 1994-03-15 | Kurimoto Ltd | トランスファーバーのワーク掴み装置 |
-
1984
- 1984-12-27 JP JP59278232A patent/JPS61153898A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134792A (ja) * | 1987-10-20 | 1989-05-26 | Sgs Thomson Microelettronica Spa | 読出し専用メモリ |
| JPH0671361A (ja) * | 1992-08-25 | 1994-03-15 | Kurimoto Ltd | トランスファーバーのワーク掴み装置 |
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