JPS60206222A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
- Publication number
- JPS60206222A JPS60206222A JP6187784A JP6187784A JPS60206222A JP S60206222 A JPS60206222 A JP S60206222A JP 6187784 A JP6187784 A JP 6187784A JP 6187784 A JP6187784 A JP 6187784A JP S60206222 A JPS60206222 A JP S60206222A
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- JP
- Japan
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- transistor
- node
- conductivity type
- circuit
- inverter
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体論理回路に係り、特にＣＭＯＳ−ＦＥＴ
（相補型の絶縁ダート型電界効果トランジスタ）を用
いた排他的論理和回路に関する。
（相補型の絶縁ダート型電界効果トランジスタ）を用
いた排他的論理和回路に関する。
この種の従来の排他的論理和回路（排他的オア回路およ
び排他的ノア回路を含む）としては種々の回路構成が知
られている。第１図は、素子数の削減および動作の高速
化が図られた６素子からなる排他的オア回路を示してい
る。即ち、１はＰチャネル型のエンハンスメント（ト）
型ＭＯＳトランジスタＰ１ｙＰ１とＮチャネル型のＥ型
トランジスタＮエ 、Ｎ，とからなるダート回路部、２
は各１個のＰチャネルトランジスタＰとＮチャネルトラ
ンジスタＮとからなるＣＭＯＳインバータである。そし
て、論理信号人力Ａ，Ｂが各対応して導かれる入力ノー
ド３，４は各対応して前記トランジスタｐ１ 、ｐ，の
各ダートおよび前記トランジスタＮ１＋Ｎｌの各ダート
ならびに上記トランジスタＮ□ 、Ｎ，の各一端に接続
されている。また、正の電源電圧ｖＤＤが与えられるｖ
ＤＤ電源端子５は前記トランジスタＰ，のソースに接続
され、このトランジスタＰユのドレインはトランジスタ
Ｐ，のソースに接続され、このトランジスタＰ！のドレ
インは前記トランジスタＮ□、Ｎ！の各他端に接続され
ると共にダート回路部１の出力端（ノード６）となって
いる。そして、このノード６にバッファ用の前記インバ
ータ２０入力端が接続され、このインバータ２の出力端
が排他的オア回路の出力ノード７となっている。なお、
上記インバータ２は、そのＰチャネルトランジスタＰの
ソースに前記■ＤＤ電源が与えられ、そのＮチャネルト
ランジスタＮのソースに■８８電源（接地電位）が与え
られて動作する。
び排他的ノア回路を含む）としては種々の回路構成が知
られている。第１図は、素子数の削減および動作の高速
化が図られた６素子からなる排他的オア回路を示してい
る。即ち、１はＰチャネル型のエンハンスメント（ト）
型ＭＯＳトランジスタＰ１ｙＰ１とＮチャネル型のＥ型
トランジスタＮエ 、Ｎ，とからなるダート回路部、２
は各１個のＰチャネルトランジスタＰとＮチャネルトラ
ンジスタＮとからなるＣＭＯＳインバータである。そし
て、論理信号人力Ａ，Ｂが各対応して導かれる入力ノー
ド３，４は各対応して前記トランジスタｐ１ 、ｐ，の
各ダートおよび前記トランジスタＮ１＋Ｎｌの各ダート
ならびに上記トランジスタＮ□ 、Ｎ，の各一端に接続
されている。また、正の電源電圧ｖＤＤが与えられるｖ
ＤＤ電源端子５は前記トランジスタＰ，のソースに接続
され、このトランジスタＰユのドレインはトランジスタ
Ｐ，のソースに接続され、このトランジスタＰ！のドレ
インは前記トランジスタＮ□、Ｎ！の各他端に接続され
ると共にダート回路部１の出力端（ノード６）となって
いる。そして、このノード６にバッファ用の前記インバ
ータ２０入力端が接続され、このインバータ２の出力端
が排他的オア回路の出力ノード７となっている。なお、
上記インバータ２は、そのＰチャネルトランジスタＰの
ソースに前記■ＤＤ電源が与えられ、そのＮチャネルト
ランジスタＮのソースに■８８電源（接地電位）が与え
られて動作する。
上記排他的オア回路において、入力Ａ，Ｂが共に″０″
レベル（ロウレベル）のトキにハ、トランジスタＰ１＋
Ｐ２がそれぞれオン、トランジスタＮ１ 、Ｎ，がそれ
ぞれオフになり、前記ノード６が１”レベル（ハイレベ
ル）、出力ノード７は゛０＃レベルになる。入力Ａ，Ｈ
のいずれか一方が１”、他方が０＃のときには、トラン
ジスタＰ□ ｙＰ２のいずれか一方がオフになり、トラ
ンジスタＮ，，Ｎ，のうちダートに１”レベルが印加さ
れているものがオンになっテソの一端の６０”レベルが
ノード６に転送され、出力ノード７は′１”レベルにな
る。入力Ａ，Ｂが共に１”のときには、トランジスタＰ
１ 。
レベル（ロウレベル）のトキにハ、トランジスタＰ１＋
Ｐ２がそれぞれオン、トランジスタＮ１ 、Ｎ，がそれ
ぞれオフになり、前記ノード６が１”レベル（ハイレベ
ル）、出力ノード７は゛０＃レベルになる。入力Ａ，Ｈ
のいずれか一方が１”、他方が０＃のときには、トラン
ジスタＰ□ ｙＰ２のいずれか一方がオフになり、トラ
ンジスタＮ，，Ｎ，のうちダートに１”レベルが印加さ
れているものがオンになっテソの一端の６０”レベルが
ノード６に転送され、出力ノード７は′１”レベルにな
る。入力Ａ，Ｂが共に１”のときには、トランジスタＰ
１ 。
Ｐ２は共にオフになり、トランジスタＮ，，Ｎ。
は共にオンになってノード６は″１＃レベルになり、出
力ノード７は″Ｏ＃レベルになることが必要である。
力ノード７は″Ｏ＃レベルになることが必要である。
ところが、前述した入力Ａ，Ｂが共に゜′１”レベルの
とき、ノード６に現われる″１＃レベルの電圧は、入力
のハイレベル（■ＤＤ電圧）−Ｎチャネルトランジスタ
の閾値電圧Ｖ，，，，である。したがって、前記Ｎチャ
ネルトランジスタＮ１，Ｎ。
とき、ノード６に現われる″１＃レベルの電圧は、入力
のハイレベル（■ＤＤ電圧）−Ｎチャネルトランジスタ
の閾値電圧Ｖ，，，，である。したがって、前記Ｎチャ
ネルトランジスタＮ１，Ｎ。
のパックブート効果が大きい場合に、上記ノード６の電
圧はインバータ２の論理閾値電圧ｖＭを越えることがで
ぎす、インバータ２は入力なｎｌｍレベルとして検出し
なくなって誤動作を起こす。あるいはインバータ２の入
力電圧が上記論理閾値電圧ｖＭにほぼ等しい値まで低下
するとインバータ２のトランジスタＰ，Ｎが共にオンに
なって貫通電流が流れたままになってしまうという問題
がある。
圧はインバータ２の論理閾値電圧ｖＭを越えることがで
ぎす、インバータ２は入力なｎｌｍレベルとして検出し
なくなって誤動作を起こす。あるいはインバータ２の入
力電圧が上記論理閾値電圧ｖＭにほぼ等しい値まで低下
するとインバータ２のトランジスタＰ，Ｎが共にオンに
なって貫通電流が流れたままになってしまうという問題
がある。
そこで、上述した問題を解決するために、インバータ２
のベータ比（トランジスタＰ 、 Ｎ（７）相互フンダ
クタンス比）を大きくとり、イン・々−夕２の論理閾値
電圧ｖＭを前記入力Ａ、Ｂが共にパ１”レベルのときの
ノード６の電圧と接地電位との中間値まで低下させてい
る。
のベータ比（トランジスタＰ 、 Ｎ（７）相互フンダ
クタンス比）を大きくとり、イン・々−夕２の論理閾値
電圧ｖＭを前記入力Ａ、Ｂが共にパ１”レベルのときの
ノード６の電圧と接地電位との中間値まで低下させてい
る。
しかし、このようにインバータ２のベータ比な大きくと
るためには、一般にＮチャネルトランジスタＮのダート
幅を増大させる必要が生じる。このことは、排他的オア
回路を集積回路化する場合に、チップ上の占有面積の増
大をまねフタけでなく、インバータ２のダート容量の増
大および動作速度の低下をまねく欠点があった。
るためには、一般にＮチャネルトランジスタＮのダート
幅を増大させる必要が生じる。このことは、排他的オア
回路を集積回路化する場合に、チップ上の占有面積の増
大をまねフタけでなく、インバータ２のダート容量の増
大および動作速度の低下をまねく欠点があった。
本発明は上記の事情に鑑みてなされたもので、出力段イ
ンバータのダート容量の増大および動作速度の低下をま
ねくことなく、論理入力信号止し得る排他的論理和回路
を提供するものである。
ンバータのダート容量の増大および動作速度の低下をま
ねくことなく、論理入力信号止し得る排他的論理和回路
を提供するものである。
即ち、本発明の排他的論理和回路は、排他的論理処理を
行なうダート回路と出力段インバータとの接続点に対し
て、ｖＤＤ電源端子との間にゾルアップ用のＰチャネル
トランジスタを挿入接続すると共にそのダートを出力ノ
ードに接続し、あるいは上記接続点に対して接地電位端
との間にノルダウン用のＮチャネルトランジスタを挿入
接続すると共にそのダートを出力ノードに接続するよう
にしてなることを特徴とするものである。
行なうダート回路と出力段インバータとの接続点に対し
て、ｖＤＤ電源端子との間にゾルアップ用のＰチャネル
トランジスタを挿入接続すると共にそのダートを出力ノ
ードに接続し、あるいは上記接続点に対して接地電位端
との間にノルダウン用のＮチャネルトランジスタを挿入
接続すると共にそのダートを出力ノードに接続するよう
にしてなることを特徴とするものである。
以下、図面を参照して本発明の一実紬例を詳細に説明す
る。第２図に示す排他的オア回路は、第１図を参照して
前述した従来例の回路に比べて、ｖＤＤ電源端子５とノ
ード６との間にＰチャネ＃ＥＷのゾルアップ用のＭＯＳ
）ランジスタＰ、が接続され、このトランジスタＰ３
のダートが出力ツードアに接続されており、ＣＭＯＳイ
ンバータ２は論理閾値電圧ｖＭがほぼ１ｖＤｏＶＣ設定
されている点が異なり、その他は従来例と同じであるの
で第１図中と同一符号を付している。
る。第２図に示す排他的オア回路は、第１図を参照して
前述した従来例の回路に比べて、ｖＤＤ電源端子５とノ
ード６との間にＰチャネ＃ＥＷのゾルアップ用のＭＯＳ
）ランジスタＰ、が接続され、このトランジスタＰ３
のダートが出力ツードアに接続されており、ＣＭＯＳイ
ンバータ２は論理閾値電圧ｖＭがほぼ１ｖＤｏＶＣ設定
されている点が異なり、その他は従来例と同じであるの
で第１図中と同一符号を付している。
上記回路において、論理人力Ａ、Ｂが共に１１ｏ”レベ
ルのときには従来例と同様にノード６バ°１”Ｌ／ベベ
ル出力ツードアは″０＃レベルニする。このとき、出力
ツードアの０”レベルにより前記トランジスタＰ３がオ
ンになっている。
ルのときには従来例と同様にノード６バ°１”Ｌ／ベベ
ル出力ツードアは″０＃レベルニする。このとき、出力
ツードアの０”レベルにより前記トランジスタＰ３がオ
ンになっている。
論理人力Ａ、Ｈのいずれか一方が′１”レベル、他方が
″０＃レベルのときは、従来例と同様にノード６はパ０
”レベル、出力ツードアは＋ｔ １ ｎレベルになる。
″０＃レベルのときは、従来例と同様にノード６はパ０
”レベル、出力ツードアは＋ｔ １ ｎレベルになる。
このとき、出力ツードアの″１＃レベルにより前記トラ
ンジスタＰ３はオフになっている。これに対して、論理
入力Ａ、Ｂが共に°゛１＃１＃レベルには、従来例と同
様にノード６には（■ＤＤ電圧−ｖＴＨＮ）の大きさの
電圧が現われ、この電圧をインバータ２で受げて出力ツ
ードアは低電圧になる。そして、この低電圧により前記
トランジスタＰ３がオンし、インバータ２の入力電圧な
りＤＤ電圧までプルアップするような正帰還がかかつて
出力ツードアは０”レベルになる。即ち、インバータ２
が誤動作したり、あるいは静止時に貫通電流が流れた状
態になることは防止されている＠ なお、上記論理人力Ａ−，Ｂが共に′１”レベルになっ
てからノード６の電圧がインバータ２の論理閾値電圧■
つに達するまでの所要時間が長い場合には、前記正帰還
がかかるまでの時間、したがって出力ツードアが′０＃
になるまでの時間が長くなる。そこで、この場合の動作
速度を高速化するためには、第３図に示すように出力ツ
ードアと接地端との間にＮチャネルＥ壓のトランジスタ
ＮａｔＮａを直列接続し、それぞれのダートを対応して
入力ノード３，４に接続すればよい。なお、第３図中第
２図と同一部分には同一符号を付している。このように
すれば、論理人力Ａ、Ｂが共に°′１”レベルのときに
、上記トランジスタＮ、、Ｎ４が共にオンになり、出力
ツードアは直ちにパ０＃レベルになり、前記正帰還が直
ちにかかるようになる。なお、論理人力Ａ、Ｂが共にＭ
Ｏ＃あるいは一方が′０”のとぎには、上記トランジス
タＮ、、Ｎ４は共にオフあるいは一方がオフになるので
、出力ノード７の出力レベルが上記トランジスタＮ８ｊ
Ｎ４により影響されることはない。
ンジスタＰ３はオフになっている。これに対して、論理
入力Ａ、Ｂが共に°゛１＃１＃レベルには、従来例と同
様にノード６には（■ＤＤ電圧−ｖＴＨＮ）の大きさの
電圧が現われ、この電圧をインバータ２で受げて出力ツ
ードアは低電圧になる。そして、この低電圧により前記
トランジスタＰ３がオンし、インバータ２の入力電圧な
りＤＤ電圧までプルアップするような正帰還がかかつて
出力ツードアは０”レベルになる。即ち、インバータ２
が誤動作したり、あるいは静止時に貫通電流が流れた状
態になることは防止されている＠ なお、上記論理人力Ａ−，Ｂが共に′１”レベルになっ
てからノード６の電圧がインバータ２の論理閾値電圧■
つに達するまでの所要時間が長い場合には、前記正帰還
がかかるまでの時間、したがって出力ツードアが′０＃
になるまでの時間が長くなる。そこで、この場合の動作
速度を高速化するためには、第３図に示すように出力ツ
ードアと接地端との間にＮチャネルＥ壓のトランジスタ
ＮａｔＮａを直列接続し、それぞれのダートを対応して
入力ノード３，４に接続すればよい。なお、第３図中第
２図と同一部分には同一符号を付している。このように
すれば、論理人力Ａ、Ｂが共に°′１”レベルのときに
、上記トランジスタＮ、、Ｎ４が共にオンになり、出力
ツードアは直ちにパ０＃レベルになり、前記正帰還が直
ちにかかるようになる。なお、論理人力Ａ、Ｂが共にＭ
Ｏ＃あるいは一方が′０”のとぎには、上記トランジス
タＮ、、Ｎ４は共にオフあるいは一方がオフになるので
、出力ノード７の出力レベルが上記トランジスタＮ８ｊ
Ｎ４により影響されることはない。
また、上記各実施例は排他的オア回路を示したが、イン
バータ２はそのままにし、その他のトランジスタのＰチ
ャネルとＮチャネルとを入れ替えると共にｖＤＤ電源と
ｖＢＢ電源とを入れ替えることによって、第４図あるい
は第５図に示すように排他的ノア回路を構成することが
できる。即ち、第４図の回路においては、入力Ａ。
バータ２はそのままにし、その他のトランジスタのＰチ
ャネルとＮチャネルとを入れ替えると共にｖＤＤ電源と
ｖＢＢ電源とを入れ替えることによって、第４図あるい
は第５図に示すように排他的ノア回路を構成することが
できる。即ち、第４図の回路においては、入力Ａ。
Ｂが共にＩｔｌ＃レベルのときには、トランジスタＮ１
、Ｎ、が共にオン、トランジスタＰ１．Ｐ！が共にオ
フになり、ノード６が６０″′、出力ツードアが°°１
”になる。入力Ａ、Ｂのいずれか一方が′″１”、他方
力′°０”のときには、トランジスタＮ□ 、Ｎ２のい
ずれか一方がオフ、トランジスタＰ□ 、Ｐ２のいずれ
か一方がオンになり、ノード６が１＃、出力ツードアが
°′０″になる。入力Ａ、Ｂが共にＯ″のときには、ト
ランジスタＮ、、Ｎ、が共にオフ、トランジスタＰ、、
Ｐ鵞が共にオンになり、このトランジスタＰｉ、ｐｓを
通じてノード６が低電位になる。これによって、インバ
ータ２の出力が高電位になり、ゾルダウン用のＮチャネ
ルトランジスタＮ３がオンになってインバータ２の入力
を°′０”レベルにするような正帰還がかかり、出力ツ
ードアは″１″レベルになる。このときの動作速度を高
速化するために、第５図の回路では出力ツードアとｖＤ
Ｄ電源端子５との間にそれぞれのダートが対応して入力
ノード３，４に接続されたＰチャネルトランジスタＰｓ
ｓＰａの直列回路を付加している。したがって、入力Ａ
、Ｂが共にＩＩＱ”のとき、上記トランジスタ”！＋Ｐ
４が共にオンになり、出力ツードアは直ちに“１”にな
り、前記正帰還が直ちにかかるようになる。
、Ｎ、が共にオン、トランジスタＰ１．Ｐ！が共にオ
フになり、ノード６が６０″′、出力ツードアが°°１
”になる。入力Ａ、Ｂのいずれか一方が′″１”、他方
力′°０”のときには、トランジスタＮ□ 、Ｎ２のい
ずれか一方がオフ、トランジスタＰ□ 、Ｐ２のいずれ
か一方がオンになり、ノード６が１＃、出力ツードアが
°′０″になる。入力Ａ、Ｂが共にＯ″のときには、ト
ランジスタＮ、、Ｎ、が共にオフ、トランジスタＰ、、
Ｐ鵞が共にオンになり、このトランジスタＰｉ、ｐｓを
通じてノード６が低電位になる。これによって、インバ
ータ２の出力が高電位になり、ゾルダウン用のＮチャネ
ルトランジスタＮ３がオンになってインバータ２の入力
を°′０”レベルにするような正帰還がかかり、出力ツ
ードアは″１″レベルになる。このときの動作速度を高
速化するために、第５図の回路では出力ツードアとｖＤ
Ｄ電源端子５との間にそれぞれのダートが対応して入力
ノード３，４に接続されたＰチャネルトランジスタＰｓ
ｓＰａの直列回路を付加している。したがって、入力Ａ
、Ｂが共にＩＩＱ”のとき、上記トランジスタ”！＋Ｐ
４が共にオンになり、出力ツードアは直ちに“１”にな
り、前記正帰還が直ちにかかるようになる。
上述したように本発明の排他的論理和回路によれば、出
力段インバータのベータ比を特に大きくしなくても、換
言すれば出力段インバータのグー）ｇ量の増大および動
作速度の低下をまねくことなく、論理入力Ａ、Ｂが同じ
所定の論理レベルのときにおける上記インバータの誤動
作と静止時の貫通電流を防止することができる。
力段インバータのベータ比を特に大きくしなくても、換
言すれば出力段インバータのグー）ｇ量の増大および動
作速度の低下をまねくことなく、論理入力Ａ、Ｂが同じ
所定の論理レベルのときにおける上記インバータの誤動
作と静止時の貫通電流を防止することができる。
また、上記入力Ａ、Ｂが同じ所定の論理レベルのときに
オンになるトランジスタを出力ノードと接地端あるいは
■ＤＤ電源との間に付加することにより、動作の高速化
を図ることができる。
オンになるトランジスタを出力ノードと接地端あるいは
■ＤＤ電源との間に付加することにより、動作の高速化
を図ることができる。
また、従来例の排他的論理和回路に比べて使用振子数が
若干増えるが、新たに付加されるトランジスタのダート
幅Ｗとダート長りとの比Ｗ／Ｌは小さくてよいので、こ
のトランジスタによりチップ上の占有パターン面積の大
幅な増大をまねくことはない。
若干増えるが、新たに付加されるトランジスタのダート
幅Ｗとダート長りとの比Ｗ／Ｌは小さくてよいので、こ
のトランジスタによりチップ上の占有パターン面積の大
幅な増大をまねくことはない。
第１図は従来の排他的オア回路を示す回路図、第２図は
本発明の一実施例に係る排他的オア回路を示す回路図、
第３図は同じく他の実施例に係る排他的オア回路を示す
回路図、第４図および第５図はそれぞれ本発明のさらに
他の実施例に係る排他的ノア回路を示す回路図である。 ｐ、ｐ、〜Ｐ、・・・Ｐチャネルトランジスタ、Ｎ、Ｎ
、〜Ｎ４・・・Ｎチャネルトランジスタ、２・・・ＣＭ
ＯＳインバータ、３，４・・・入力ノード、２′°。 出力ノード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
本発明の一実施例に係る排他的オア回路を示す回路図、
第３図は同じく他の実施例に係る排他的オア回路を示す
回路図、第４図および第５図はそれぞれ本発明のさらに
他の実施例に係る排他的ノア回路を示す回路図である。 ｐ、ｐ、〜Ｐ、・・・Ｐチャネルトランジスタ、Ｎ、Ｎ
、〜Ｎ４・・・Ｎチャネルトランジスタ、２・・・ＣＭ
ＯＳインバータ、３，４・・・入力ノード、２′°。 出力ノード。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図
Claims (4)
- （１）第１電源にソースが接続されると共に第１人力ノ
ードにダートが接続された第１導電型の第１のＭＯＳ
）ランジスタと、この第１のＭＯＳトランジスタのドレ
インにソースが接続されると共に第２人力ノードにダー
トが接続された第１導電型の第２のＭＯＳ ）ランジス
タと、この第２のＭＯＳ ）ランジスタのドレインと前
記第１人力ノードとの間に接続されると共にダートが前
記第２人力ノードに接続された前記第１導電型とは逆導
電型である第２導電型の第３のＭＯＳ トランジスタと
、同じく前記第２のＭＯＳ ） ５ンジスタのドレイン
と前記第２人力ノードとの間に接続されると共にダート
が前記第１人力ノードに接続された第２導電型の第４の
ＭＯＳ ）ランジスタと、同じく前記第２のＭＯＳ ト
ランジスタのドレインに入力端が接続され前記第１電源
および第２電源の下で動作するＣＭＯＳインノド１と、
このＣＭＯＳインノ々−夕にｆ−）が接続されると共に
前記第１電源と上記ＣＭＯＳインバータの入力端との間
に挿入接続された第１導電型の第５のＭＯＳ ）ランジ
スタとからなることを特徴とする排他的論理和回路。 - （２）前記インバータの出力端と第２電源との間で互い
に直列に接続されると共に各ダートが対応して前記第１
人力ノード、第２人力ノードに接続されたそれぞれ第２
導電型の２個のＭＯＳトランジスタをさらに具備してな
ることを特徴とする特許 論理和回路。 - （３）前記第１導電型の各トランジスタはＰチャネル型
のエンハンスメント型トランジスタであり、第２導電型
の各トランジスタはＮチャネル型のエンハンスメント型
トランジスタであり、第１電源は正の電源であり、第２
電源は接地電位であり、排他的オア回路を形成してなる
ことを特徴とする前記特許請求の範囲第１項または第２
項に記載の排他的論理和回路。 - （４） 前記第１導電型の各トランジスタはＮチャネル
型のエンハンスメント型トランジスタであり、第２導電
型の各トランジスタはＰチャネル型のエンハンスメント
型トランジスタであり、第１電源は接地電位であり、第
２電源は正の電源であり、排他的ノア回路を形成してな
ることを特徴とする特許 第２項に記載の排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6187784A JPS60206222A (ja) | 1984-03-29 | 1984-03-29 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6187784A JPS60206222A (ja) | 1984-03-29 | 1984-03-29 | 排他的論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60206222A true JPS60206222A (ja) | 1985-10-17 |
Family
ID=13183798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6187784A Pending JPS60206222A (ja) | 1984-03-29 | 1984-03-29 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60206222A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618962A1 (fr) * | 1987-07-29 | 1989-02-03 | Intel Corp | Porte " ou exclusif " en technologie cmos |
| JPH01503832A (ja) * | 1987-06-22 | 1989-12-21 | エヌシーアール インターナショナル インコーポレイテッド | 排他的オア・ゲート回路 |
| US7560955B2 (en) | 2004-11-24 | 2009-07-14 | Nec Electronics Corporation | Logic circuit |
| KR100991386B1 (ko) | 2008-12-10 | 2010-11-02 | 주식회사 하이닉스반도체 | 배타적 논리합 회로 |
| JP2012525774A (ja) * | 2009-04-30 | 2012-10-22 | テラ イノヴェイションズ インコーポレイテッド | Ｘｏｒ及びｘｎｏｒロジックの回路及びレイアウト |
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1984
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