KR100991386B1 - 배타적 논리합 회로 - Google Patents

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Abstract

본 발명은 제1 및 제2 입력단으로 인가되는 서로 다른 극성의 데이터에 대응하여 출력단에 논리 하이 레벨의 데이터를 전달하기 위한 제1 전달수단과, 인가되는 데이터에 응답하여 전원전압 또는 접지전압을 출력하기 위한 다중화수단, 및 상기 제1 및 제2 입력단으로 인가되는 동일 극성의 데이터에 대응하며, 상기 제1 입력단에 인가되는 데이터와 상기 다중화수단의 출력신호에 응답하여 상기 출력단에 논리 로우 레벨의 데이터를 전달하기 위한 제2 전달수단을 구비하는 배타적 논리합 회로를 제공한다.
배타적 논리합 회로, 문턱 전압 값, 논리 회로

Description

배타적 논리합 회로{EXCLUSIVE OR LOGIC CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 배타적 논리합 회로에 관한 것이다.
일반적으로, 논리 회로(logic circuit)에는 논리합 회로(AND), 논리곱 회로(OR), 반전 회로(NOT), 부정 논리합 회로(NAND), 부정 논리곱 회로(NOR), 배타적 부정 논리합 회로(XNOR), 및 배타적 논리합 회로(eXclusive OR, XOR) 등이 있다. 여기서, 배타적 논리합 회로(XOR)는 두 신호의 논리 레벨 값이 동일한 경우와 서로 다른 경우에 대한 검출이 가능하기 때문에, 가산 회로, 감산 회로, 및 패리티 검사 회로 등에 사용되고 있다.
도 1 은 기존의 배타적 논리합 회로(XOR)를 설명하기 위한 회로도이다.
도 1 을 참조하면, 배타적 논리합 회로는 제1 내지 제3 PMOS 트랜지스터(PM1, PM2, PM3)와, 제1 내지 제3 NMOS 트랜지스터(NM1, NM2, NM3)를 구비한다.
배타적 논리합 회로의 구성을 보다 자세히 살펴보면, 제1 PMOS 트랜지스터(PM1)는 전원전압(VDD)단과 제2 PMOS 트랜지스터(PM2) 사이에 소오스-드레인 경로가 연결되고, 제1 입력단(A)에 게이트가 연결된다. 제2 PMOS 트랜지스터(PM2)는 제1 PMOS 트랜지스터(PM1)와 노드(ND) 사이에 소오스-드레인 경로가 연결되고, 제2 입력단(B)에 게이트가 연결된다. 제1 NMOS 트랜지스터(NM1)는 노드(ND)와 제2 입력단(B) 사이에 드레인-소오스 경로가 형성되고, 제1 입력단(A)에 게이트가 연결된다. 제2 NMOS 트랜지스터(NM2)는 노드(ND)와 제1 입력단(A) 사이에 드레인-소오스 경로가 형성되고, 제2 입력단(B)에 게이트가 연결된다. 제3 PMOS 트랜지스터(PM3)는 전원전압(VDD)단과 출력단(OUT) 사이에 소오스-드레인 경로가 형성되고, 노드(ND)가 게이트에 연결된다. 제3 NMOS 트랜지스터(NM3)는 출력단(OUT)과 접지전압(VSS)단 사이에 드레인-소오스 경로가 형성되고, 노드(ND)가 게이트에 연결된다.
여기서, 제3 PMOS 트랜지스터(PM3)와 제3 NMOS 트랜지스터(NM3)는 노드(ND)에 대하여 버퍼링(buffering) 동작을 수행한다. 배타적 논리합 회로의 회로 동작에서 다시 설명하겠지만, 노드(ND)의 전압 레벨 값은 제1 입력단(A)과 제2 입력단(B)에 인가되는 데이터에 따라 달라지는데, 그 전압 레벨 값이 불안정한 경우가 발생하기 때문에, 기존의 배타적 논리합 회로의 경우 이러한 버퍼링 동작이 반드시 필요하다.
이하, 배타적 논리합 회로의 상세한 회로 동작 설명을 살펴보기로 한다. 제1 입력단(A)과 제2 입력단(B)에는 네 가지 경우에 대한 데이터가 인가될 수 있다.
첫 번째로 제1 입력단(A)에 논리'로우(low)'가 인가되고, 제2 입력단(B)에도 논리'로우'가 인가되는 경우이다. 이때, 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트 랜지스터(PM2)가 턴 온(turn on) 되기 때문에, 노드(ND)는 전원전압(VDD)에 대응하는 전압 레벨 값을 가지게 된다. 결국, 전압 레벨 값이 높아진 노드(ND)에 의하여 제3 NMOS 트랜지스터(NM3)가 턴 온 되고, 출력단(OUT)은 논리'로우'가 된다.
두 번째로 제1 입력단(A)에 논리'로우'가 인가되고, 제2 입력단(B)에 논리'하이(high)'가 인가되는 경우이다. 이때, 제2 NMOS 트랜지스터(NM2)가 턴 온 되기 때문에, 제2 NMOS 트랜지스터(NM2)를 통해 제1 입력단(A)의 논리'로우' 데이터가 노드(ND)로 전달된다. 즉, 노드(ND)는 논리'로우'에 대응하는 전압 레벨 값을 가지게 된다. 결국, 전압 레벨 값이 낮아진 노드(ND)에 의하여 제3 PMOS 트랜지스터(PM3)가 턴 온 되고, 출력단(OUT)은 논리'하이'가 된다.
세 번째로 제1 입력단(A)에 논리'하이'가 인가되고, 제2 입력단(B)에 논리'로우'가 인가되는 경우이다. 이때, 제1 NMOS 트랜지스터(NM1)가 턴 온 되기 때문에, 제1 NMOS트랜지스터(NM1)를 통해 제2 입력단(B)의 논리'로우' 데이터가 노드(ND)로 전달된다. 결국, 전압 레벨 값이 낮아진 노드(ND)에 의하여 제3 PMOS 트랜지스터(PM3)가 턴 온 되고, 출력단(OUT)은 논리'하이'가 된다.
네 번째로 제1 입력단(A)에 논리'하이'가 인가되고, 제2 입력단(B)에 논리'하이'가 인가되는 경우이다. 이때, 제1 NMOS 트랜지스터(NM1)와 제2 NMOS 트랜지스터(NM2)가 턴 온 되기 때문에, 제1 및 제2 NMOS 트랜지스터(NM1, NM2)를 통해 제1 및 제2 입력단(A, B)의 논리'하이' 데이터가 노드(ND)로 전달된다. 결국, 전압 레벨 값이 높아진 노드(ND)에 의하여 제3 NMOS 트랜지스터(NM3)가 턴 온 되고, 출력단(OUT)은 논리'로우'가 된다.
도 2 는 도 1 의 배타적 논리합 회로의 동작 파형을 설명하기 위한 파형도로서, 제1 입력단(A)과, 제2 입력단(B)과, 노드(ND), 및 출력단(OUT)의 파형이 도시되어 있다.
도 1 에서 설명한 바와 같이, 제1 입력단(A)과 제2 입력단에는 네 가지 경우의 데이터가 입력될 수 있다. 도 2 에서는 특히 문제가 되는 상황을 부각하여 설명하기 위하여 제1 입력단(A)과 제2 입력단(B)에 인가되는 데이터가 모두 논리'하이'인 경우, 데이터에 노이즈(noise)가 발생한 상태를 예시하였다. 만약, 데이터에 노이즈가 발생하지 않더라도 노드(ND)에 논리'하이' 데이터가 전달됨에 있어서, 노드(ND)에는 제1 및 제2 NMOS 트랜지스터(NM1, NM2)의 문턱 전압 값(이하, 'Vth' 라 칭함)에 의한 전압 강하가 발생한다. 참고로, NMOS 트랜지스터를 이용하여 논리'하이' 데이터를 전달하는 경우 전달되는 데이터에 손실이 발생하며, 논리'로우' 데이터를 전달하는 경우 전달되는 데이터에 손실이 발생하지 않는다. 반대로 PMOS 트랜지스터를 이용하여 논리'로우' 데이터를 전달하는 경우 전달되는 데이터에 손실이 발생하며, 논리'하이' 데이터를 전달하는 경우 전달되는 데이터에 손실이 발생하지 않는다.
즉, 제1 입력단(A)과 제2 입력단(B)에 인가되는 데이터가 모두 논리'하이'인 경우에 제1 및 제2 NMOS 트랜지스터(NM1, NM2)는 논리'하이' 데이터를 전달하게 되고, 이에 따라 노드(ND)에는 손실된 데이터가 전달된다. 다시 말하면, 노드(ND)는 논리'하이' 데이터에 대응하는 전원전압(VDD)에서 문턱 전압 값(Vth)만큼의 전압 강하가 발생한 전압 레벨 값을 가지게 된다. 이렇게 전압 강하가 발생한 전압 레벨 값은 원하는 데이터를 제대로 반영하지 못할 수 있다. 이러한 이유로, 위에서 설명한 바와 같이 노드(ND)에 버퍼링 동작을 수행함으로써, 출력단(OUT)에서 전원전압(VDD)과 접지전압(VSS)을 풀 스윙(full swing)하는 출력 신호를 얻을 수 있다.
하지만, 도 2 와 같이 데이터에 노이즈가 발생한 경우 버퍼링 동작을 수행하더라도 출력단(OUT)은 올바른 출력 신호를 출력하지 못하게 된다.
우선, 제1 및 제2 NMOS 트랜지스터(NM1, NM2)의 문턱 전압 값(Vth)이 보통인 경우, 데이터에 발생한 노이즈에 의하여 노드(ND)는 원하는 전압 레벨 값을 보장받을 수 없으며, 이에 따라 출력단(OUT) 역시 원하는 출력 신호를 얻을 수 없다. 다시 말하면, 제1 입력단(A)과 제2 입력단(B)에 인가되는 데이터가 모두 논리'하이'인 경우 출력단(OUT)은 논리'로우'가 되어야 한다. 하지만, 도면에서 볼 수 있듯이 노드(ND)의 전압 레벨 값이 너무 낮아 출력단(OUT)에 연결된 제3 NMOS 트랜지스터(NM3)를 턴 온 시켜주지 못하고 오히려 제3 PMOS 트랜지스터(PM3)를 턴 온 시켜, 출력단(OUT)은 논리'하이'가 된다. 즉, 오동작을 수행하는 문제점이 발생한다.
이를 보완하기 위하여 요즈음에는 문턱 전압 값(Vth)이 낮은 트랜지스터를 사용하고 있다. 도면에서 볼 수 있듯이, 노드(ND)에는 문턱 전압 값(Vth)이 낮은 트랜지스터로 인하여 문턱 전압 값(Vth)이 보통인 경우보다 전압 강하가 덜 발생한다. 이어서, 출력단(ND)은 문턱 전압 값(Vth)이 보통인 경우보다 안정적인 전압 레벨 값을 가질 수 있다. 하지만, 이 역시도 노이즈가 발생한 데이터로 인하여 애매한 전압 레벨 값을 가지는 문제점이 발생한다.
도 3 은 기존의 배타적 논리합 회로의 다른 예를 설명하기 위한 회로도이다.
도 3 을 참조하면, 배타적 논리합 회로는 다수의 NMOS 트랜지스터와 다수의 PMOS 트랜지스터를 구비한다.
여기서, 제1 PMOS 트랜지스터(PM1)는 반전된 제1 입력신호(/A)를 입력받고, 제2 PMOS 트랜지스터(PM2)는 제2 입력신호(B)를 입력받고, 제3 PMOS 트랜지스터(PM3)는 제1 입력신호(A)를 입력받고, 제4 PMOS 트랜지스터(PM4)는 반전된 제2 입력신호(/B)를 입력받고, 제1 NMOS 트랜지스터(NM1)는 반전된 제2 입력신호(/B)를 입력받고, 제2 NMOS 트랜지스터(NM2)는 반전된 제1 입력신호(/A)를 입력받고, 제3 NMOS 트랜지스터(NM3)는 제2 입력신호(B)를 입력받으며, 제4 NMOS 트랜지스터(NM4)는 제1 입력신호(A)를 입력받는다.
이러한 배타적 논리합 회로의 경우, 논리'하이 데이터에 대응하는 전원전압(VDD)은 제1 내지 제4 PMOS 트랜지스터(PM1, PM2, PM3, PM4)에 의해서만 전달되기 때문에, 전달되는 전원전압(VDD)에 손실이 발생하지 않는다. 이어서, 논리'로우' 데이터에 대응하는 접지전압(VSS)은 제1 내지 제4 NMOS 트랜지스터(NM1, NM2, NM3, NM4)에 의해서만 전달되기 때문에, 역시 전달되는 접지전압(VSS)에 손실이 발생하지 않는다. 즉, 출력단(OUT)은 NMOS 트랜지스터와 PMOS 트랜지스터에 의한 문턱 전압 값(Vth)의 손실 없이 전원전압(VDD)에서 접지전압(VSS)으로 풀 스윙이 가능하다.
하지만, 도 3 의 배타적 논리합 회로는 제1 입력신호(A)와, 반전된 제1 입력신호(/A)와, 제2 입력신호(B), 및 반전된 제2 입력신호(B)를 입력받는다. 즉, 제1 및 제2 입력신호(A, B)를 반전하기 위한 반전 회로가 두 개 구비된다. 일반적인 반 전 회로가 하나의 NMOS 트랜지스터와 하나의 PMOS 트랜지스터로 구성된다는 것을 고려한다면, 배타적 논리합 회로는 도 3 의 8 개의 트랜지스터뿐만 아니라 반전 회로에 사용되는 4 개의 트랜지스터를 합한 12 개의 트랜지스터로 구성된다. 결국, 도 3 의 구성은 도 1 의 구성보다 6 개 더 많은 트랜지스터를 사용한다.
요즈음 반도체 장치는 저전압화, 고집적화, 소형화 추세로 발전하고 있다. 도 1 의 배타적 논리합 회로의 경우 트랜지스터의 총 개수는 적은 반면에, 입력신호의 전압 레벨 값이 낮아짐과 문턱 전압 값에 의한 손실에 의하여 오동작을 수행하는 문제점이 있다. 그리고, 도 3 의 배타적 논리합 회로의 경우 문턱 전압 값에 의한 손실은 적은 반면에, 구성되는 트랜지스터의 총 개수가 많아 칩(chip) 면적이 커지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 입력신호에 따라 출력신호가 풀 스윙 할 수 있는 새로운 형태의 배타적 논리합 회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 최소한의 트랜지스터를 사용하여 원하는 논리 연산이 가능한 새로운 형태의 배타적 논리합 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 배타적 논리합 회로는, 제1 및 제2 입력단으로 인가되는 서로 다른 극성의 데이터에 대응하여 출력단에 논리 하이 레벨의 데이터를 전달하기 위한 제1 전달수단; 인가되는 데이터에 응답하여 전원전압 또는 접지전압을 출력하기 위한 다중화수단; 및 상기 제1 및 제2 입력단으로 인가되는 동일 극성의 데이터에 대응하며, 상기 제1 입력단에 인가되는 데이터와 상기 다중화수단의 출력신호에 응답하여 상기 출력단에 논리 로우 레벨의 데이터를 전달하기 위한 제2 전달수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 배타적 논리합 회로는, 제1 입력단과 상기 출력단 사이에 소오스-드레인 경로가 형성되고, 제2 입력단에 게이트가 연결된 제1 PMOS 트랜지스터; 상기 제2 입력단과 상기 출력단 사이에 소오스-드레인 경로가 형성되고, 상기 제1 입력단에 게이트가 연결된 제2 PMOS 트랜지스터; 상기 출력단과 상기 제1 입력단 사이에 소오스-드레인 경로가 형성되고, 공통 노드에 게이트가 연결된 제1 NMOS 트랜지스터; 상기 출력단과 상기 공통 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제1 입력단에 게이트가 연결된 제2 NMOS 트랜지스터; 전원전압단과 상기 공통 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제2 입력단에 게이트가 연결된 제3 PMOS 트랜지스터; 및 접지전압단과 상기 공통 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제2 입력단에 게이트가 연결된 제1 NMOS 트랜지스터를 구비한다.
본 발명에서는 최소한의 트랜지스터를 사용하여 원하는 논리 연산을 수행할 수 있는 새로운 형태의 배타적 논리합 회로를 제시함으로써, 데이터가 전달되는데 있어서 발생할 수 있는 문턱 전압 값에 의한 손실을 막아줄 수 있고, 본 발명에 따른 배타적 논리합 회로가 구비되는 반도체 장치의 칩 면적을 최소화할 수 있다.
본 발명은 데이터가 전달되는데 있어서 발생할 수 있는 문턱 전압 값에 의한 손실을 막아줌으로써, 입력신호에 대한 안정적인 논리 연산 동작을 수행할 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 최소한의 트랜지스터 개수를 사용하여 배타적 논리합 회로를 구성할 수 있음으로써, 이를 사용하는 반도체 장치의 칩 면적을 최소화할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명에 따른 배타적 논리합 회로(XOR)를 설명하기 위한 회로도이다.
도 4 를 참조하면, 배타적 논리합 회로는 제1 전달부(410)와, 제2 전달부(430), 및 다중화부(450)를 구비할 수 있다.
제1 전달부(410)는 제1 및 제2 입력단(A, B)으로 인가되는 서로 다른 극성의 데이터에 대응하여 출력단(OUT)에 논리'하이' 데이터를 전달하기 위한 것으로, 제1 PMOS 트랜지스터(PM1)와, 제2 PMOS 트랜지스터(PM2)를 구비할 수 있다. 여기서, 제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 크로스 커플(cross couple)로 연결될 수 있다. 즉, 제1 PMOS 트랜지스터(PM1)는 제1 입력단(A)과 출력단(OUT) 사이에 소오스-드레인 경로가 형성되고, 제2 입력단(B)에 게이트가 연결될 수 있다. 그리고, 제2 PMOS 트랜지스터(PM2)는 제2 입력단(B)과 출력단(OUT) 사이에 소오스-드레인 경로가 형성되고, 제1 입력단(A)에 게이트가 연결될 수 있다.
제2 전달부(430)는 제1 및 제2 입력단(A, B)으로 인가되는 동일 극성의 데이터에 대응하여, 제1 입력단(A)에 인가되는 데이터와 다중화부(450)의 출력신호에 응답하여 출력단(OUT)에 논리'로우' 데이터를 전달하기 위한 것으로, 제1 NMOS 트랜지스터(NM1)와, 제2 NMOS 트랜지스터(NM2)를 구비할 수 있다. 여기서, 제1 NMOS 트랜지스터(NM1)는 출력단(OUT)과 제1 입력단(A) 사이에 드레인-소오스 경로가 형성되고, 노드(ND)에 게이트가 연결될 수 있다. 그리고, 제2 NMOS 트랜지스터(NM2)는 출력단(OUT)과 노드(ND) 사이에 드레인-소오스 경로가 형성되고, 제1 입력단(A)에 게이트가 연결될 수 있다.
다중화부(450)는 제2 입력단(B)으로 인가되는 데이터에 응답하여 전원전압(VDD) 또는 접지전압(VSS)을 출력하기 위한 것으로, 제1 출력부(452)와, 제2 출력부(454)를 구비할 수 있다.
여기서, 제1 출력부(452)는 제2 입력단(B)으로 인가되는 데이터에 응답하여 전원전압(VDD)을 노드(ND)로 출력하기 위한 것으로, 전원전압(VDD)단과 노드(ND) 사이에 소오스-드레인 경로가 형성되고 제2 입력단(B)에 게이트가 연결된 제3 PMOS 트랜지스터(PM3)를 구비할 수 있다. 이어서, 제2 출력부(454)는 제2 입력단(B)으로 인가되는 데이터에 응답하여 접지전압(VSS)을 노드(ND)로 출력하기 위한 것으로, 접지전압(VSS)단과 노드(ND) 사이에 소오스-드레인 경로가 형성되고 제2 입력단(B)에 게이트가 연결된 제3 NMOS 트랜지스터(NM3)를 구비할 수 있다.
결국, 다중화부(450)의 출력신호는 제1 NMOS 트랜지스터(NM1)의 턴 온 및 턴 오프 동작을 제어할 수 있다. 여기서, 다중화부(450)의 출력신호가 제2 입력단(B)에 인가되는 데이터에 따라 달라질 수 있으며, 이는 곧 제1 NMOS 트랜지스터(NM1)가 제2 입력단(B)에 인가되는 데이터에 의하여 제어될 수 있음을 의미한다.
이후, 본 발명에 따른 배타적 논리합 게이트의 동작 설명에서 다시 설명하겠지만, 출력단(OUT)에 논리'하이' 데이터를 전달하기 위한 메인 패스(main pass)가 제1 전달부(410)에 형성되는 경우, 제2 전달부(430)에는 출력단(OUT)을 논리'하이'로 구동하기 위한 보조적인 차징(charging) 동작을 수행하는 서브 패스(sub pass)가 형성될 수 있다. 그리고, 출력단(OUT)에 논리'로우' 데이터를 전달하기 위한 메인 패스가 제2 전달부(430)에 형성되는 경우, 제1 전달부(410)에는 출력단(OUT)을 논리'로우'로 구동하기 위한 보조적인 디스차징(discharging) 동작을 수행하는 서브 패스가 형성될 수 있다.
이하, 본 발명에 따른 배타적 논리합 회로의 동작을 살펴보기로 한다. 제1 및 제2 입력단(A, B)에는 네 가지 경우에 대한 데이터가 인가될 수 있다.
첫 번째로 제1 입력단(A)에 논리'로우' 데이터가 인가되고, 제2 입력단(B)에 논리'로우' 데이터가 인가되는 경우이다.
우선, 제1 및 제2 입력단(A, B)에 인가되는 논리'로우' 데이터에 응답하여 다중화부(450)의 제3 PMOS 트랜지스터(PM3)가 턴 온 되고, 이에 따라 노드(ND)는 전원전압(VDD)에 대응하는 전압 레벨 값을 가지게 된다. 이어서, 제1 NMOS 트랜지스터(NM1)는 노드(ND)의 전압 레벨 값에 따라 턴 온 되고, 제1 입력단(A)에 인가된 논리'로우' 데이터는 출력단(OUT)으로 전달된다. 즉, 논리'로우'의 데이터가 메인 패스인 제1 NMOS 트랜지스터(NM1)를 통해 전달되기 때문에, 전달되는 데이터에 손실은 발생하지 않게 된다. 이때, 제1 PMOS 트랜지스터(PM1)와 제2 PMOS 트랜지스터(PM2)는 턴 온 되어 서브 패스로서 논리'로우'의 데이터를 전달하며, 이를 통해 출력단(OUT)은 논리'로우'로 구동되는데 있어서 보조적인 디스차징 동작이 이루어 질 수 있다.
두 번째로 제1 입력단(A)에 논리'로우' 데이터가 인가되고, 제2 입력단(B)에 논리'하이' 데이터가 인가되는 경우이다.
우선, 제1 입력단(A)에 인가되는 논리'로우' 데이터에 응답하여 제2 PMOS 트랜지스터(PM2)가 턴 온 되고, 이에 따라 출력단(OUT)은 제2 입력단(B)에 인가되는 데이터에 대응하는 전압 레벨 값을 가지게 된다. 즉, 논리'하이' 데이터가 메인 패스인 제2 PMOS 트랜지스터(PM2)를 통해 전달되기 때문에, 전달되는 데이터에 손실은 발생하지 않게 된다. 이때, 제3 NMOS 트랜지스터(NM3)는 제2 입력단(B)의 논리'하이' 데이터에 응답하여 턴 온 되어 접지전원(VSS)을 노드(ND)에 전달하지만, 제2 NMOS 트랜지스터(NM2)가 제1 입력단(A)의 논리'로우' 데이터에 응답하여 턴 오프(turn off) 되기 때문에, 출력단(OUT)에 영향을 주지 않는다.
세 번째로 제1 입력단(A)에 논리'하이' 데이터가 인가되고, 제2 입력단(B)에 논리'로우' 데이터가 인가되는 경우이다.
우선, 제2 입력단(B)에 인가되는 논리'로우' 데이터에 응답하여 제1 PMOS 트랜지스터(PM1)가 턴 온 되고, 이에 따라 출력단(OUT)은 제1 입력단(A)에 인가되는 데이터에 대응하는 전압 레벨 값을 가지게 된다. 즉, 논리'하이' 데이터가 메인 패스인 제1 PMOS 트랜지스터(PM1)를 통해 전달되기 때문에, 전달되는 데이터에 손실은 발생하지 않게 된다. 이때, 제2 NMOS 트랜지스터(NM2)와 제3 PMOS 트랜지스터(PM3)는 턴 온 되어 서브 패스로서 전원전압(VDD)을 전달하며, 이를 통해 출력단(OUT)은 논리'하이'로 구동되는데 있어서 보조적인 차징 동작이 이루어질 수 있다.
네 번째로 제1 입력단(A)에 논리'하이' 데이터가 인가되고, 제2 입력단(B)에 논리'하이' 데이터가 인가되는 경우이다.
우선, 제1 및 제2 입력단(A, B)에 인가되는 논리'하이' 데이터에 응답하여 제2 NMOS 트랜지스터(NM2)와 제3 NMOS 트랜지스터(NM3)가 턴 온 되고, 이에 따라 출력단(OUT)은 접지전원(VSS)에 대응하는 전압 레벨 값을 가지게 된다. 즉, 논리'로우' 데이터에 대응하는 접지전압(VSS)은 메인 패스인 제2 및 제3 NMOS 트랜지스터(NM2, NM3)를 통해 전달되기 때문에, 전달되는 데이터에 손실은 발생하지 않게 된다. 이때, 제1 및 제2 PMOS 트랜지스터(PM1, PM2)는 제1 및 제2 입력단(A, B)의 논리'하이' 데이터에 응답하여 턴 오프 되기 때문에, 출력단(OUT)에 영향을 주지 않는다.
도 5 는 도 4 의 배타적 논리합 회로의 동작 파형을 설명하기 위한 파형도로서, 제1 입력단(A)과, 제2 입력단(B)과, 노드(ND), 및 출력단(OUT)의 파형이 도시되어 있다. 설명의 편의를 위하여 제1 입력단(A)과 제2 입력단(B)에 인가되는 데이터는 도 2 와 동일하게 하였다. 이하, 도 4 와 도 5 를 참조하여 설명하기로 한다.
첫 번째로 제1 입력단(A)에 논리'로우' 데이터가 인가되고, 제2 입력단(B)에 논리'로우' 데이터가 인가되는 경우, 논리'로우'의 데이터는 메인 패스인 제1 NMOS 트랜지스터(NM1)를 통해 출력단(OUT)으로 전달될 수 있다. 때문에, 출력단(OUT)은 데이터 손실이 없는 논리'로우'가 될 수 있다.
두 번째로 제1 입력단(A)에 논리'로우' 데이터가 인가되고, 제2 입력단(B)에 논리'하이' 데이터가 인가되는 경우이다. 여기서, 제1 및 제2 입력단(A, B)에 인가 되는 데이터에는 노이즈가 발생한 예를 들었다. 이 경우, 논리'하이' 데이터는 메인 패스인 제2 PMOS 트랜지스터(PM2)를 통해 출력단(OUT)으로 전달될 수 있다. 때문에, 출력단(OUT)은 데이터 손실이 없는 논리'하이'가 될 수 있다.
세 번째로 제1 입력단(A)에 논리'하이' 데이터가 인가되고, 제2 입력단(B)에 논리'로우' 데이터가 인가되는 경우, 논리'하이' 데이터가 메인 패스인 제1 PMOS 트랜지스터(PM1)를 통해 출력단(OUT)으로 전달될 수 있다. 때문에, 출력단(OUT)은 데이터 손실이 없는 논리'하이'가 될 수 있다.
네 번째로 제1 입력단(A)에 논리'하이' 데이터가 인가되고, 제2 입력단(B)에 논리'하이' 데이터가 인가되는 경우, 논리'로우' 데이터에 대응하는 접지전압(VSS)은 제2 및 제3 NMOS 트랜지스터(NM3)를 통해 출력단(OUT)으로 전달될 수 있다. 때문에, 출력단(OUT)은 데이터 손실이 없는 논리'로우'가 될 수 있다.
전술한 바와 같이, 본 발명에 따른 배타적 논리합 회로는 인가되는 데이터의 모든 경우에서 데이터 손실이 발생하지 않는다. 즉, 기존에 문턱 전압 값에 의한 손실이 전혀 발생하지 않는다. 이는 곧 출력단(OUT)이 전원전압(VDD)에서 접지전압(VSS)으로 풀 스윙할 수 있다는 것을 의미한다. 다시 말해서, 본 발명에 따른 배타적 논리합 회로는 도 4 의 구성과 같이 6 개의 트랜지스터만 구비하더라도 인가되는 데이터에 대하여 안정적인 배타적 논리 합 연산을 수행하는 것이 가능하다. 나아가, 본 발명에 따른 배타적 논리합 회로는 6 개의 최소한의 트랜지스터를 사용하기 때문에, 이를 사용하는 반도체 장치의 칩 면적을 최소화하는 것이 가능하다.
한편, 본 발명에 따른 배타적 논리합 회로는 여러 가지 다양한 회로에 이용 될 수 있다. 특히, 배타적 논리합 회로를 다수 사용하는 CRC(Cycle Redundancy Check) 회로의 경우 안정적인 동작을 수행뿐 아니라, 그 크기를 획기적으로 줄여주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 배타적 논리합 회로를 일례로 들어 설명하였으나, 본 발명은 배타적 논리합 회로뿐 아니라 배타적 부정 논리합 회로 등과 같은 논리 회로에도 적용할 수 있다. 또한, 전술한 실시 예에서 예시한 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 배타적 논리합 회로(XOR)를 설명하기 위한 회로도.
도 2 는 도 1 의 배타적 논리합 회로의 동작 파형을 설명하기 위한 파형도.
도 3 은 기존의 배타적 논리합 회로의 다른 예를 설명하기 위한 회로도.
도 4 는 본 발명에 따른 배타적 논리합 회로(XOR)를 설명하기 위한 회로도.
도 5 는 도 4 의 배타적 논리합 회로의 동작 파형을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
410 : 제1 전달부 430 : 제2 전달부
450 : 다중화부

Claims (17)

  1. 제1 및 제2 입력단으로 인가되는 서로 다른 극성의 데이터에 대응하여 출력단에 논리 하이 레벨의 데이터를 전달하기 위한 제1 전달수단;
    상기 제2 입력단으로 인가되는 데이터에 응답하여 전원전압 또는 접지전압을 출력하기 위한 다중화수단; 및
    상기 제1 및 제2 입력단으로 인가되는 동일 극성의 데이터에 대응하며, 상기 제1 입력단에 인가되는 데이터와 상기 다중화수단의 출력신호에 따라 상기 출력단에 논리 로우 레벨의 데이터를 전달하기 위한 제2 전달수단
    을 구비하는 배타적 논리합 회로.
  2. 제1항에 있어서,
    상기 제1 전달수단은 크로스 커플 연결된 다수의 MOS 트랜지스터를 구비하는 것을 특징으로 하는 배타적 논리합 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 전달수단은,
    상기 제1 입력단과 상기 출력단 사이에 소오스-드레인 경로가 형성되고, 상 기 제2 입력단에 게이트가 연결된 제1 PMOS 트랜지스터; 및
    상기 제2 입력단과 상기 출력단 사이에 소오스-드레인 경로가 형성되고, 상기 제1 입력단에 게이트가 연결된 제2 PMOS 트랜지스터를 구비하는 배타적 논리합 회로.
  4. 제1항에 있어서,
    상기 다중화수단은,
    상기 제2 입력단으로 인가되는 데이터에 응답하여 상기 전원전압을 출력하기 위한 제1 출력부; 및
    상기 제2 입력단으로 인가되는 데이터에 응답하여 상기 접지전압을 출력하기 위한 제2 출력부를 구비하되,
    상기 제1 출력부와 상기 제2 출력부는 공통 노드를 통해 출력하는 것을 특징으로 하는 배타적 논리합 회로.
  5. 제4항에 있어서,
    상기 제1 출력부는,
    전원전압단과 상기 공통 노드 사이에 소오스-드레인 경로가 연결되고, 상기 제2 입력단에 게이트가 연결된 PMOS 트랜지스터; 및
    접지전압단과 상기 공통 노드 사이에 소오스-드레인 경로가 연결되고, 상기 제2 입력단에 게이트가 연결된 NMOS 트랜지스터를 구비하는 배타적 논리합 회로.
  6. 제1항에 있어서,
    상기 제2 전달수단은,
    상기 출력단과 상기 제1 입력단 사이에 소오스-드레인 경로가 형성되고, 상기 다중화수단의 출력단에 게이트가 연결된 제1 NMOS 트랜지스터; 및
    상기 출력단과 상기 다중화수단의 출력단 사이에 소오스-드레인 경로가 형성되고, 상기 제1 입력단에 게이트가 연결된 제2 NMOS 트랜지스터를 구비하는 배타적 논리합 회로.
  7. 제1항에 있어서,
    상기 제1 전달수단에 상기 출력단으로 논리 하이 레벨의 데이터를 전달하기 위한 메인 패스가 형성되는 경우, 상기 제2 전달수단은 상기 출력단에 보조적인 차징 동작을 수행하기 위한 서브 패스를 형성하는 것을 특징으로 하는 배타적 논리합 회로.
  8. 제1항에 있어서,
    상기 제2 전달수단에 상기 출력단으로 논리 로우 레벨의 데이터를 전달하기 위한 메인 패스가 형성되는 경우, 상기 제1 전달수단은 상기 출력단에 보조적인 디스차징 동작을 수행하기 위한 서브 패스를 형성하는 것을 특징으로 하는 배타적 논리합 회로.
  9. 제1항에 있어서,
    상기 다중화수단은 상기 데이터에 따라 상기 제2 전달수단을 제어하거나, 상기 제2 전달수단에 상기 논리 로우 레벨의 데이터를 인가하는 것을 특징으로 하는 배타적 논리합 회로.
  10. 제1 입력단과 출력단 사이에 소오스-드레인 경로가 형성되고, 제2 입력단에 게이트가 연결된 제1 PMOS 트랜지스터;
    상기 제2 입력단과 상기 출력단 사이에 소오스-드레인 경로가 형성되고, 상기 제1 입력단에 게이트가 연결된 제2 PMOS 트랜지스터;
    상기 출력단과 상기 제1 입력단 사이에 드레인-소오스 경로가 형성되고, 공통 노드에 게이트가 연결된 제1 NMOS 트랜지스터;
    상기 출력단과 상기 공통 노드 사이에 드레인-소오스 경로가 형성되고, 상기 제1 입력단에 게이트가 연결된 제2 NMOS 트랜지스터;
    전원전압단과 상기 공통 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제2 입력단에 게이트가 연결된 제3 PMOS 트랜지스터; 및
    접지전압단과 상기 공통 노드 사이에 소오스-드레인 경로가 형성되고, 상기 제2 입력단에 게이트가 연결된 제3 NMOS 트랜지스터
    를 구비하는 배타적 논리합 회로.
  11. 제10항에 있어서,
    상기 제1 입력단에 논리 하이 레벨의 데이터가 인가되고 상기 제2 입력단에 논리 로우 레벨의 데이터가 인가되는 경우, 상기 제1 PMOS 트랜지스터는 상기 출력단으로 논리 하이 레벨의 데이터를 전달하기 위한 메인 패스를 형성하는 것을 특징으로 하는 배타적 논리합 회로.
  12. 제10항에 있어서,
    상기 제1 입력단에 논리 하이 레벨의 데이터가 인가되고 상기 제2 입력단에 논리 로우 레벨의 데이터가 인가되는 경우, 상기 제2 NMOS 트랜지스터와 상기 제3 PMOS 트랜지스터는 상기 출력단에 보조적인 차징 동작을 수행하기 위한 서브 패스를 형성하는 것을 특징으로 하는 배타적 논리합 회로.
  13. 제10항에 있어서,
    상기 제1 입력단에 논리 로우 레벨의 데이터가 인가되고 상기 제2 입력단에 논리 하이 레벨의 데이터가 인가되는 경우, 상기 제2 PMOS 트랜지스터는 상기 출력단으로 논리 하이 레벨의 데이터를 전달하기 위한 메인 패스를 형성하는 것을 특징으로 하는 배타적 논리합 회로.
  14. 제10항에 있어서,
    상기 제1 입력단에 논리 로우 레벨의 데이터가 인가되고 상기 제2 입력단에 논리 로우 레벨의 데이터가 인가되는 경우, 상기 제1 NMOS 트랜지스터는 상기 출력단으로 논리 로우 레벨의 데이터를 전달하기 위한 메인 패스를 형성하는 것을 특징으로 하는 배타적 논리합 회로.
  15. 제10항에 있어서,
    상기 제1 입력단에 논리 로우 레벨의 데이터가 인가되고 상기 제2 입력단에 논리 로우 레벨의 데이터가 인가되는 경우, 상기 제1 PMOS 트랜지스터와 상기 제2 PMOS 트랜지스터는 상기 출력단에 보조적인 디스차징 동작을 수행하기 위한 서브 패스를 형성하는 것을 특징으로 하는 배타적 논리합 회로.
  16. 제10항에 있어서,
    상기 제1 입력단에 논리 하이 레벨의 데이터가 인가되고 상기 제2 입력단에 논리 하이 레벨의 데이터가 인가되는 경우, 상기 제2 및 제3 NMOS 트랜지스터는 상기 출력단으로 논리 로우 레벨의 데이터를 전달하기 위한 메인 패스를 형성하는 것을 특징으로 하는 배타적 논리합 회로.
  17. 제10항에 있어서,
    상기 제1 NMOS 트랜지스터는 상기 제2 입력단에 인가되는 데이터에 응답하여 제어되는 것을 특징으로 하는 배타적 논리합 회로.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074560A (ja) * 2011-09-29 2013-04-22 Elpida Memory Inc 論理回路及びデータ処理システム
KR20130113085A (ko) 2012-04-05 2013-10-15 에스케이하이닉스 주식회사 배타적 논리합 회로
CN112636736A (zh) * 2019-10-09 2021-04-09 中芯国际集成电路制造(上海)有限公司 逻辑电路
US11152942B2 (en) 2019-11-29 2021-10-19 Samsung Electronics Co., Ltd. Three-input exclusive NOR/OR gate using a CMOS circuit
CN113381749A (zh) * 2021-06-22 2021-09-10 电子科技大学 一种快速紧凑异或门电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206222A (ja) 1984-03-29 1985-10-17 Toshiba Corp 排他的論理和回路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3683202A (en) * 1970-12-28 1972-08-08 Motorola Inc Complementary metal oxide semiconductor exclusive nor gate
JPH01181227A (ja) 1988-01-13 1989-07-19 Fujitsu Ltd 排他的論理和回路
KR970024601A (ko) 1995-10-27 1997-05-30 김주용 배타적 논리합 회로
KR0176326B1 (ko) * 1995-11-28 1999-04-01 김은영 배타적 오아/노아게이트 회로
KR20060001693A (ko) 2004-06-30 2006-01-06 엘지.필립스 엘시디 주식회사 배타적 오아/배타적 노아 게이트회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60206222A (ja) 1984-03-29 1985-10-17 Toshiba Corp 排他的論理和回路

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